JPS6066291A - メモリ・プレ−ン書込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （５）発明の技術分野 本発明は、メモリ・プレーン書込み制御方式、特に複数
個のメモリ・プレーン例えば３原色情報保持用の３個の
メモリ・プレーンに対して、異なったデータ内容を一斉
に書込み得るようにしたメモリ・プレーン書込み制御方
式に関するものである。

に）技術の背景と問題点 近年パーソナル・コンピュータが普及してきており、カ
ラー画像処理を行い得るようにしようとすると、複数の
メモリ・プレーンに対して夫々すに／今７　ｋ）列ス゛
トろｌｒナスγ↓州切廿柄Ｚこのような場合、複数のメ
モリ・プレーン上の同一アドレス域に対して同一内容を
書込むことができるようにするこ吉が望まれる。

しかし、このように同一内容を一斉に書込み得るように
したとしても、なお次の如き問題が残る。

即ぢ、例えば現在ブルー表示が行なわれていて、Ｒメモ
リ上に論理「０」、Ｇメモリ上に論理「０」Ｂメモリ上
に論理ｒ１」が夫々格納されていたとして、次に同じア
ドレス域をイエロー表示すべく、Ｒメモリ上に論理「１
」、Ｇメモリ上に論理「１」Ｂメモリ上に論理「０」を
書込むべく書替えを行う場合を考える。この場合には、 （１）Ｂメモリを選択して、Ｂメモリ上の内容を論Ｆｆ
！ｒＯＪにクリヤし、 （２）次いで、ＲメモリとＧメモリとを選択して、両者
メモリ上に一斉に論理「１」を書込む、如き処理態様と
なる。

このことからも判る如く、複数のメモリ・プレーン上に
同一内容を一斉に書込み得るよう配慮した状態でもなお
、夫々異なった内容を書込もうとすると処理速度に難点
がある。

（Ｑ　発明の目的と構成 本発明は、上記の如く、複数のメモＩＪ　ｅプレーンに
対して同一内容を一斉に薔込み得るようにすると共に、
更に互に異なった内容をも一斉に書込み得るようにする
ことを目的としている。そしてそのため本発明のメモリ
・プレーン書込み制御方式は、中央処理装置をそ′なえ
ると共に、該中央処理装置のアドレス・バス幅に見合う
容量をもつメモリ・プレーンをそなえてなり、複数個の
当該メモリ・プレーンの夫々に対応してプレーン指定回
路部を有し、当該プレーン指定回路部をセットすること
によって対応するメモリ・プレーンに対して書込みを行
うよう構成してなるデータ処理装置において、上記複数
個のメモリ・プレーンの夫々に対応して少なくとも書込
みデータに関するインタフェース回路部と当該インタフ
ェース回路部に対するモード指定を行うインタフェース
制御回路部とをもうけると共に、上記プレーン指定回路
部の１つあるいは複数個を同時期にメモリ・プレーン書
込み町状態にセットし得るよう構成してなり、上記プレ
ーン指定回路部によって当面書込み可状態にされている
複数個のメモリ・プレーンに対して、少なくとも２つの
メモリ・プレーンが互に異なったデータを書込むよう、
上記インタフェース回路部のモードを指定するようにし
たことを特徴としている。以下図面を参照しつつ説明す
る。

鋤　発明の実施例 図は本発明の一実施例構成を示す。図中の符号１は中央
処理装置、２−０ないし２−３は夫々メモリのプレーン
、３−０ないし３−３は夫々プレーン指定回路部、４−
０ないし４−３は夫々インクフェース回路部、５−０な
いし５−３は夫々インタフェース制御回路部を表わして
いる。

プレーン指定回路部３−０は、基本的には書込みに関し
て、プレーン指定フリップ・フロップ６−０とアンド回
路７−０とをもつ構成であり、中央処理装置１からフリ
ップφフロップ６−０をセット状態に制御せしめた上で
ライト指示Ｗが与えられるとアンド回路７−０を介して
≠０メモリ・プレーン２−０がライト可状態に置かれる
。他の各プレーン指定回路部３−１．・・・・・・も同
一構成であると考えてよく、中央処理装置１は、任意の
１つまたは複数個のメモリ・プレーンを一斉にライト可
状態に置くことが可能である。

インタフェース回路部４−０は、基本的には書込みデー
タに関して、トライ・ステート・ゲート８−０をそなえ
ており、当該ゲート８−０がオン状態にあるとき、中央
処理装置１からの書込みデ゛−夕が≠０メモリ・プレー
ン２−０に転送される。

勿論、ゲート８−０がオフ状態に置かれると、＋０メモ
リ・プレーン２−０には、図示の場合にはいわば論理「
０」の書込みデータ（実際には１語全体がオール零）が
供給されることとなる。他のインタフェース回路部４−
１・・・・・・においても同様である。

インタフェース制御回路部５−０は、少なくとも書込み
に関して、トライ・ステート・ゲート８−〇を制御する
制御用フリップ・フロップ９−０をそなえている。そし
て、中央処理装置ｌからの指示に対応して、フリップ・
フロップ９−０がセット状態あるいはリセット状態に置
かれ、例えばいずれか一方の状態時に、上記トライ・ス
テート・ゲート８−０をオン状態にし、他方の状態時に
オフ状態にする。他のインタフェース制御回路部５−１
、・・・・・・においても同様である。

図示構成の場合には、本願明細書冒頭に述べた如く、ブ
ルー表示状態をイエロー表示状態に書替えるに肖っては
次の如く処理される。即ち、今≠Ｏメモリ・フ０レーン
２−０を几メモリ、＋、１メモリ・プレーン２−１をＧ
メモリ、４＃、２メモリ・プレーン２−２をＢメモリと
仮定すると、（＋）　プレーン指定回路部３−０．３−
１．３−２に対して、夫々対応するメモリ・プレーンが
ライト可状態にあるようにされる。即ちフリップ・フロ
ップ６−０．６−１．６−２をセット状態にする。

（１１）　インクフェース制御回路部５−０と５−１と
に対して、トライ・ステート・ゲート８−０と８−１と
がオン状態に置かれる。一方インタフェース制御回路部
５−２に対して、トライ・ステート・ゲート８−２をオ
フ状態に置く。

Ｏｉｌ　この状態で、中央処理装置１は、各メモリ・プ
レーンに対して一斉に、論理「１」を書込むべく書込み
データを供給すると共にライト指示Ｗを発する。

このようにすることによって、≠０メモリープレーン（
ＲメモＩＪ　）　２−０と≠１メモリ・プレーン（Ｇメ
モＩＪ　）　２−１との内容は論理「Ｏ」に代って論理
「１」が書込まれる形となり、また≠２メモリ・プレー
ン（Ｂメそり）２〜２に対してはその内容が論理「１」
から論理「０」に書替えられる。

（ト）発明の詳細 な説明した如く、本発明によれば、複数のメモリ・プレ
ーンに対して互に異なるデータを一斉に書込むことが可
能となる。

なお上記説明において、フリップ・フロップ９−０によ
って、ナ０メモリｅプレーン２−０は書込む１語分をオ
ール零とすることとしたが、オール「１」にすることも
可であり、また１語分のビット数に対応する数のフリッ
プ・フロップ９−０．。

９−０．、・・・・・・を用意して各ビット毎に設定で
きるようにすることも可能である。

【図面の簡単な説明】

図は本発明の一実施例構成を示す。 図中、■は中央処理装置、２はメモリ・プレーン、３は
プレーン指定回路部、４はインタフェース回路部、５は
インタフェース制御回路部を表わす。 特許出願人　富士通株式会社 代理人弁理士　森　１）　寛 （外１名）

Claims (1)

【特許請求の範囲】
1. 中央処理装置をそなえると共に、該中央処理装置のアド
   レス拳バス幅に見合う容量をもつメモリ・プレーンをそ
   なえてなり、複数個の当該メモリ・プレーンの夫々に対
   応しぴレーン指定回路部を有し、当該プレーン指定回路
   部をセットすることによって対応するメモリ・プレーン
   に対して書込みを行うよう構成してなるデータ処理装置
   において、上記複数個のメモリ・プレーンの夫々に対応
   して少なくとも書込みデータに関するインタフェース回
   路部と癲該インタフェース回路部に対するモード指定を
   行うインタフェース制御回路部とをもうけると共に、上
   記プレーン指定回路部の１つあるいは複数個を同時期に
   メモリ・プレーン書込プレーン指定回路部によって当面
   番込み可状態にされている複数個のメモリ・プレーンに
   対して、少なくとも２つのメモリ・プレーンが互に異な
   ったデータを書込むよう、上記インタフェース回路部の
   モードを指定するようにしたことを特徴とするメモリ・
   プレーン書込み制御方式。