JPS60230248A - メモリ保護方式 - Google Patents
メモリ保護方式Info
- Publication number
- JPS60230248A JPS60230248A JP59083906A JP8390684A JPS60230248A JP S60230248 A JPS60230248 A JP S60230248A JP 59083906 A JP59083906 A JP 59083906A JP 8390684 A JP8390684 A JP 8390684A JP S60230248 A JPS60230248 A JP S60230248A
- Authority
- JP
- Japan
- Prior art keywords
- memory protection
- memory
- memory protecting
- bit
- map
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、計算機等におけるメモリ保護マツプレジスタ
を使用したメモリ保護方式に関するものである。
を使用したメモリ保護方式に関するものである。
従来から、計算機等には、不正な書き込みによるメモリ
内容の変更を防止するためにメモリ保護が施こされてい
る。第１図はメモリ保護マツプレジスタを使用した従来
のメモリ保護方式を説明する図である。これは、中央処
理装置（ＣＰＵ）の中のプログラムステータスワード（
ｐｓｗ）レジスタエのメモリ保護ピッ）（ＰＭ）１１に
論理“１”が立っている時にメモリ書き込みが起きると
、機能するものである。メモリ保腸マツプレジスタ２！
−ｊ論理アドレス空間３を一定の大きさのブロックに分
けた時の各ブロックの書き込み禁止、許可を示すビット
列から成っている。上記メモリ保護ビット１１に論理“
１＃が立っている時にメモリ書き込みが起きると、メモ
リの書き込みアドレス（Ｍ理アドレス空間３に対応）と
メモリ保護マツプレジスタ２の対応ビットとが比較され
る。対応ビットが論理′０＃である書き込みアドレスに
は書き込みが禁止され、対応ビットが論理“１＃である
書き込みアドレスには書き込みが許可される。このよう
にデータ書き込み時に１メモリ内の書き込み禁止領域を
指定することにより、メモリ保護が行なわれるものであ
る。なお、図中論理アｐ ｖス空間３の斜線で示した部
分が書込許可領域を示し、そうでない部分が書込禁止領
域を示している。
内容の変更を防止するためにメモリ保護が施こされてい
る。第１図はメモリ保護マツプレジスタを使用した従来
のメモリ保護方式を説明する図である。これは、中央処
理装置（ＣＰＵ）の中のプログラムステータスワード（
ｐｓｗ）レジスタエのメモリ保護ピッ）（ＰＭ）１１に
論理“１”が立っている時にメモリ書き込みが起きると
、機能するものである。メモリ保腸マツプレジスタ２！
−ｊ論理アドレス空間３を一定の大きさのブロックに分
けた時の各ブロックの書き込み禁止、許可を示すビット
列から成っている。上記メモリ保護ビット１１に論理“
１＃が立っている時にメモリ書き込みが起きると、メモ
リの書き込みアドレス（Ｍ理アドレス空間３に対応）と
メモリ保護マツプレジスタ２の対応ビットとが比較され
る。対応ビットが論理′０＃である書き込みアドレスに
は書き込みが禁止され、対応ビットが論理“１＃である
書き込みアドレスには書き込みが許可される。このよう
にデータ書き込み時に１メモリ内の書き込み禁止領域を
指定することにより、メモリ保護が行なわれるものであ
る。なお、図中論理アｐ ｖス空間３の斜線で示した部
分が書込許可領域を示し、そうでない部分が書込禁止領
域を示している。
しかし、このような従来のメモリ保護方式では、タスク
毎ＫＭ理アドレス空間３の書込禁止、書込゛ 許可領域
が変わるため、メモリ保護マツプレジスタ１の内容（メ
モリマツプ）をタスク切換毎忙書換えねばならず、タス
ク切換時のオーバーヘッドが犬きくなるという欠点があ
った。
毎ＫＭ理アドレス空間３の書込禁止、書込゛ 許可領域
が変わるため、メモリ保護マツプレジスタ１の内容（メ
モリマツプ）をタスク切換毎忙書換えねばならず、タス
ク切換時のオーバーヘッドが犬きくなるという欠点があ
った。
本発明の目的は、上記の欠点に鑑み、タスク切換時のオ
ーツ署−ヘッドを小さくしたメモリ保護方式を提供する
ことにある。
ーツ署−ヘッドを小さくしたメモリ保護方式を提供する
ことにある。
本発明は、メモリ保護マツプレジスタの各ぜットの内容
によって、これらビットに対応するメモリ領域へのデー
タ書き込み禁止、許可を規制するメモリ保護方式におい
て、プログラムステータスワード中に複数のメモリ保護
制御ビットを設けると共に、複数のメモリ保護マツプレ
ジスタを具備し、使用するメモリ保護マツプレジスタの
組合せを選択することによって、タスクに応じたメモリ
保！ＩＩＹツゾを切換える方式を採用することＫよ）、
上記目的を達成するものである。
によって、これらビットに対応するメモリ領域へのデー
タ書き込み禁止、許可を規制するメモリ保護方式におい
て、プログラムステータスワード中に複数のメモリ保護
制御ビットを設けると共に、複数のメモリ保護マツプレ
ジスタを具備し、使用するメモリ保護マツプレジスタの
組合せを選択することによって、タスクに応じたメモリ
保！ＩＩＹツゾを切換える方式を採用することＫよ）、
上記目的を達成するものである。
以下本発明の一実施例を図面に従って説明する。
第２図は本発明のメモリ保護方式の一実施例を説明する
図である。符号２１はプログラムステータスワードレジ
スタを示し、このレジスタ２１には複数個のメモリ保護
ビット２１１．２１２．２１３．２１４が設けられてい
る。メモリ保護ビット２１１はマスタでメモリ保護機能
を生かすかどうかを制御し、他のメモリ保護ビット２１
２．２１３． ２１４Ｆｉメモリ保護ビツト２１１のス
レーブである。符号２２．２３．２４はメモリ保Ｓ−ツ
ゾレジスタを示しており、各メモリ保護マツプレジスタ
２２．２３．２４はプログラムステータスワードレジス
タ２１のメモリ保護ビット２１２、２１３．２１４に対
応している。これらメモリ保護マツプレジスタ々、 ２
３．２４の各ビットはメモリの論理アドレス空間部に対
応している。
図である。符号２１はプログラムステータスワードレジ
スタを示し、このレジスタ２１には複数個のメモリ保護
ビット２１１．２１２．２１３．２１４が設けられてい
る。メモリ保護ビット２１１はマスタでメモリ保護機能
を生かすかどうかを制御し、他のメモリ保護ビット２１
２．２１３． ２１４Ｆｉメモリ保護ビツト２１１のス
レーブである。符号２２．２３．２４はメモリ保Ｓ−ツ
ゾレジスタを示しており、各メモリ保護マツプレジスタ
２２．２３．２４はプログラムステータスワードレジス
タ２１のメモリ保護ビット２１２、２１３．２１４に対
応している。これらメモリ保護マツプレジスタ々、 ２
３．２４の各ビットはメモリの論理アドレス空間部に対
応している。
プログラムステータスワードレジスタ２１のメモリ保護
ビット２１１に論理“１”が立っている時に、メモリ保
護動作が行なわれ、論理“０”の時には、メモリ保護動
作は行なわれない、今、メモリ保護ビット２１ｘｌＣ論
理“１”が立っていると、メモリ保護ビット２１２乃至
２１４の中で論理“１”が立っているメモリ保護ビット
に対応したメモリ保護マツプレジスタ２２乃至２４が選
択される。第２図の例では、メモリ保護ビット２１３．
２１４に論理“１”が立っているため、これに対応した
メモリ保護マツプレジスタ２３．２４が選択される。こ
の状態でメモリ書き込みが発生すると、メモリ書込アＰ
レス（論理アドレス空間部に対応）とメモリ保護マツプ
レジスタ２３ｔ ２４の対応ビットの内容とが比較され
る。メモリ保護マツプレジスタ２３．２４の対応ピッ）
（ＯＲ条件）が論理“１ｍならば書き込み許可を、論理
“０”ならば書き込み禁止とされる。
ビット２１１に論理“１”が立っている時に、メモリ保
護動作が行なわれ、論理“０”の時には、メモリ保護動
作は行なわれない、今、メモリ保護ビット２１ｘｌＣ論
理“１”が立っていると、メモリ保護ビット２１２乃至
２１４の中で論理“１”が立っているメモリ保護ビット
に対応したメモリ保護マツプレジスタ２２乃至２４が選
択される。第２図の例では、メモリ保護ビット２１３．
２１４に論理“１”が立っているため、これに対応した
メモリ保護マツプレジスタ２３．２４が選択される。こ
の状態でメモリ書き込みが発生すると、メモリ書込アＰ
レス（論理アドレス空間部に対応）とメモリ保護マツプ
レジスタ２３ｔ ２４の対応ビットの内容とが比較され
る。メモリ保護マツプレジスタ２３．２４の対応ピッ）
（ＯＲ条件）が論理“１ｍならば書き込み許可を、論理
“０”ならば書き込み禁止とされる。
従って、メモリの論理アＰレス空間２５の斜線で示した
部分のみデータ書き込みが行なわれ、そうでない部分は
データ書き込みが行なわれないため、メモリへの不正な
書込による内容変更が防止される。なお、上記の如く複
数のメモリ保護マツプレジスタが選択された場合は、メ
モリ書込アＰレスに対応するビットが１つでも論理“１
”であるならば書き込み許可、全て論理“０”ならば書
き込み禁止とされる。
部分のみデータ書き込みが行なわれ、そうでない部分は
データ書き込みが行なわれないため、メモリへの不正な
書込による内容変更が防止される。なお、上記の如く複
数のメモリ保護マツプレジスタが選択された場合は、メ
モリ書込アＰレスに対応するビットが１つでも論理“１
”であるならば書き込み許可、全て論理“０”ならば書
き込み禁止とされる。
本実施例によれば、プログラムステータスワード２１の
メモリ保護ビット２１２〜２１４に、論理“１”を立て
る組合せを変更するだけで、３種のメモリ保護マツプレ
ジスタ２２−２４の組合せを各種選択して、複数のタス
クに対応した論理アＰレス空間の書き込み禁止、許可領
域を設定することができるため、タスク切換毎にメモリ
保護マツプレジスタの内容を書き換える必要がなくなり
、タスク切換時のオーバーヘラＰを削減することができ
る。
メモリ保護ビット２１２〜２１４に、論理“１”を立て
る組合せを変更するだけで、３種のメモリ保護マツプレ
ジスタ２２−２４の組合せを各種選択して、複数のタス
クに対応した論理アＰレス空間の書き込み禁止、許可領
域を設定することができるため、タスク切換毎にメモリ
保護マツプレジスタの内容を書き換える必要がなくなり
、タスク切換時のオーバーヘラＰを削減することができ
る。
なお、上記実施例では３個のメモリ保護マツプレジスタ
２２．２３．２４を使用して、論理アドレス空間２５に
７通りのメモリ書き込み禁止、許可領域を設定すること
ができるため、７種のタスクについてメモリ保護ピッ）
２１２．２１３．２１４の内容を制御するだけで、メ
モリ保護マツプの切換を行なうことができるが、それ以
上のタスクについては従来通り上記メモリ保護ビットの
内容を書き換えるものとする。
２２．２３．２４を使用して、論理アドレス空間２５に
７通りのメモリ書き込み禁止、許可領域を設定すること
ができるため、７種のタスクについてメモリ保護ピッ）
２１２．２１３．２１４の内容を制御するだけで、メ
モリ保護マツプの切換を行なうことができるが、それ以
上のタスクについては従来通り上記メモリ保護ビットの
内容を書き換えるものとする。
第３図は本発明の他の実施例を示した図である。
この実施例では、プログラムステータスワードレジスタ
３１に、メモリ保護ビット（マスク）３１１トメモリ保
護ビツト（スレーブ）３１２とが設けである。メモリ保
護ビット３１１に論理“１ｎが立っている場合に、メモ
リ保護が行なわれる。符号３２゜３３はメモリ保護マツ
プレジスタを示しており、メモリ保護ビット３１１が論
理“１”で、且つ、メモリ保護ビット３１２が論理″０
″の時メモリ保護マツプレジスタ３２が選択され、メモ
リ保護ビット３１２が論理“１”の時にメモリ保護マツ
ブレジス。
３１に、メモリ保護ビット（マスク）３１１トメモリ保
護ビツト（スレーブ）３１２とが設けである。メモリ保
護ビット３１１に論理“１ｎが立っている場合に、メモ
リ保護が行なわれる。符号３２゜３３はメモリ保護マツ
プレジスタを示しており、メモリ保護ビット３１１が論
理“１”で、且つ、メモリ保護ビット３１２が論理″０
″の時メモリ保護マツプレジスタ３２が選択され、メモ
リ保護ビット３１２が論理“１”の時にメモリ保護マツ
ブレジス。
り３３が選択されるようになっている。これらメモリ保
護マツダレジスタ３２．３３の各ビットは論理アドレス
（メモリ書込アドレス）空間３４の各アドレスに対応し
ている。本実施例では、プログラムステータスワードレ
ジスタ３１のメモリ保護ビット３１２が論理“０＃の時
メモリ保脆マツプレジスタ３２を、論理“１”の時メモ
リ保護マツプレジスタ３３を選択してタスク切換時のメ
モリ保護４ツゾを切換えることができるため、前記実施
例と同様にタスク切換時のオーバーヘラｒを削減するこ
とができる。なお、本実施例においてもメモリ保護マツ
プレジスタ３２．３３の内容は書換えられるようになっ
ている。
護マツダレジスタ３２．３３の各ビットは論理アドレス
（メモリ書込アドレス）空間３４の各アドレスに対応し
ている。本実施例では、プログラムステータスワードレ
ジスタ３１のメモリ保護ビット３１２が論理“０＃の時
メモリ保脆マツプレジスタ３２を、論理“１”の時メモ
リ保護マツプレジスタ３３を選択してタスク切換時のメ
モリ保護４ツゾを切換えることができるため、前記実施
例と同様にタスク切換時のオーバーヘラｒを削減するこ
とができる。なお、本実施例においてもメモリ保護マツ
プレジスタ３２．３３の内容は書換えられるようになっ
ている。
以上記述した如く本発明のメモリ保護方式によれば、複
数のメモリ保箇マツプレジスタと、これらメモリ保護マ
ツプレジスタを選択する複数のメモリ保護制御ビットと
を設け、これらメモリ保護制御ビットの内容を制御して
使用するメモリ保護マツプレジスタの組合わせを選択す
ることによシ、タスク切換時のメモリ保護マツプの切換
えを行なうことができるため、タスク切換時のオーツ９
−ヘッドを小さくし得る効果がある。
数のメモリ保箇マツプレジスタと、これらメモリ保護マ
ツプレジスタを選択する複数のメモリ保護制御ビットと
を設け、これらメモリ保護制御ビットの内容を制御して
使用するメモリ保護マツプレジスタの組合わせを選択す
ることによシ、タスク切換時のメモリ保護マツプの切換
えを行なうことができるため、タスク切換時のオーツ９
−ヘッドを小さくし得る効果がある。
第１図は従来のメモリ保護方式の一例を説明する図、第
２図は本発明のメモリ保護方式の一実施例を説明する図
、第３図は本発明のメモリ保護方式の他の実施例を説明
する図である。 ２１、３１・・・プログラムステータスワー）’ ２２
．２３゜２４、３２．３３・・・メモリ保護マツプレジ
スタ、２５．３４・・・論理アドレス空間 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第２図 第３図 ４
２図は本発明のメモリ保護方式の一実施例を説明する図
、第３図は本発明のメモリ保護方式の他の実施例を説明
する図である。 ２１、３１・・・プログラムステータスワー）’ ２２
．２３゜２４、３２．３３・・・メモリ保護マツプレジ
スタ、２５．３４・・・論理アドレス空間 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第２図 第３図 ４
Claims (1)
- メモリ保護マツプレジスタの各ビットの内容によって、
これらビットに対応するメモリ領域へのデータ書き込み
禁止、許可を規制するメモリ保護方式において、プログ
ラムステータスワード中に複数のメモリ保護制御ビット
を設けると共に、複数のメモリ保護マッシレジスタを具
備し、使用するメモリ保護マツプレジスタの組合せを選
択することによって、タスクに応じたメモリ保護マツプ
を切換えることを特徴とするメモリ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083906A JPS60230248A (ja) | 1984-04-27 | 1984-04-27 | メモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083906A JPS60230248A (ja) | 1984-04-27 | 1984-04-27 | メモリ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230248A true JPS60230248A (ja) | 1985-11-15 |
Family
ID=13815658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083906A Pending JPS60230248A (ja) | 1984-04-27 | 1984-04-27 | メモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8209448B2 (en) | 2007-11-29 | 2012-06-26 | Renesas Electronics Corporation | Data processing apparatus and method of protecting a peripheral device in data processing apparatus |
| JP2020505685A (ja) * | 2017-01-19 | 2020-02-20 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 保護ストレージ機能の動作を調整する制御の読み込みおよび格納 |
-
1984
- 1984-04-27 JP JP59083906A patent/JPS60230248A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8209448B2 (en) | 2007-11-29 | 2012-06-26 | Renesas Electronics Corporation | Data processing apparatus and method of protecting a peripheral device in data processing apparatus |
| JP2020505685A (ja) * | 2017-01-19 | 2020-02-20 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 保護ストレージ機能の動作を調整する制御の読み込みおよび格納 |
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