JP2000047943A - メモリ保護システム - Google Patents
メモリ保護システムInfo
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- JP2000047943A JP2000047943A JP10218291A JP21829198A JP2000047943A JP 2000047943 A JP2000047943 A JP 2000047943A JP 10218291 A JP10218291 A JP 10218291A JP 21829198 A JP21829198 A JP 21829198A JP 2000047943 A JP2000047943 A JP 2000047943A
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Abstract
(57)【要約】
【課題】メモリアクセス速度の低下を改善し、メモリ保
護属性の設定単位を縮小可能とするメモリ保護システム
を提供する。 【解決手段】メインメモリ２と、メインメモリ２と同一
のアドレスバス１１上のアドレス信号によって個々にア
クセス可能な複数の記憶回路を有し、メインメモリ２に
対するアクセスの保護属性をアクセスのアドレス単位で
記憶し、メインメモリ２のデータバス１２上のデータ入
出力とは独立に保護属性を入出力する保護属性設定メモ
リ３と、保護属性設定メモリ３に記憶されている保護属
性と、メインメモリ２に対する制御信号１３によるアク
セスの属性とを比較し、比較した結果を割り込み信号と
して出力するメモリ保護属性設定比較器５とを備えてい
る。
護属性の設定単位を縮小可能とするメモリ保護システム
を提供する。 【解決手段】メインメモリ２と、メインメモリ２と同一
のアドレスバス１１上のアドレス信号によって個々にア
クセス可能な複数の記憶回路を有し、メインメモリ２に
対するアクセスの保護属性をアクセスのアドレス単位で
記憶し、メインメモリ２のデータバス１２上のデータ入
出力とは独立に保護属性を入出力する保護属性設定メモ
リ３と、保護属性設定メモリ３に記憶されている保護属
性と、メインメモリ２に対する制御信号１３によるアク
セスの属性とを比較し、比較した結果を割り込み信号と
して出力するメモリ保護属性設定比較器５とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】コンピュータシステムにおい
てメモリに対するアクセス保護を行うメモリ保護システ
ムに関する。
てメモリに対するアクセス保護を行うメモリ保護システ
ムに関する。
【０００２】
【従来の技術】いままでのメモリ保護ユニットを使用し
たメモリ保護システムにおいては、メモリ管理ユニット
内に保持できるメモリ保護属性に数量的な制限があるた
め、保持できないメモリ保護属性をメインメモリ上に置
く必要があった。そのためメインメモリ上のメモリ保護
属性とメモリ管理ユニット内のメモリ保護属性を動的に
読み込み、書き込みする必要があった。
たメモリ保護システムにおいては、メモリ管理ユニット
内に保持できるメモリ保護属性に数量的な制限があるた
め、保持できないメモリ保護属性をメインメモリ上に置
く必要があった。そのためメインメモリ上のメモリ保護
属性とメモリ管理ユニット内のメモリ保護属性を動的に
読み込み、書き込みする必要があった。
【０００３】その結果メモリアクセス速度が低下し、一
定時間でのアクセスを保証できない問題があった。また
同様にメモリ保護属性をメモリ管理ユニットに保持でき
る数量的な制限から、メモリ保護を指定する単位を複数
のワード単位をまとめた４Ｋバイト程度にする必要があ
った。
定時間でのアクセスを保証できない問題があった。また
同様にメモリ保護属性をメモリ管理ユニットに保持でき
る数量的な制限から、メモリ保護を指定する単位を複数
のワード単位をまとめた４Ｋバイト程度にする必要があ
った。
【０００４】
【発明が解決しようとする課題】本発明は、上記の課題
を解決し、従来に比べ、メモリアクセス速度の低下を改
善し、メモリ保護属性の設定単位を縮小可能とするメモ
リ保護システムを提供することを目的とする。
を解決し、従来に比べ、メモリアクセス速度の低下を改
善し、メモリ保護属性の設定単位を縮小可能とするメモ
リ保護システムを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、メインメモリと、前記メイ
ンメモリと同一のアドレス信号によって個々にアクセス
可能な複数の記憶回路を有し、該メインメモリに対する
アクセスの保護属性をアクセスのアドレス単位で記憶
し、該メインメモリのデータ入出力とは独立に該保護属
性を入出力する保護属性設定メモリと、前記保護属性設
定メモリに記憶されている保護属性と、前記メインメモ
リに対するアクセスの属性とを比較し、比較した結果を
出力する比較手段とを備えることを特徴としている。
め、請求項１記載の発明は、メインメモリと、前記メイ
ンメモリと同一のアドレス信号によって個々にアクセス
可能な複数の記憶回路を有し、該メインメモリに対する
アクセスの保護属性をアクセスのアドレス単位で記憶
し、該メインメモリのデータ入出力とは独立に該保護属
性を入出力する保護属性設定メモリと、前記保護属性設
定メモリに記憶されている保護属性と、前記メインメモ
リに対するアクセスの属性とを比較し、比較した結果を
出力する比較手段とを備えることを特徴としている。
【０００６】また、請求項２記載の発明は、中央処理装
置と、前記中央処理装置によってアクセスされるメイン
メモリと、前記メインメモリと同一のアドレス信号によ
って個々にアクセス可能なワード単位の記憶回路を有
し、該メインメモリに対するアクセスの保護属性をワー
ド単位で記憶し、該メインメモリのデータ入出力とは独
立に該保護属性を入出力する保護属性設定メモリと、前
記保護属性設定メモリに記憶されている保護属性と、前
記メインメモリに対するアクセスの属性とを比較し、比
較した結果が不整合であるときに、前記中央処理装置に
割り込み信号を出力する比較手段とを備えることを特徴
としている。
置と、前記中央処理装置によってアクセスされるメイン
メモリと、前記メインメモリと同一のアドレス信号によ
って個々にアクセス可能なワード単位の記憶回路を有
し、該メインメモリに対するアクセスの保護属性をワー
ド単位で記憶し、該メインメモリのデータ入出力とは独
立に該保護属性を入出力する保護属性設定メモリと、前
記保護属性設定メモリに記憶されている保護属性と、前
記メインメモリに対するアクセスの属性とを比較し、比
較した結果が不整合であるときに、前記中央処理装置に
割り込み信号を出力する比較手段とを備えることを特徴
としている。
【０００７】また、請求項３記載の発明は、前記保護属
性設定メモリに入力されるメモリの保護属性を一時記憶
可能な保護属性設定記憶手段を備え、前記メインメモリ
が読み出し状態でアクセスされたときに、前記保護属性
設定メモリの記憶内容を前記保護属性設定記憶手段の記
憶内容で書き換えることを特徴としている。また、請求
項４記載の発明は、前記保護属性設定メモリに入力され
るメモリの保護属性を一時記憶可能な保護属性設定記憶
手段と、メモリの保護状態と前記前記保護属性設定メモ
リの内容の書き換え可能状態とを切り替えるためのデー
タを記憶するメモリ保護制御記憶手段とを備え、前記保
護属性設定メモリが、前記メモリ保護制御記憶手段がメ
モリ保護を示すデータを記憶しているときに保護属性を
出力し、該メモリ保護制御記憶手段がメモリの内容の書
き換え可能状態を示すデータを記憶しているときに前記
保護属性設定記憶手段に記憶されている保護属性を入力
することを特徴としている。また、請求項５記載の発明
は、前記比較手段の出力する割り込み信号が、前記中央
処理装置によって制御可能であることを特徴としてい
る。
性設定メモリに入力されるメモリの保護属性を一時記憶
可能な保護属性設定記憶手段を備え、前記メインメモリ
が読み出し状態でアクセスされたときに、前記保護属性
設定メモリの記憶内容を前記保護属性設定記憶手段の記
憶内容で書き換えることを特徴としている。また、請求
項４記載の発明は、前記保護属性設定メモリに入力され
るメモリの保護属性を一時記憶可能な保護属性設定記憶
手段と、メモリの保護状態と前記前記保護属性設定メモ
リの内容の書き換え可能状態とを切り替えるためのデー
タを記憶するメモリ保護制御記憶手段とを備え、前記保
護属性設定メモリが、前記メモリ保護制御記憶手段がメ
モリ保護を示すデータを記憶しているときに保護属性を
出力し、該メモリ保護制御記憶手段がメモリの内容の書
き換え可能状態を示すデータを記憶しているときに前記
保護属性設定記憶手段に記憶されている保護属性を入力
することを特徴としている。また、請求項５記載の発明
は、前記比較手段の出力する割り込み信号が、前記中央
処理装置によって制御可能であることを特徴としてい
る。
【０００８】
【発明の実施の形態】本発明によるメモリ保護システム
は、図１に示すようにＣＰＵ（中央処理装置）１、メイ
ンメモリ２、メインメモリ２の保護属性を記憶するため
のメモリ保護属性設定メモリ３、メモリ保護属性設定メ
モリ３に記憶されるメモリの保護属性を一旦記憶するメ
モリ保護属性設定レジスタ４、ＣＰＵ１から供給される
制御信号１３によって動作の開始及び停止が制御される
ものであって、ＣＰＵ１のメインメモリ２に対するアク
セスの属性（書き込み／読み込み等の属性）と制御線１
５を介して供給される対応するメモリ保護属性設定メモ
リ３に記憶されたメモリの保護属性とを比較するメモリ
保護属性比較器５、およびメモリ保護属性設定メモリ３
に記憶されている保護属性によるメインメモリ２に対す
るメモリ保護を有効とする状態(保護状態)とメモリ保護
属性設定メモリ３のメモリ保護属性の書き換えを可能と
する状態(書き込み許可）を切り替えて指定するための
データを記憶するメモリ保護制御レジスタ６から構成さ
れている。
は、図１に示すようにＣＰＵ（中央処理装置）１、メイ
ンメモリ２、メインメモリ２の保護属性を記憶するため
のメモリ保護属性設定メモリ３、メモリ保護属性設定メ
モリ３に記憶されるメモリの保護属性を一旦記憶するメ
モリ保護属性設定レジスタ４、ＣＰＵ１から供給される
制御信号１３によって動作の開始及び停止が制御される
ものであって、ＣＰＵ１のメインメモリ２に対するアク
セスの属性（書き込み／読み込み等の属性）と制御線１
５を介して供給される対応するメモリ保護属性設定メモ
リ３に記憶されたメモリの保護属性とを比較するメモリ
保護属性比較器５、およびメモリ保護属性設定メモリ３
に記憶されている保護属性によるメインメモリ２に対す
るメモリ保護を有効とする状態(保護状態)とメモリ保護
属性設定メモリ３のメモリ保護属性の書き換えを可能と
する状態(書き込み許可）を切り替えて指定するための
データを記憶するメモリ保護制御レジスタ６から構成さ
れている。
【０００９】ＣＰＵ１はプログラムおよびデータのメイ
ンメモリ２への読み書きを、アドレスバス１１を介して
アドレスを指定し、制御信号１３により読み書き方向お
よびタイミングを制御し、データバス１２を通して行う
ことができる。また、ＣＰＵ１は、メモリ保護属性設定
レジスタ４とメモリ保護制御レジスタ６に対し、制御信
号１３によって各レジスタを書き込み状態に設定するこ
とでデータバス１２を介してデータを書き込むことがで
きる。
ンメモリ２への読み書きを、アドレスバス１１を介して
アドレスを指定し、制御信号１３により読み書き方向お
よびタイミングを制御し、データバス１２を通して行う
ことができる。また、ＣＰＵ１は、メモリ保護属性設定
レジスタ４とメモリ保護制御レジスタ６に対し、制御信
号１３によって各レジスタを書き込み状態に設定するこ
とでデータバス１２を介してデータを書き込むことがで
きる。
【００１０】メインメモリ２とメモリ保護属性設定メモ
リ３は、互いに同一の構成を有するランダムアクセスメ
モリであり、３２ビットあるいは６４ビット単位の記憶
回路からなるメモリ部と、同一のアドレスバス１１上の
信号を一時記憶してメモリ部のアクセスすべき記憶回路
を指定するためのアドレスレジスタと、データバスや各
種制御信号線を介したデータや制御信号の入出力制御と
内部回路の制御を行う制御部とから構成されている。メ
インメモリ２の記憶内容はデータバス１２を介して読み
書きされ、メモリ保護属性設定メモリ３の記憶内容は、
データバス１２とは独立して設けられているメモリ保護
属性レジスタ４及びメモリ保護属性比較器５に接続され
ている制御線１５を介して読み書きされる。
リ３は、互いに同一の構成を有するランダムアクセスメ
モリであり、３２ビットあるいは６４ビット単位の記憶
回路からなるメモリ部と、同一のアドレスバス１１上の
信号を一時記憶してメモリ部のアクセスすべき記憶回路
を指定するためのアドレスレジスタと、データバスや各
種制御信号線を介したデータや制御信号の入出力制御と
内部回路の制御を行う制御部とから構成されている。メ
インメモリ２の記憶内容はデータバス１２を介して読み
書きされ、メモリ保護属性設定メモリ３の記憶内容は、
データバス１２とは独立して設けられているメモリ保護
属性レジスタ４及びメモリ保護属性比較器５に接続され
ている制御線１５を介して読み書きされる。
【００１１】また、メモリ保護属性設定メモリ３は、メ
インメモリ２と同一サイズを持ちメインメモリ２と１対
１のアドレスで対応づけられる記憶回路を有するメモリ
部を有している。メインメモリ２とメモリ保護属性設定
メモリ３の読み書きのタイミングを指定する制御信号は
共にＣＰＵ１から供給される制御信号１３に応じて制御
される。ただし、メモリ保護属性設定メモリ３の読み書
き方向は、制御線１６を介して供給されるメモリ保護制
御レジスタ６に設定されているデータの値に応じて決定
される。メモリ保護属性設定レジスタ４に設定されたメ
モリ保護属性は、メモリ保護制御レジスタ６がメモリ保
護情報の書き込みを許可するデータを保持している時
に、アドレスバス１２で指定されるアドレスでアクセス
されたメモリ保護属性設定メモリ３内の記憶回路に書き
込まれる。一方、メモリ保護制御レジスタ６がメモリ保
護を指定する場合には、アドレスバス１２で指定される
アドレスでアクセスされたメモリ保護属性設定メモリ３
内の記憶回路のデータが制御線１５に出力される。
インメモリ２と同一サイズを持ちメインメモリ２と１対
１のアドレスで対応づけられる記憶回路を有するメモリ
部を有している。メインメモリ２とメモリ保護属性設定
メモリ３の読み書きのタイミングを指定する制御信号は
共にＣＰＵ１から供給される制御信号１３に応じて制御
される。ただし、メモリ保護属性設定メモリ３の読み書
き方向は、制御線１６を介して供給されるメモリ保護制
御レジスタ６に設定されているデータの値に応じて決定
される。メモリ保護属性設定レジスタ４に設定されたメ
モリ保護属性は、メモリ保護制御レジスタ６がメモリ保
護情報の書き込みを許可するデータを保持している時
に、アドレスバス１２で指定されるアドレスでアクセス
されたメモリ保護属性設定メモリ３内の記憶回路に書き
込まれる。一方、メモリ保護制御レジスタ６がメモリ保
護を指定する場合には、アドレスバス１２で指定される
アドレスでアクセスされたメモリ保護属性設定メモリ３
内の記憶回路のデータが制御線１５に出力される。
【００１２】上述したようにしてＣＰＵ１はメモリ保護
属性設定レジスタ４にメモリ保護属性を設定することが
できる。メモリ保護属性比較器５は、制御線１６を介し
て供給されるメモリ保護制御レジスタ６に設定されてい
るデータがメモリ保護を指定する値であるときに、メモ
リ保護属性設定メモリ３に記憶されているメモリ保護属
性と制御信号１３が示すメインメモリ２に対するデータ
の読み書き方向等に対応する属性情報とを比較し、不正
なアクセスの場合は割り込み１４を発生させ、ＣＰＵ１
に通知する。
属性設定レジスタ４にメモリ保護属性を設定することが
できる。メモリ保護属性比較器５は、制御線１６を介し
て供給されるメモリ保護制御レジスタ６に設定されてい
るデータがメモリ保護を指定する値であるときに、メモ
リ保護属性設定メモリ３に記憶されているメモリ保護属
性と制御信号１３が示すメインメモリ２に対するデータ
の読み書き方向等に対応する属性情報とを比較し、不正
なアクセスの場合は割り込み１４を発生させ、ＣＰＵ１
に通知する。
【００１３】上記の構成によれば、ＣＰＵ１がメインメ
モリ２からデータまたはプログラム読み出し時又は書き
込み時にメモリ保護制御レジスタ６がメモリ保護状態で
ある場合には、メモリ保護属性設定メモリ３からメモリ
保護属性が読み出され、読み出された保護属性と制御信
号１３の状態とがメモリ保護属性比較器５で比較され、
不正なアクセスであった場合は割り込み１４が発生す
る。
モリ２からデータまたはプログラム読み出し時又は書き
込み時にメモリ保護制御レジスタ６がメモリ保護状態で
ある場合には、メモリ保護属性設定メモリ３からメモリ
保護属性が読み出され、読み出された保護属性と制御信
号１３の状態とがメモリ保護属性比較器５で比較され、
不正なアクセスであった場合は割り込み１４が発生す
る。
【００１４】次に本発明でメモリ保護属性を設定する場
合について図１を使用して説明する。まずメモリ保護属
性設定レジスタ４に対しメモリ保護属性を設定し、次に
メモリ保護制御レジスタ６をメモリ保護設定情報書き込
み許可とする。続いてメモリ保護を指定するメインメモ
リ２領域にアクセスすること（読み込み又は書き込みす
ること）でその領域と１対１に対応するメモリ保護属性
設定メモリ３にメモリ保護属性が書き込まれる。
合について図１を使用して説明する。まずメモリ保護属
性設定レジスタ４に対しメモリ保護属性を設定し、次に
メモリ保護制御レジスタ６をメモリ保護設定情報書き込
み許可とする。続いてメモリ保護を指定するメインメモ
リ２領域にアクセスすること（読み込み又は書き込みす
ること）でその領域と１対１に対応するメモリ保護属性
設定メモリ３にメモリ保護属性が書き込まれる。
【００１５】次に、メモリ保護状態の不正アクセスを行
った場合について説明する。まずメモリ保護制御レジス
タ６をメモリ保護状態に設定する。ＣＰＵ１からのメイ
ンメモリ２に対するアクセス毎にそのアドレスに対応す
るメモリ保護属性がメモリ保護属性設定メモリ３から読
み出され、そのアドレスに対する制御信号１３とメモリ
保護属性比較器５で比較される。メモリ保護属性設定メ
モリ３に設定されたメモリ保護属性と制御信号１３が不
整合であった場合は割り込み１４を発生させＣＰＵ１に
通知し、メインメモリ２に対する不正なアクセスを通知
する。
った場合について説明する。まずメモリ保護制御レジス
タ６をメモリ保護状態に設定する。ＣＰＵ１からのメイ
ンメモリ２に対するアクセス毎にそのアドレスに対応す
るメモリ保護属性がメモリ保護属性設定メモリ３から読
み出され、そのアドレスに対する制御信号１３とメモリ
保護属性比較器５で比較される。メモリ保護属性設定メ
モリ３に設定されたメモリ保護属性と制御信号１３が不
整合であった場合は割り込み１４を発生させＣＰＵ１に
通知し、メインメモリ２に対する不正なアクセスを通知
する。
【００１６】次に、本発明の他の実施形態について説明
する。上記の構成では、メモリ保護制御レジスタ６の内
容に応じてメモリ保護属性設定メモリ３に対するデータ
の読み書きの方向を切り替えることで、メインメモリ２
に対するデータの読み込みと書き込みの両方向において
メモリ保護を行うことを可能とした。しかしながら、メ
モリ書き込み保護のみで良い場合は図１におけるメモリ
保護制御レジスタ６を不要とすることができる。この場
合には。メインメモリ２の読みだし時にメモリ保護属性
設定レジスタ４のメモリ保護属性をメモリ保護属性設定
メモリ３に設定するようにする。次にメインメモリ２へ
の書き込み時には、上記のメモリ保護制御レジスタ６の
メモリ保護状態と同等の状態で、制御信号１３とメモリ
保護属性設定メモリ３のメモリ保護属性をメモリ保護属
性比較器５で比較し、不正なアクセスの場合は割り込み
１４でＣＰＵ１に通知することでメインメモリ２に対す
る不正アクセスを検出できるメモリ保護システムを実現
できる。
する。上記の構成では、メモリ保護制御レジスタ６の内
容に応じてメモリ保護属性設定メモリ３に対するデータ
の読み書きの方向を切り替えることで、メインメモリ２
に対するデータの読み込みと書き込みの両方向において
メモリ保護を行うことを可能とした。しかしながら、メ
モリ書き込み保護のみで良い場合は図１におけるメモリ
保護制御レジスタ６を不要とすることができる。この場
合には。メインメモリ２の読みだし時にメモリ保護属性
設定レジスタ４のメモリ保護属性をメモリ保護属性設定
メモリ３に設定するようにする。次にメインメモリ２へ
の書き込み時には、上記のメモリ保護制御レジスタ６の
メモリ保護状態と同等の状態で、制御信号１３とメモリ
保護属性設定メモリ３のメモリ保護属性をメモリ保護属
性比較器５で比較し、不正なアクセスの場合は割り込み
１４でＣＰＵ１に通知することでメインメモリ２に対す
る不正アクセスを検出できるメモリ保護システムを実現
できる。
【００１７】以上のように、本発明ではメモリ保護属性
をメモリ保護属性設定メモリ３に独立して記憶させ、か
つメモリ保護属性設定メモリ３をメインメモリ２と同一
サイズとすることでアクセス速度の低下や保護単位の大
きさに関する従来技術の問題を解決することができる。
メモリ保護属性を独立したメモリ保護属性設定メモリ３
に保持することで独立にメモリ保護属性をアクセスする
ことができ、メモリ管理ユニット自体を不要とし、メモ
リ管理ユニットに対するメモリ保護属性の逐次の読み書
きを不要としメモリアクセス速度の低下を防止し、一定
時間でのメモリアクセスを実現した。またメインメモリ
２と同一サイズのメモリ保護属性設定メモリ３を用意す
ることで、ワード単位（通常３２ビットまたは６４ビッ
ト）でメモリ保護属性を設定することができる。
をメモリ保護属性設定メモリ３に独立して記憶させ、か
つメモリ保護属性設定メモリ３をメインメモリ２と同一
サイズとすることでアクセス速度の低下や保護単位の大
きさに関する従来技術の問題を解決することができる。
メモリ保護属性を独立したメモリ保護属性設定メモリ３
に保持することで独立にメモリ保護属性をアクセスする
ことができ、メモリ管理ユニット自体を不要とし、メモ
リ管理ユニットに対するメモリ保護属性の逐次の読み書
きを不要としメモリアクセス速度の低下を防止し、一定
時間でのメモリアクセスを実現した。またメインメモリ
２と同一サイズのメモリ保護属性設定メモリ３を用意す
ることで、ワード単位（通常３２ビットまたは６４ビッ
ト）でメモリ保護属性を設定することができる。
【００１８】
【発明の効果】本発明の効果は、第一にメモリ保護属性
を独立したメモリ保護属性設定メモリに保持することで
メモリ管理ユニット自体を不要としたこと、第二にメモ
リ管理ユニットに対するメモリ保護属性の読み書きを不
要としメモリアクセス速度の低下を防止し、一定時間で
のメモリアクセスを実現したこと、第三にメインメモリ
と同一サイズのメモリ保護属性設定メモリを用意するこ
とで、ワード単位でメモリ保護属性を設定することがで
きる点である。
を独立したメモリ保護属性設定メモリに保持することで
メモリ管理ユニット自体を不要としたこと、第二にメモ
リ管理ユニットに対するメモリ保護属性の読み書きを不
要としメモリアクセス速度の低下を防止し、一定時間で
のメモリアクセスを実現したこと、第三にメインメモリ
と同一サイズのメモリ保護属性設定メモリを用意するこ
とで、ワード単位でメモリ保護属性を設定することがで
きる点である。
【図１】 本発明の実施形態を示すブロック図である。
１ ＣＰＵ ２ メインメモリ ３ メモリ保護属性設定メモリ ４ メモリ保護属性設定レジスタ ５ メモリ保護属性比較器 ６ メモリ保護制御レジスタ
フロントページの続き (72)発明者 堀口 英司 神奈川県横浜市神奈川区新浦島町１丁目１ 番地25日本電気ロボットエンジニアリング 株式会社内 (72)発明者 猿渡 ちよ 神奈川県横浜市神奈川区新浦島町１丁目１ 番地25日本電気ロボットエンジニアリング 株式会社内 Ｆターム(参考） 5B017 AA01 BA01 BB03 CA01
Claims (5)
- 【請求項１】 メインメモリと、 前記メインメモリと同一のアドレス信号によって個々に
アクセス可能な複数の記憶回路を有し、該メインメモリ
に対するアクセスの保護属性をアクセスのアドレス単位
で記憶し、該メインメモリのデータ入出力とは独立に該
保護属性を入出力する保護属性設定メモリと、 前記保護属性設定メモリに記憶されている保護属性と、
前記メインメモリに対するアクセスの属性とを比較し、
比較した結果を出力する比較手段とを備えることを特徴
とするメモリ保護システム。 - 【請求項２】 中央処理装置と、 前記中央処理装置によってアクセスされるメインメモリ
と、 前記メインメモリと同一のアドレス信号によって個々に
アクセス可能なワード単位の記憶回路を有し、該メイン
メモリに対するアクセスの保護属性をワード単位で記憶
し、該メインメモリのデータ入出力とは独立に該保護属
性を入出力する保護属性設定メモリと、 前記保護属性設定メモリに記憶されている保護属性と、
前記メインメモリに対するアクセスの属性とを比較し、
比較した結果が不整合であるときに、前記中央処理装置
に割り込み信号を出力する比較手段とを備えることを特
徴とするメモリ保護システム。 - 【請求項３】 さらに前記保護属性設定メモリに入力さ
れるメモリの保護属性を一時記憶可能な保護属性設定記
憶手段を備え、 前記メインメモリが読み出し状態でアクセスされたとき
に、前記保護属性設定メモリの記憶内容を前記保護属性
設定記憶手段の記憶内容で書き換えることを特徴とする
請求項１又は２記載のメモリ保護システム。 - 【請求項４】 さらに、前記保護属性設定メモリに入力
されるメモリの保護属性を一時記憶可能な保護属性設定
記憶手段と、 メモリの保護状態と前記前記保護属性設定メモリの内容
の書き換え可能状態とを切り替えるためのデータを記憶
するメモリ保護制御記憶手段とを備え、 前記保護属性設定メモリが、前記メモリ保護制御記憶手
段がメモリ保護を示すデータを記憶しているときに保護
属性を出力し、該メモリ保護制御記憶手段がメモリの内
容の書き換え可能状態を示すデータを記憶しているとき
に前記保護属性設定記憶手段に記憶されている保護属性
を入力することを特徴とする請求項１又は２記載のメモ
リ保護システム。 - 【請求項５】 前記比較手段の出力する割り込み信号
が、前記中央処理装置によって制御可能であることを特
徴とする請求項３記載のメモリ保護システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218291A JP2000047943A (ja) | 1998-07-31 | 1998-07-31 | メモリ保護システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218291A JP2000047943A (ja) | 1998-07-31 | 1998-07-31 | メモリ保護システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000047943A true JP2000047943A (ja) | 2000-02-18 |
Family
ID=16717542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10218291A Pending JP2000047943A (ja) | 1998-07-31 | 1998-07-31 | メモリ保護システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000047943A (ja) |
-
1998
- 1998-07-31 JP JP10218291A patent/JP2000047943A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020402 |