JP2694758B2 - ビット・フィールド制御装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明はビット・フィールド制御装置に関し、さら
に詳細にいえば、外部メモリ空間の一部にプログラマブ
ル・ロジック・デバイス（以下、PLDと略称する）等の
処理手段をマップとして多数のビットを制御する場合に
好適なビット・フィールド制御装置に関する。

＜従来の技術、および発明が解決しようとする課題＞ 従来からマイクロ・コンピュータ等の中央演算処理装
置（以下、CPUと略称する）を用いて多数の制御線を高
速に、かつ並列に制御することが種々の分野で行なわれ
ており、このような制御を実現するために、CPUのデー
タ・メモリ空間、I/O空間の特定の領域をPLDに割当てる
構成が採用されている。第５図は従来例を概略的に示す
ブロック図であり、CPU（31）から出力されるアドレス
をアドレス・バス（32）を通してプログラム・メモリ
（33）および複数個のPLD（34）に供給するようにして
いるとともに、CPU（31）とプログラム・メモリ（33）
との間においてデータ・バス（35）を通してデータの授
受を行なうようにしている。そして、CPU（31）から出
力される制御データを制御バス（36）を通してプログラ
ム・メモリ（33）および複数個のPLD（34）に供給する
ようにしている。

したがって、従来公知のように、CPU（31）の制御バ
ス（36）の各信号線のタイミングに基づくプログラム・
メモリ（33）および複数個のPLD（34）の制御を行なう
ことにより、１回のアクセスでかなりきめ細かい制御を
行なうことができる。

しかし、上記の構成においては、プログラム・メモリ
（33）に対するアドレス・バスとデータ・メモリ空間ま
たはI/O空間に対するアドレス・バスとが共用されてい
るので、一般的には所定のインストラクションを実行し
ようとすれば、上記共通のバスを時分割で使用すること
によりインストラクションのフェッチと外部データ空間
またはI/O空間のアクセスとを多数回交互に実行しなけ
ればならない可能性が高く、インストラクション・フェ
ッチ・サイクルがかなりの時間を占有するのでシステム
全体としての処理速度を余り向上させることができな
い。例えば、6000H番地をアクセスするために、 LD A,（6000H） のインストラクションをザイログ社製のZ80を使用して
実行する場合には、広範囲なアドレスを連続してランダ
ム・アクセスすることができないので、 32H,00H,60Hの３バイトのインストラクション・フェッ
チが必要であるから、リフレッシュ・サイクルを考慮し
なければ、３回のインストラクション・フェッチと１回
のインストラクション実行が必要になっていたのであ
る。

このような問題を解消させようとすれば、プログラム
・メモリに対するアドレス・バスと外部メモリ空間また
はI/O空間に対するアドレス・バスとを分離すればよい
のであるが、CPU（31）のピン数が増加し、パッケージ
を大型化して大幅なコスト・アップを伴なうことにな
る。

＜発明の目的＞ この発明は上記の問題点に鑑みてなされたものであ
り、プログラム・メモリに対するアドレス・バスと外部
メモリ空間またはI/O空間に対するアドレス・バスとを
共用するシステムにおける処理速度を向上させることが
できるビット・フィールド制御装置を提供することを目
的としている。

＜課題を解決するための手段＞ 上記の目的を達成するための、この発明のビット・フ
ィールド制御装置は、インストラクション格納手段の連
続する所定の領域に対応して割り当てられ、かつ処理手
段を制御するためのデータを出力する制御データ出力手
段を有しているとともに、インストラクション格納手段
の制御データ出力手段に対応付けられた前記連続する所
定の領域がアクセスされた場合にのみ制御データ出力手
段からのデータ出力を許容する制御手段を有している。

但し、インストラクション格納手段の連続する所定の
領域が、外部バスに対するインストラクション実行サイ
クルを必要とせず、かつ処理手段の処理手順を規定する
一連のインストラクションが格納された領域であり、制
御データ出力手段が、インストラクション格納手段に対
するアクセス・データに基づいて定められたアドレスを
制御データとして格納しているものであり、処理手段が
プログラマブル・ロジック・デバイスであることが好ま
しい。

また、制御データ出力手段が、初期化時に他の媒体か
らアドレスを読込んで格納するものであり、制御手段が
書込みを許容する制御信号をも出力するものであること
が好ましい。

これらの場合において、中央演算処理手段から出力さ
れるアドレスを制御データとしてそのまま処理手段に供
給するデータ一時保持手段をさらに有しているととも
に、制御手段が、制御データ出力手段、データ一時保持
手段の一方からのデータ出力を許容するものであること
が一層好ましい。

＜作用＞ 以上の構成のビット・フィールド制御装置であれば、
中央演算処理手段により、外部メモリ空間にマップされ
た処理手段を制御して所望の処理動作を行なわせる場合
において、一般的には、中央演算処理装置からインスト
ラクション格納手段にインストラクションをフェッチす
るためのアドレスを供給し、次いで外部メモリ空間また
はI/O空間に対するアクセスを行なうためのアドレスを
供給することによりインストラクション・フェッチおよ
びインストラクション実行を行なうことができる。

しかし、インストラクション格納手段の連続する所定
の領域に格納されているインストラクションをフェッチ
する場合には、フェッチのためのアドレスがインストラ
クション格納手段に供給されるだけでなく、制御データ
出力手段にも供給され、しかも制御データ出力手段から
のデータ出力を許容すべく制御手段が制御されるので、
中央演算処理手段によりインストラクション・フェッチ
動作と並行して制御データ出力手段から処理手段への制
御データ供給動作が行なわれることになり、フェッチの
ためのアドレス供給から必要な処理実行までの所要時間
を短縮することができる。

そして、第２の発明であれば、インストラクション格
納手段の連続する所定の領域に格納されているインスト
ラクションをフェッチする場合に、制御データ出力手段
から出力されるアドレスに基づいて該当するPLDを選択
して所定の処理を行なわせることができ、しかも中央演
算処理手段に取込まれるインストラクションは外部バス
に対する実行サイクルを必要としないのみならず、処理
手順を規定する一連のインストラクションであるから、
必要に応じて上記処理を実行した後、通常の処理に戻る
ことができる。

また、第３の発明であれば、初期化時に制御データ出
力手段が書込み許容状態になり、他の媒体からアドレス
を読込むので、制御データ出力手段の柔軟性を高めるこ
とができる。即ち、アドレスを読込む媒体を変更するこ
とにより制御データ出力手段の内容を簡単に変更するこ
とができ、種々の処理に簡単に適合させることができ
る。

さらに、第４の発明であれば、中央演算処理手段によ
るインストラクション・フェッチおよびインストラクシ
ョン実行を順次行なわせる通常の処理をも行なわせるこ
とができ、システムの汎用性を高めることができる。

＜実施例＞ 以下、実施例を示す添付図面によって詳細に説明す
る。

第１図はこの発明のビット・フィールド制御装置の一
実施例を示すブロック図であり、CPU（１）と、インス
トラクション格納手段としてのプログラム・メモリ
（２）と、制御手段としてのデコーダ（３）と、制御デ
ータ出力手段としてのリード・オンリー・メモリ（以
下、ROMと略称する）（４）と、処理手段としての複数
個のPLD（５）とを有している。そして、CPU（１）から
出力されるアドレスをアドレス・バス（６）を通してプ
ログラム・メモリ（２）、デコーダ（３）およびROM
（４）に供給しているとともに、CPU（１）とプログラ
ム・メモリ（２）との間ににおいてデータ・バス（７）
を通してデータ授受を行なうようにしている。また、CP
U（１）から出力される制御データを制御バス（８）を
通してプログラム・メモリ（２）、デコーダ（３）およ
びPLD（５）に供給しており、ROM（４）から出力される
アドレスをPLD用アドレス・バス（９）を通して各PLD
（５）に供給している。

上記プログラム・メモリ（２）は第２図Ａに示すよう
に一部がROM（４）とオーバーラップしてマップされた
特定領域（2a）であり、この特定領域（2a）に“NOP"
“RETURN"等の外部バスに対してインストラクション実
行サイクルを必要としないインストラクションのみが格
納されており、残余の一般領域（2b）には任意のインス
トラクション（“LD A,B"等）が格納されている。そし
て、上記ROM（４）は第２図Ｂに示すように特定領域（2
a）に対応して割当てられており、各アドレス毎に該当
するPLD（５）に供給すべきアドレスを格納している。

上記デコーダ（３）は、CPU（１）から出力されるア
ドレスに基づいて特定領域（2a）のアクセスであるか一
般領域（2b）のアクセスであるかに対応するデコード信
号をROM（４）に対する状態制御信号▲▼および出
力許可信号▲▼として出力する。

上記の構成のビット・フィールド制御装置の動作は次
のとおりである。

例えば、プログラム・メモリ（２）の特定領域（2a）
のアドレス8000H,8001H,8002H,8003Hにそれぞれ“NOP"
が格納されているとともに、アドレス8004Hに“RET"が
格納されており、ROM（４）の対応アドレスにそれぞれ4
032H,5611H,4001H,5422Hおよび4000Hが格納されている
場合には、CPU（１）から順次アドレス8000H,8001H,800
2H,8003Hを出力することにより、プログラム・メモリ
（２）から“NOP"のインストラクションが取込まれるの
で、CPU（１）はインストラクション・フェッチのみを
反復することになる。そして、上記アドレスが出力され
ることにより、デコーダ（３）は特定領域（2a）がアク
セスされたことを認識して出力許可信号▲▼をROM
（４）に供給するので、上記各アドレスに対応して格納
されている4032H,5611H,4001H,5422HをPLD（５）に供給
し、インストラクション・フェッチと並行して予め設定
された処理を行なわせる。その後、CPU（１）から8004H
を出力することにより“RET"のインストラクションが取
込まれるので一連の処理を終了するための処理を行な
い、同時にROM（４）がPLD（５）に対して4000Hを供給
する。

以上のように特定領域（2a）に対応する一連の処理を
行なった後は、例えば、CPU（１）から2011Hを出力する
ことによりプログラム・メモリ（２）の一般領域（2b）
から“LD A,B"のインストラクションを取込み、このイ
ンストラクションを実行することができる。即ち、CPU
（１）においては“NOP"1バイトのフェッチを行なうだ
けでよく、ROM（４）に予め格納されているアドレスに
基づいて該当するPLD（５）を動作させ、任意アドレス
をランダムにアクセスすることができる。そして、任意
アドレスをランダムにアクセスした結果得られたデータ
に基づいて“LD A,B"のインストラクションを実行する
ことができる。

以上の説明から明らかなように、CPU（１）は外部バ
スをインストラクション・フェッチ時にのみ使用するこ
とになり、しかもインストラクション・フェッチと並行
してインストラクション実行を行なうことになるので、
従来例と比較して著しく短い時間間隔でPLD（５）によ
る複数ビットの同時制御を行なうことができる。そし
て、上記の構成のビット・フィールド制御装置をグラフ
ィック・パイプライン等に組込むことが可能である。描
画速度の向上に大きく貢献できることになる。

＜実施例２＞ 第３図はこの発明のビット・フィールド制御装置の他
の実施例を示すブロック図であり、上記実施例と異なる
点は、ROM（４）に変えてデータの書込みが可能なスタ
ティック・ランダム・アクセス・メモリ（以下、SRAMと
略称する）（11）を用いた点およびプログラム・メモリ
（２）からデータ・バス（７）に出力されたデータをバ
ッファ（12）およびPLD用アドレス・バス（９）を通し
てSRAM（11）に書込み得るようにした点のみである。

また、この実施例においては、デコーダ（３）が状態
制御信号▲▼および出力許可信号▲▼をSRAM
（11）に供給するとともに、初期化時であることを認識
してSRAM（11）およびバッファ（12）にそれぞれ書込み
許可信号▲▼および出力許可信号▲▼を供給す
るようにしている。

したがって、この実施例においては、初期化時にプロ
グラム・メモリ（２）からSRAM（11）に必要なアドレス
が書込まれ、その後は上記実施例と同様の作用を行なう
ことができる。この結果、システムの仕様を変更する場
合にSRAM（11）の内容を変更する必要がなく、単にプロ
グラム・メモリ（２）の内容のみを変更すればよい。

また、以上の説明から明らかなように、プログラム・
メモリ（２）からSRAM（11）にアドレスを供給する代わ
りに、他の外部媒体からSRAM（11）にアドレスを供給す
ることが可能であり、この場合において外部媒体からプ
ログラム・メモリ（２）にインストラクションを供給す
ることも可能である。

＜実施例３＞ 第４図はこの発明のビット・フィールド制御装置のさ
らに他の実施例を示すブロック図であり、第３図の実施
例と異なる点は、CPU（１）から出力されるアドレスをP
LD用アドレス・バス（９）を通してPLD（５）に供給す
るためのバッファ（13）をさらに有している点のみであ
る。但し、デコーダ（３）は、バッファ（13）に対して
も出力許可信号▲▼を供給するようにしているが、
SRAM（11）およびバッファ（13）の何れかのみからの出
力が許可される。

したがって、この実施例においては、SRAM（11）から
の出力が許可された状態において上記と同様の作用を達
成でき、逆に、バッファ（13）からの出力が許可された
状態において従来例と同様の動作を行なわせることがで
きる。この結果、従来例において開発されたソフトウェ
アをそのまま使用することもでき、汎用性を著しく高め
ることができる。

＜発明の効果＞ 以上のように第１の発明は、プログラム・メモリ空間
用のバスとデータ・メモリ空間、I/O空間用バスとが分
離されていなくても、中央演算処理手段によるインスト
ラクション・フェッチ動作と並行して制御データ出力手
段から処理手段への制御データ供給動作を行なうことに
より、インストラクション・フェッチのためのアドレス
供給から必要な処理実行までの所要時間を短縮すること
ができるという特有の効果を奏する。

第２の発明も、インストラクション・フェッチのため
のアドレス供給から必要な処理実行までの所要時間を短
縮することができるという特有の効果を奏する。

第３の発明は、アドレスを読込む媒体を変更すること
により制御データ出力手段の内容を簡単に変更すること
ができ、種々の処理に簡単に適合させることができると
いう特有の効果を奏する。

第４の発明は、中央演算処理手段によるインストラク
ション・フェッチおよびインストラクション実行を順次
行なわせる通常の処理をも行なわせることができ、シス
テムの汎用性を高めることができるという特有の効果を
奏する。

【図面の簡単な説明】

第１図はこの発明のビット・フィールド制御装置の一実
施例を示すブロック図、 第２図はプログラム・メモリとROMとの関係を示す概略
図、 第３図はこの発明のビット・フィールド制御装置の他の
実施例を示すブロック図、 第４図はこの発明のビット・フィールド制御装置のさら
に他の実施例を示すブロック図、 第５図は従来例を概略的に示すブロック図。 （１）……CPU、（２）……プログラム・メモリ、 （2a）……特定領域、（３）……デコーダ、（４）……
ROM、 （５）……PLD、（６）……アドレス・バス、 （11）……SRAM、（13）……バッファ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】中央演算処理手段（１）と、インストラク
   ション格納手段（２）と、外部メモリ空間にマップされ
   かつ処理手順が定められている処理手段（５）とを有
   し、共通のバス（６）を通してアドレスを供給すること
   により所望の処理手段（５）を動作させるシステムにお
   いて、インストラクション格納手段（２）の連続する所
   定の領域（2a）に対応して割り当てられ、かつ処理手段
   （５）を制御するためのデータを出力する制御データ出
   力手段（４）（11）を有しているとともに、インストラ
   クション格納手段（２）の制御データ出力手段（４）
   （11）に対応付けられた前記連続する所定の領域（2a）
   がアクセスされた場合にのみ制御データ（４）（11）か
   らのデータ出力を許容する制御手段（３）を有している
   ことを特徴とするビット・フィールド制御装置。
2. 【請求項２】インストラクション格納手段（２）の制御
   データ出力手段（４）（11）に対応付けられた前記連続
   する所定の領域（2a）が、外部バスに対するインストラ
   クション実行サイクルを必要とせず、かつ処理手段
   （５）の処理手順を規定する一連のインストラクション
   が格納された領域であり、制御データ出力手段（４）
   （11）が、インストラクション格納手段（２）に対する
   アクセス・データに基づいて定められたアドレスを制御
   データとして格納しているものであり、処理手段がプロ
   グラマブル・ロジック・デバイス（５）である上記特許
   請求の範囲第１項記載のビット・フィールド制御装置。
3. 【請求項３】制御データ出力手段（11）が、初期化時に
   他の媒体からアドレスを読込んで格納するものであり、
   制御手段（３）が書込みを許容する制御信号をも出力す
   るものである上記特許請求の範囲第１項記載のビット・
   フィールド制御装置。
4. 【請求項４】中央演算処理手段（１）から出力されるア
   ドレスを制御データとしてそのまま処理手段（５）に供
   給するデータ一時保持手段（13）をさらに有していると
   ともに、制御手段（３）が、制御データ出力手段（４）
   （11）、データ一時保持手段（13）の一方からのデータ
   出力を許容するものである上記特許請求の範囲第１項か
   ら第３項の何れかに記載のビット・フィールド制御装
   置。