JP2000207281A - デ―タ処理装置および処理方法 - Google Patents

デ―タ処理装置および処理方法

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JP2000207281A
JP2000207281A JP11307336A JP30733699A JP2000207281A JP 2000207281 A JP2000207281 A JP 2000207281A JP 11307336 A JP11307336 A JP 11307336A JP 30733699 A JP30733699 A JP 30733699A JP 2000207281 A JP2000207281 A JP 2000207281A
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memory
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word
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Walter Flynn David
ウォルター フリン デビッド
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Advanced Risc Machines Ltd
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Abstract

(57)【要約】 【課題】 従来のように、データと命令についてそれぞ
れ別個のメモリを設けることによる欠点を排除した、デ
ータ処理装置および方法を提供すること。 【解決手段】 第１レベルのメモリ１６に結合された中
央処理装置４を備え、前記第１レベルのメモリがデータ
アクセスポートと命令アクセスポートをもち、前記第１
レベルのメモリ内のメモリ位置が、前記データアクセス
ポートと命令アクセスポートの両方から選択的にアクセ
スできるようになっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ処理装置およ
び処理方法に関する。更に詳しくは、本発明はハーバー
ド（Harvard）アーキテクチャ中央処理ユニットに使用
するメモリシステムの分野に関するものである。
【０００２】
【従来の技術】ハーバード中央処理ユニットはデータへ
のアクセス動作と命令へのアクセス動作が並列に実行さ
れるように、関連するメモリに通じる別個のデータ通路
と命令通路を含む。
【０００３】従来のハーバード設計においては、完全に
別個のデータメモリシステムと命令メモリシステムが設
けられる。そのような従来のハーバード設計の１例はＤ
ＳＰシステムであり、そこではＤＳＰコードがＲＯＭに
設けられ命令アクセスサイドを介してＣＰＵに供給さ
れ、全てのデータは別個のＲＡＭ記憶装置に格納されて
データアクセスサイドを介して供給されていた。
【０００４】用語ハーバードはまた、第１レベルのメモ
リシステムとして別個のデータおよび命令キャッシュを
もったシステムであって、ＲＡＭまたは非揮発性記憶装
置のような単一の上位（higher order）のメモリシステ
ムできたシステムを指すようになっている。
【０００５】ハーバードアーキテクチャはデータおよび
命令サイドの並列のアクセス動作を可能にする利点をも
っているが、幾つかの欠点もある。もしインライン定数
のようなデータ、すなわち命令メモリイメージの一部の
「リテラル（literal）」データが命令サイドからアク
セスされるなら、低速で複雑な機構を設けることが必要
かもしれない。データと命令が共通の上位のアドレス空
間を共有するような場合は、データワードと命令ワード
の間の統一性（coherency）を確実にするという問題が
ある。さらに別の問題は、命令サイドは通常読出し専用
であり、従って命令コード内の区切り点（break point
s）の挿入のような、動作のデバッギングを支持するた
めに追加の複雑な回路要素を設けることが必要となるこ
とである。
【０００６】現在のハーバードシステムのさらなる欠点
は、ハードウエアが設けられるとき、少なくとも第１レ
ベルのメモリ格納装置を固定的にデータサイドと命令サ
イドに分割しなければならないことである。この固定的
分割により、多くの場合設けられた全メモリの記憶容量
を最適に使用することができない。ある応用において、
実行期間中の或る時にデータサイド記憶装置は不足して
いるのに、他方命令サイド記憶装置は過剰となる。場合
により反対の状態が起こる。
【０００７】
【発明の概要】本発明は一つの態様において、 （ｉ）データアドレスバス、データワードバス、命令ア
ドレスバス、命令ワードバスを別個に設けた中央処理ユ
ニット； （ii）データワードへのアクセスが前記データアドレス
バスと前記データワードバスを介してなされ、命令ワー
ドへのアクセスが前記命令アドレスバスと前記命令ワー
ドバスを介してなされるように、前記中央処理ユニット
に結合された第１レベルのメモリを含み； （iii）前記第１レベルのメモリが前記データアドレス
バスと前記データワードバスに連結されたデータアクセ
スポートと、前記命令アドレスバスと前記命令ワードバ
スに連結された命令アクセスポートをもち、前記第１レ
ベルのメモリ内の記憶位置が前記データアクセスポート
と前記命令アクセスポートの両方からアクセスできるよ
うにした、データ処理装置を提供する。
【０００８】本発明は、別個のデータサイドと命令サイ
ドをもったハーバード型中央処理ユニットに、データア
クセスポートと命令アクセスポートの両者をもった共通
の第１レベルのメモリを設けることにより前記問題を処
理する。前記第１レベルのメモリに対する前記別個のデ
ータアクセスポートと命令アクセスポートはデータサイ
ドと命令アクセスサイドにおけるアクセス動作を並列に
継続することを可能にし、そのようなハーバード型シス
テムに関連する機能的利点を損じるものでない。共通の
構造として第１レベルのメモリを設けることは、命令サ
イドから「リテラル」への高速度アクセスを、高いレベ
ルの共通のメモリ構造に対する比較的低速度のアクセス
を必要とせずに行うことを可能にする。データと命令が
共通の第１レベルのメモリに格納されるので、データと
命令の間の統一性が保証される。命令がデータと同じ第
１レベルのメモリ内に設けられるので、区切り点の挿入
のようなデバッグの間の命令の変更が比較的容易に実行
できる。
【０００９】共通の第１レベルのメモリ構造はまた、全
格納容量の最良の使用を可能とし、プログラマが第１レ
ベルのメモリを簡単な形で命令とデータの間に分割し、
またこれを動的に変更することを可能にする。
【００１０】第１レベルのメモリとして２重ポート構造
または３以上のポートをもった構造の使用はこの分野に
おいて通常不利と考えられている。それは余分のアクセ
スポートは同じ全メモリ格納容量について集積回路上に
より大きな表面領域を使用することを意味するからであ
る。例えば従来装置は命令およびデータサイド用にそれ
ぞれ５キロバイトブロックの単一ポートメモリを２つ含
むのに対して、本発明の１実施例による装置は１０キロ
バイトの２重ポートメモリを１つ含む。１０キロバイト
の２重ポートメモリは５キロバイトの２つのブロックの
占有する領域より３０％大きな領域を占めるかもしれな
い。通常集積回路設計の分野において、そのような代償
は禁止的と考えられる。しかし本発明は、上に述べた構
成に関連した多数の利点がこの不利を充分に補うと考
え、従って本発明はこの分野における技術的先入観に相
反するものである。
【００１１】第１レベルのメモリは各種の異なる方法で
構成することができる。しかし本発明は、好ましくはデ
ータアドレス復号器と命令アドレス復号器を含む。この
復号器はキャッシュＴＡＧを格納するそれぞれの内容が
アドレス可能なメモリの形でも、大容量記憶装置と関連
する行、列アドレス復号器の型式のものでも、その他の
型式のもの、の何れでも良い。
【００１２】上述の多くの利点をもつ好ましい実施例の
１つにおいては、データサイドは読出／書込アクセスを
含み、一方命令サイドは読出アクセスのみを含む。デー
タサイドにおいては有用な処理の実行を可能とするため
に読出／書込アクセスが必要であり、一方命令サイドに
おいては読出アクセスに限定することによって命令サイ
ドの実現が簡易化し、重大な不利益を招くものでない。
これは特に、本発明の共通の第１レベルのメモリの場合
そうである。それは命令ワードへの書込アクセスが必要
であればデータサイドを介して比較的急速に得られるか
らである。
【００１３】第１レベルのメモリは中央処理ユニットに
最も近いメモリである。これは比較的低性能の応用にお
ける大型のＲＡＭ主記憶装置であっても良い。しかしな
がら、好ましい実施例においては第１レベルのメモリ
は、上位の主メモリが追加的に設けられたキャッシュメ
モリである。このような意味において、本発明は前述の
重要な利点を達成する２重ポートキャッシュと組み合わ
されたハーバード型中央処理ユニットを提供する。
【００１４】本発明の原理は好ましい実施例においてさ
らに、キャッシュメモリに対してライン充填（line fil
l）アクセスポートを設けることにより実現される。そ
のような実施例において、もしキャッシュミスが起こる
と、その結果によるライン充填動作はライン充填アクセ
スポートを介して行われ、他のアクセスポートを用いて
他の処理を継続することができる。この好ましい実施例
の利点は、処理の流れを止めることになったキャッシュ
ミスが如何に重大であったかに依存する。
【００１５】書込アクセスを与えるライン充填アクセス
ポートとデータアクセスポートをもった実施例において
は、好ましい実施例は、２つの異なるアクセスポートを
介して同じメモリ位置への書込を求める動作の同時実行
による競合の可能性がある。キャッシュ制御装置が、そ
のような同時に起こる競合する書き込み要求を検出し
て、両者の間を調整する、例えばライン充填をデータ書
込の前に完了させるように設けられる。
【００１６】２重ポートアクセスは、同じ処理サイクル
において同じメモリ位置に対して書込と読出が同時に起
こるときの競合の可能性をもつことが認められる。これ
は、処理サイクルの第１の部分における読出処理により
データを捕獲して少なくとも結果が予測できるように
し、メモリ格納位置のデータの変更はその後の処理サイ
クルの第２の部分において行われるように構成すること
により解決される。
【００１７】２重ポートの第１レベルのメモリは、好ま
しくは各メモリセルを各アクセスポートに関連する個々
のアクセス可能信号線および各ポートのワードバスに関
連する個々のビット線と関連するように設けることによ
り得られる。
【００１８】本発明の他の態様において、データ処理方
法は、（ｉ）中央処理ユニットをデータアクセスバス、
データワードバス、命令アドレスバスおよび命令ワード
バスを介して第１レベルのメモリに個々に結合して、デ
ータワードに対するアクセスが前記データアドレスバス
および前記データワードバスを介してなされ、命令ワー
ドに対するアクセスが前記命令アドレスバスおよび前記
命令ワードバスを介してなされるようにすること、の工
程を含み、（ii）前記第１レベルのメモリが前記データ
アドレスバスおよび前記データワードバスに連結された
データアクセスポートと、前記命令アドレスバスおよび
前記命令ワードバスに連結された命令アクセスポートを
もち、前記第１レベルのメモリ内のメモリ位置が前記デ
ータアクセスポートおよび前記命令アクセスポートの両
者を介してアクセスできるようにした、前記データ処理
方法。
【００１９】本発明の上記および他の目的、特徴、利点
は添付の図面を参照した図示の実施例の詳細な説明から
明らかになるであろう。
【００２０】
【好ましい実施例の詳細な説明】図１はハーバード型中
央処理ユニット４を含むデータ処理装置を示す。ハーバ
ード型中央処理ユニット４は例えばケンブリッジのアー
ム社（ARM Limited of Cambridge）により製造されるア
ーム9 （ＡＲＭ９）ＣＰＵコアである。ハーバード型中
央処理ユニット４はデータアドレスバスＤＡ，データワ
ードバスＤＷ，命令アドレスバスＩＡ，および命令ワー
ドバスＩＷをもつ。
【００２１】データアドレスバスＤＡはデータアドレス
信号をデータアドレス復号器６に通す。同様に、命令ア
ドレスバスＩＡは命令アドレスを命令アドレス復号器８
に通す。データアドレス復号器６と命令アドレス復号器
８は従来の行列型復号器又は内容アドレス可能なメモ
リ、また他の適当な型式のものである。データアクセス
復号器６と命令アドレス復号器８はそれぞれアドレス入
力を復号するように作動し、データサイドと命令サイド
によりそれぞれアクセスされるべき前記第１レベルのメ
モリ内のメモリセルの行１２、１４を選択する。
【００２２】データサイドはメモリセルの行１２に対す
る読出と書込アクセスを与える。命令サイドはメモリセ
ルの行１４に対する読出専用のアクセスを与える。デー
タサイドにおいては、回路ブロック１８はデータワード
を回復するべくビット線を読出す検知増幅器と、要求さ
れるメモリセルの行１２にデータを書込むためビット線
にデータワードを書込むビット線駆動器を備える（全て
のキャッシュライン充填はこのルートを介してなされ
る）。命令サイドにおいては、回路ブロック２０は第１
レベルのメモリを通るビット線上の信号を読出す検知増
幅器を備えることを必要とするのみである。
【００２３】ビット線の個々の組がデータサイド及び命
令サイドに第１レベルのメモリ１６を通して延びるよう
に設けられることに注意すべきである。これは図２を参
照して後で説明する。
【００２４】動作において、ハーバード型中央処理ユニ
ット４はデータサイド及び命令サイドに並列でアクセス
要求を発生するように作動する。アクセス要求はそれぞ
れのアドレス復号器でメモリセルの適当な行１２、１４
を選択するように復号される。個々のデータワードバス
ＤＷ及び命令ワードバスＩＷはそこでメモリセルのそれ
ぞれの行１２、１４にアクセスすることができる。
【００２５】メモリセルの所与の行は命令コードを格納
する。しかし、もしこれら命令コードを変更すること、
例えば１つまたは複数の命令ワードに代えて区切り点を
挿入することが望まれるなら、メモリセルの該当する行
１４がデータサイドを介してアクセスされ、格納された
命令ワードを早急に変更する。同様の方法で、もしデー
タサイドが「リテラル」データへのアクセスを要求する
なら、メモリの行に対する直接のアクセスがなされる。
【００２６】データサイドと命令サイドが共通のメモリ
アドレス空間を共有するときは、単一のメモリアドレス
は第１レベルのメモリ内の同じ物理的組のメモリセルに
対応し、命令サイドとデータサイドが異なる値を格納す
る可能性がないので、データサイドと命令サイドの間の
統一性が保証される。第１レベルのメモリ１６の記憶容
量はソフトウエアのプログラマーにより任意の望ましい
方法で命令ワードとデータワードの間で分割される。こ
れも動作間に動的に変化しても良い。データ処理動作が
命令コードを不注意に変更すべきでないことは重要であ
るが、ソフトウエアまたはメモリアクセス保護ハードウ
エアの注意深いデバッグにより処理しても良い。
【００２７】図２は反対方向のインバータ２４、２６を
含む１ビットのデータを記憶するメモリセル２２を示
す。命令ワードアクセスゲート２８、３０が記憶された
ビットの命令ビット線３２、３４への結合を命令読出し
エネーブル線３６上の命令読出しエネーブル信号に応じ
て制御する。同様の方法により、データワードアクセス
ゲート３８、４０は記憶されたビットのデータビット線
４２、４４への結合を、データアクセスエネーブル信号
線４６上のデータアクセスエネーブル信号の制御の下に
制御する。メモリセルは単一ポートメモリよりも多くの
要素と、大きな領域をもつ。
【００２８】図３はキャッシュメモリ５０の形の第１レ
ベルのメモリに結合されたハーバード型中央処理ユニッ
ト４８を示す。複数のＤＲＡＭバンクを含む主メモリ５
２の形の第２レベルのメモリはメモリ制御装置５４を介
して装置の残りの部分に結合される。
【００２９】キャッシュメモリ５０は２重ポートメモリ
でハーバード型中央処理ユニット４８のデータサイドお
よび命令サイドに対する並列のアクセスを与える。もし
キャッシュミスが起こると信号Ｍがそれをキャッシュ制
御装置５６に示す。これに応じてキャッシュ制御装置５
６はメモリ制御装置５４に対するライン充填信号Ｆを用
いてライン充填動作を始める。単一の主メモリデータバ
スＭＤと主メモリアドレスバスＭＡがメモリ制御装置５
４と主メモリ５２の間に設けられる。メモリ制御装置５
４はまたデータアドレスバスＤＡと命令アドレスバスＩ
Ａに結合される。従って、ミスが起きて、ライン充填動
作が要求されるとき、メモリ制御装置５４はアドレスさ
れたデータワードまたは命令ワードを主メモリ５２から
要求する。これらのライン充填データワードが主メモリ
５２から戻されたとき、それらは並列にハーバード型中
央処理ユニット４８とキャッシュメモリ５０に命令ワー
ドバスＩＷまたはデータワードバスＤＷを介して流され
る。命令ミスに起因するキャッシュライン充填動作はデ
ータワードバスを介してキャッシュメモリ５０に書込ま
れる。
【００３０】図４はハーバード型中央処理ユニット５８
に４つのポートをもったキャッシュメモリ６０が設けら
れた別の実施例を示す。キャッシュメモリ６０に対する
４つのポートはそれぞれデータ読出アクセス、データ書
込アクセス、命令読出アクセス及びライン充填アクセス
を与える。ワードＷバスが各ポートに設けられ、データ
アドレスバスＤＡがデータサイドに設けられ、多重アド
レスバスが命令サイドに設けられる。
【００３１】２つの書込ポート、すなわちデータワード
書込ポートとライン充填書込ポートが設けられるので、
キャッシュ制御装置６２がキャッシュメモリ６０への２
つの潜在的書込源の間を調整する。同じメモリ位置への
２つの書込は優先順位が一般にライン充填書込よりもデ
ータ書込に与えられるように順序付けられる。もし、キ
ャッシュ制御装置６２がキャッシュライン充填を必要と
することを検出したなら、命令読出しアドレスＩＲＡよ
りはむしろキャッシュメモリに対するキャッシュライン
アドレスＣＬＡを多重化する。
【００３２】本発明の図示された実施例について添付の
図面を参照して詳細に説明したが、本発明はこれら実施
例に限定されるものでなく、添付の請求項により画定さ
れる本発明の範囲、および精神から逸脱することなく各
種の変形が可能であることが理解されるべきである。
【図面の簡単な説明】
【図１】２重ポート第１のレベルのメモリに結合された
ハーバード型ＣＰＵを示す図面。
【図２】２重ポートメモリ内のメモリセルを示す図面。
【図３】第１のレベルのメモリとしてキャッシュメモリ
に結合されたハーバード型ＣＰＵをもち、高いオーダの
メモリとして関連する主メモリをもったシステムを示す
図面。
【図４】データ読出ポート、データ書込ポート、命令読
出ポート、及びライン充填書込ポートとなる４ポートの
キャッシュメモリをもつように変形された図１の実施例
を示す図面。
【符号の説明】
６ データアドレス復号器 ８ 命令アドレス復号器 １２、１４ メモリセル １８、２０ 回路ブロック ２４、２６ インバータ ２８、３０ 命令ワードアクセスゲート ３８、４０ データワードアクセスゲート

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 （ｉ）別個に設けられたデータアドレス
    バス、データワードバス、命令アドレスバス、及び命令
    ワードバスをもった中央処理ユニットと； （ii）データワードに対するアクセスが前記データアド
    レスバスと前記データワードバスを介して行われ、命令
    ワードに対するアクセスが前記命令アドレスバスと前記
    命令ワードバスを介して行われるように前記中央処理ユ
    ニットに結合された第１レベルのメモリと；を備え、 （iii）前記第１レベルのメモリが前記データアドレス
    バスと前記データワードバスに連結されたデータアクセ
    スポートと前記命令アドレスバスと前記命令ワードバス
    に連結された命令アクセスポートをもち、前記第１レベ
    ルのメモリ内のメモリ位置が前記データアクセスポート
    と前記命令アクセスポートの両者を介してアクセスでき
    るようになったデータ処理装置。
  2. 【請求項２】 前記第１レベルのメモリが前記データア
    ドレスバス上のデータアドレスに応答して前記第１レベ
    ルのメモリ内のアクセスされるべきメモリ位置を選択す
    るデータアドレス復号器を含む、請求項１に記載のデー
    タ処理装置。
  3. 【請求項３】 前記第１レベルのメモリが前記命令アド
    レスバス上の命令アドレスに応答して前記第１レベルの
    メモリ内のアクセスされるべきメモリ位置を選択する命
    令アドレス復号器を含む、請求項１に記載のデータ処理
    装置。
  4. 【請求項４】 前記データワードバスがデータワード読
    取／書込バスである、請求項１に記載のデータ処理装
    置。
  5. 【請求項５】 前記命令ワードバスが命令ワード読取バ
    スである、請求項１に記載のデータ処理装置。
  6. 【請求項６】 前記第１レベルのメモリがキャッシュメ
    モリである、請求項１に記載のデータ処理装置。
  7. 【請求項７】 前記キャッシュメモリに結合され、前記
    キャッシュメモリに取り込まれるべきデータワードと命
    令ワードを格納する主メモリを更に含む、請求項６に記
    載のデータ処理装置。
  8. 【請求項８】 前記キャッシュメモリが２重ポートキャ
    ッシュメモリである、請求項６に記載のデータ処理装
    置。
  9. 【請求項９】 前記キャッシュメモリが前記主メモリに
    結合されたライン充填アクセスポートを含み、前記キャ
    ッシュメモリにキャッシュミスが起きたとき前記主メモ
    リからキャッシュライン充填動作が起動され、該キャッ
    シュライン充填動作が前記ライン充填アクセスポートを
    用いて実行される、請求項７に記載のデータ処理装置。
  10. 【請求項１０】 キャッシュ制御装置が、共通の処理サ
    イクルにおける共通のメモリ位置への前記データアクセ
    スポートを介した書込と、前記ライン充填アクセスポー
    トを介した書込との間の調整をするように作動する、請
    求項９に記載のデータ処理装置。
  11. 【請求項１１】 読出ワードを得るため前記第１レベル
    のメモリのメモリ位置の読出動作が処理サイクルの第１
    の部分において前記読出ワードを取り込み、書込ワード
    を書込むための前記メモリ位置への書込動作が前記処理
    サイクルの第１の部分に続く第２の部分において前記メ
    モリ位置に上書きする、請求項１に記載のデータ処理装
    置。
  12. 【請求項１２】 前記第１レベルのメモリ内のメモリ位
    置がデータワードアクセス可能ラインと命令ワードアク
    セス可能ラインに結合され、もし前記データアドレスが
    前記メモリ格納位置に一致しておれば、前記データワー
    ドアクセス可能ライン上の一致信号が前記メモリ格納位
    置と前記データワードバスとの接続を起動し、もし前記
    命令アドレスが前記メモリ格納位置に一致しておれば、
    前記命令ワードアクセス可能ライン上の一致信号が前記
    メモリ格納位置と前記命令ワードバスとの接続を起動す
    る、請求項１に記載のデータ処理装置。
  13. 【請求項１３】 前記第１レベルのメモリがデータアド
    レス読出バスとデータワード読出バスに結合されたデー
    タ読出アクセスポートと、データアドレス書込バスとデ
    ータワード書込バスに結合されたデータ書込アクセスポ
    ートと、を含む請求項１に記載のデータ処理装置。
  14. 【請求項１４】 前記データ処理装置が集積回路として
    形成されている請求項１に記載のデータ処理装置。
  15. 【請求項１５】 （ｉ）中央処理ユニットに第１レベル
    のメモリをデータアドレスバス、データワードバス、命
    令アドレスバス、および命令ワードバスを介してそれぞ
    れ別個に結合し、データワードに対するアクセスが前記
    データアドレスバスと前記データワードバスを介してな
    され、命令ワードに対するアクセスが前記命令アドレス
    バスと前記命令ワードバスを介してなされるようにする
    こと；の工程を含むデータ処理方法にして、 （ii）前記第１レベルのメモリが前記データアドレスバ
    スと前記データワードバスに連結されたデータアクセス
    ポートと、前記命令アドレスバスと前記命令ワードバス
    に連結された命令アクセスポートとをもち、前記第１レ
    ベルのメモリ内のメモリ位置が前記データアクセスポー
    トと前記命令アクセスポートの両者を介してアクセスで
    きるようになっている、前記データ処理方法。
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