JPH02207368A - マルチプロセッサシステムのシステム制御ユニットをシステム主メモリとインターフェイスする方法及び手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本出願は、同時に提出された次の米国特許出願に別に記
載されたコンピュータシステムのある様相を開示してい
る。

Ｅｖａｎｓ　ｅｔ　ａｌ、、　ＡＮ　ＩＮＴＥＲＦＡＣ
Ｅ　ＢＥＴＷＥＥＮ　Ａ　ＳＹＳＴＩＥＭＣＯＮＴＲＯ
Ｌ　ＵＮＩＴ　ＡＮＤ　Ａ　ＳＹＳＴＥＭ　ＰＲＯＣＥ
ＳＳＩＮＧ　ＵＮＩＴ　ＯＦＡ　ＤＩＧＩＴＡＬ　ＣＯ
ＭＰＵＴＥＲ：　Ａｒｎｏｌｄ　ｅｔ　ａｌ、、　ＭＥ
ＴＨＯＤＡＮＤ　　ＡＰＰＡＲＡＴＵＳ　　ＦＯＲｌＮ
Ｔｌ’ＲＦＡＣＩＮＧ　　Ａ　　５ＹＳＴＩ！Ｍ　　Ｃ
０ＮＴ−ＲＯＬ　ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩＰＲ
ＯＣＥＳＳＯＲＳＹＳＴＥＭ阿ＩＴＨＴＨＥＣＥＮＴＲ
ＡＬ　ＰＲＯＣｆ！５ＳＩＮＧ　ＵＮＩＴＳ；　Ｄ、　
Ｆｉｔｅ　ｅｔ　ａｌ、。

ＭＥＴＨＯＤ　　ＡＮＤ　　ＡＰＰＡＲＡＴＵＳ　　Ｆ
ＯＲＲＥＳＯＬＶＩＮＧ　　Ａ　　ＶＡＲＩＡＢＬＥＮ
ｔｌＭＢＥＲＯＦ　ＰＯＴＥＮＴＩＡＬ　ＭＥＭＯＲＹ
　ＡＣＣＥＳＳ　Ｃ０ＮＦＬＩＣＴＳＩＮ　Ａ　ＰＩＰ
ＥＬＩＮＥＤ　ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ；　Ｄ、
　Ｆｉｔｅ　ｅｔａｌ、、　ＤＥＣＯＤＩＮＧ　ＭＵＬ
ＴＩＰＬＥ　５ＰＨＣＩＦＩｔ！ＲＳ　ＩＮ　Ａ　ＶＡ
ＲＩ＾−ＢＬＥ　ＬＥＮＧＴＨｌＮ５ＴＲＵＣＴＩＯＮ
　ＡＲＣＨＩＴＥＣＴＵＲＥ；　Ｄ、　Ｆｉｔｅｅｔ　
ａｌ、、　ＶＩＲＴＵＡＬ　ｌＮ５ＴＲＵＣＴＩＯＮ　
ＣＡＣＨＥ　ＲＥＦＩＬＬＡＬＧＯＲＩＴＨＭ；　Ｈｅ
ｒｍａｎ　ｅｔ　ａｌ、、　ＰＩＰＥＬＩＮＥ　ＰＲＯ
ＣＥＳＳＩＮＧＯＦ　ＲＥＧＩＳＴＥＲＡＮＤ　ＲＥＧ
ＩＳＴＥＲＭＯＤＩＦＹＩＮＧ　５ＰＥＣＩＰＩＥＲ５
ＷＩＴＨＩＮ　ＴｔｌＥ　ＳＡＭＥ　ｌＮ５ＴＲＵＣＴ
ＩＯＮ；　Ｍｕｒｒａｙ　ｅｔ　ａｌ、。

ＭＵＬＴＩＰＬＥ　　ｌＮ５ＴＲＵＣＴ夏ＯＮ　　ＰＲ
ＥＰＲＯＣＩ！５ＳＩＮＧ　　ＳＹＳＴＥＭ　　ＷＩＴ
Ｉ（ＤＡＴＡ　ＤＥＰＥＮＤＥＮＣＹ　ＲＥＳＯＬＵＴ
ＩＯＮ　ＦＯＲＤＩＧＩＴＡＬ　ＣＯＭ−ＰＵＴＥＲ５
：　Ｄ、　　Ｆｉｔｅ　ｅｔ　ａｌ、、　　ＰＲＥＰＲ
ＯＣＥＳＳＩＮＧ　ＩＭＰＬＩＥＤＳＰＩＩＩＣＩＦＩ
ＣＡＴＩＯＮ　ＩＮ　Ａ　ＰＩＰＥＬＩＮＥＤ　ＰＲＯ
ＣＥＳＳＯＲ，Ｄ。

Ｆｉｔｅ　　ｅｔ　　ａｌ、、　　ＢＲＡＮＣＨＰＲＢ
ＤＩＣＴＩＯＮ；　　Ｆｏｓｓｕｍ　　ｅｔ　　ａｌ、
。

ＰＩＰＥＬＩＮＥＤ　ＦＬＯＡＴＩＮＧ　ＰＯＩＮＴ　
ＡＤＤＥＲＦＯＲＤＩＴＩＧＡＬＣＯＭＰＵＴＥＲ；　
Ｇｒｕｎｄｍａｎｎ　ｅｔ　ａｌ、、　　５ＥＬＦ　Ｔ
ＩＭＥＤ　ＲＥＧＩＳ−Ｔｔ！ＲＦＩＬＥＨＢｅａｖｅ
ｎ　　ｅｔ　　ａｌ、、　　ＭＥＴＨＯＤ　　ＡＮＤ　
　ＡＰＰＡＲＡＴＵＳＦＯＲＤＥＴＥＣＴＩＮＧ　ＡＮ
Ｄ　Ｃ０ＲＲＥＣＴＩＮＧ　ＥＲＲＯＲ５ＩＮ　ＰＩＰ
ＥＬＩＮＨＤ　ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ；　Ｆｌ
ｙｎｎ　ｅｔ　ａｌ、、　　ＭＥＴＨＯＤＡＮＤ　　Ｍ
Ｅ！ＡＮＳ　　ＦＯＲＡＲＢＩＴＲＡＴＩＮＧ　　ＣＯ
ＭＭＵＮＩＣＡＴＩＯＮ　　ＲＥ−ロＵＥＳＴＳ　　Ｕ
ＳＩＮＧ　　Ａ　　ＳＹＳＴＥＭ　　Ｃ０ＮＴＲ０Ｌ　
　ＵＮＩＴ　　ＩＮ　　ＡＭＵＬＴＩ−ＰＲＯＣＥＳＳ
ＯＲＳＹＳＴＥＭ；　　Ｅ、Ｐｉｔｅ　ｅｔ　ａｌ、。

Ｃ０ＮＴＲ０Ｌ　ＯＦ　ＭＵＬＴＩＰＬＥ　ＦＵＮＣＴ
ＩＯＮ　ＵＮＩＴＳ　ＷＩＴＨＰＡＲＡＬ−ＬＥＬ　０
ＰＥＲＡＴＩＯＮ　　ＩＮ　Ａ　ＭＩＣＲＯＣＯＤＨＤ
　ＥＸＥＣＵＴＩＯＮ　ＵＮＩＴ。

Ｗｅｂｂ、　　Ｊｒ、　ｅｔ　ａｌ、、　　ＰＲＯＣＥ
ＳＳＩＮＧ　ＯＦ　ＭＢＭＯＲＹ　ＡＣＣＥＳＳＥχＣ
ｆ！ＰＴＩＯＮＳ　ＷＩＴＨＰＲＥ−ＦＨＴＣＨＩ！Ｄ
　　ｌＮ５ＴＲＵＣＴＩＯＮＳＷＩＴＨＩＮ　ＴＨＥ　
ｌＮ５ＴＲＵＣＴＩＯＮ　ＰＩＰＥＬＩＮＥ　ＯＦ　Ａ
　ＶＩＲＴＵＡＬ肝ＭＯＲＹ　５ＹＳＴＩＩ！Ｍ−ＢＡ
ＳＥＤ　ＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ；　Ｈｅｔ
ｈｅｒｉｎｇｔｏｎ　　ａｔ　　ａｌ、、　　ＭＥＴ！
１００　　ＡＮＤ　　ＡＰＰＲＡＴＵＳ　　ＦＯＲＣＯ
ＮＴＲＯＬＬＩＮＧ　ＴＨＥ　Ｃ０ＮＶＩＩ！Ｒ５ｌ０
Ｎ　ＯＦ　ＶＩＲＴＩＩＡＬ　ＴＯＰＨＹＳＩＣＡＬ肝
ＭＯＲＹ　ＡＤＤＲＥＳＳＥＳ　ＩＮ　Ａ　ＤＩＧＩＴ
ＡＬ　ＣＯＭ−ＰＩＪＴＥＲＳＹＳＴＥＭ；　Ｈｅｔｈ
ｅｒｉｎｇｔｏｎ　ｅｔ　ａｌ、、　　ＷＲＩＴＥ　Ｂ
ＡＣにＢＵＰＦＥＲＷＩＴＨ’ｔ！ＲＲＯＲＣ０ＲＲＥ
ＣＴＩＮＧ　ＣＡＰＡＶＩＬＩＴＩＥＳ；Ｆｌｙｎｎ　
ｅｔ　ａｌ、、　ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　
ＰＯＲＡＲＢＩＴＲ，ＡＴ−ＩＮＧ　ＣＯＭＭＵＮＩＣ
ＡＴＩＯＮ　ＲＥＱＵＥＳＴＳ　ＩＪＳＩＮＧ　Ａ　Ｓ
ＹＳＴＥＭＣＯＮＴＲＯＬ　　ＵＮＩＴ　　ＩＮ　　Ａ
　　ＭｔｌＬＴＩ−ＰＲＯＣＩＩ！５ＳＩＮＧ　　ＳＹ
ＳＴＥＭ。

Ｃｈｉｎｎａｓｗａｙ　ｅｔ　＝ｔ、、　ＭＯＤＵＬＡ
ＲＣＲＯＳＳＢＡＲＩＮＴＥＲ−ＣＯＮＮＥＣＴＩＯＮ
　　ＮＥＴＷＯＲＫ　　ＰＯＲＤＡＴＡ　　ＴＲＡＮＳ
ＡＣＴＩＯＮＳＢＥＴ讐ＨＥＮ　ＳＹＳＴＥＭ　ＵＮＩ
ＴＳ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ５Ｙ
ＳＴＥＭ；　Ｐｏ１ｚｉｎ　ｅｔ　ａｌ、、　ＭＥＴＨ
ＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳＦＯＲＩＮＴＥＲＦ
ＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮ
ＩＴ　ＦＯＲＡＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳ
ＴＥＭ　ＷＩＴＨＩＮＰＵＴｌｏＵＴＰＵＴＵＮＩＴＳ
；　Ｇａｇｌｉａｒｄｏ　ｅｔ　ａｌ、、　　ＭＥＭＯ
ＲＹ　Ｃ０ＮＦＩＧＵＲＡ−ＴＩＯＮ　ＦＯＲＵＳＩＥ
　ＷＩＴＨＭＥＡＮＳ　ＦＯＲＩＮＴＨＲＦＡＣＩＮＧ
　ＡＳＹＳＴＩＩ！Ｍ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　Ｆ
ＯＲＡ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ３ＹＳＴＥＭ
　ＷＩＴＨＴＨＥ　ＳＹＳＴＥＭ　ＭＡＩＮ　ＭＥＭＯ
ＲＹ；　　ａｎｄＧａｇｌｉａｒｄｏ　　ｅｔ　　ａｌ
、、　　ＭＥ！ＴＨＯＤ　　ＡＮＤ　　ＭＥＡＮＳ　　
ＦＯＲＥＲＲＯＲＣＨＥＣＫＩＮＧ　ＯＦ　ＤＲＡＭ−
ＣＯＮＴＲＯＬ　５ＩＧＮＡＬＳ　ＢＥＴＷＥＥＮＳＹ
ＳＴＥＭ　　ＭＯＤＵＬＥＳ。

本発明は、マルチプロセッサコンピュータシステムに関
するものである。特に、本発明は、並列型の複数のプロ
セッサを演算するために使用されるシステム制御ユニッ
トと、複数のプロセッサの各々とシステムメモリを有す
る種々のモジュールとの間の有効な相互作用に対するマ
ルチ・プロセスシステムメモリとの間に設けられるイン
ターフェースに関するものである。

種々のスーパーコンピュータが現在利用されているが、
それらは高性能コンピュータ要求を満足している。１秒
間毎に１００〜１２５ミリオン浮動点（Ｍｅｇａ　−Ｐ
ＬＯＰＳ）演算を超える演算速度を与えるような高性能
は、通信、禁止的な価格、及び使用者の友好と有利な相
互作用の能力との犠牲において達成される。性能範囲の
低い終端においては、複雑な計算の必要を余り満足しな
い多数のコンピュータシステムが現在存在している。し
かしながら、これらのシステムは、入力／出力（Ｉ　１
０）能力についてもメモリ能力についても著しく制限さ
れる。

Ｄｉｇｉｔａｌ　Ｅｑｕｉｐｍｅｎｔ　Ｃｏｒｐｏｒａ
ｔｉｏｎ、　Ｍａｙｎａｒｄ。

Ｍａｓｓａｃｈｕｓｅｔｔｓ　０１７５４からのＶＡＸ
ブランドのコンピュータは、性能範囲の中間範囲に合う
計算要求を目的としたもので、このコンピュータは、プ
ログラム化の容易さ、適合性、良好な価格／性能比、お
よび高い信顛性のために著しく成功している。しかしな
がら、好評なＶＡＸ特性をさらに延長して、スーパーコ
ンピュータの伝統的な欠点、すなわち禁止的な価格、お
よび使用者の友好および相互作用の欠如のような不都合
を蒙らずに、著しく大きいメモリおよび入力／出力能力
を組合せた性能の良いコンピュータにするという要求が
ある。

高性能コンピュータは、適当な問題の分解を通して定め
られた仕事を行うように複数のプロセッサが使用されて
いるシステムレベルにおけるマルチ・プロセスの概念に
基づいている。そのようなマルチ・プロセスは、パイプ
ライニングの過程において補足されており、与えられた
コンピュータの指令が少さくて余り複雑でない操作に分
解され、特別な目的に対して最適な幾つかの定められた
関数ユニットによりパイプラインのようなやり方で実行
される。そのようなシステムにおいては、多数のＩ１０
母線が使用されて、多量の格納と、他の装置とへの並列
通路を作り、高速度および延長された接続性および余剰
性を達成するようにしている。

ＶＡＸ型構造および関連するシステム特性および指令セ
ットを高性能コンピュータシステムに延長するときに、
システム制御ユニ７）（ＳＣＵ）を使用して、主システ
ムメモリ、Ｉ１０装置およびコンピュートシステムの他
の成分と共にマルチプロセッシングシステムを有する複
数の中央プロセッサユニン）　（ＣＰＵ）の並列動作を
整合させるようにしてもよい。この型のシステムにおい
ては、システム成分の各々は、ＳＣＵ内に入れられてい
るが、このＳＣＵはすべてのポートを通常のシステム母
線と似たやり方で一緒に連接している。

だの機能の中で、ＳＣＵはすべてのシステム成分を能動
的のままにするが、延長の連通および有効性照合の使用
により内部ユニットの衝突を回避している。

他に関係なくメモリを呼出すシステムユニット、特にＣ
ＰＵの各々の能力は、有効な並列の、パイプライン化さ
れた動作を行うことについての限界であり、ＳＣＵの主
機能の１つは、システムユニットが最も有効に並列に進
行する；ようなやり方でメモリ呼出しを支配することで
ある。この動作の重要な様相は、システムの主メモリを
有する種々のモジュールへのシステムＣＰＵの各々に対
する並列の呼出しを調整する有効なＳＣＵ／主メモリイ
ンターフェースを与えることである。

マルチプロセスシステムにおけるシステムＭｉｌｌユニ
ット（ＳＣＵ）と、システム主メモリとの間の有効なイ
ンターフェースは、ｓｃＵと主メモリとの間のすべての
連通が行われるアレー制御ユニット（ＡＣＵ）と、１組
のメモリモジュールを有して、主メモリの部分を形成す
る主メモリュニッ）　（ＭＭＵ）とを含んティる。ＡＣ
Ｕは、ＳＣＵプレーナモジュール上に置かれ、ＳＣＵに
よりメモリモジュールへのすべての呼出しを制御する。

ＡＣＵ論理回路は、ＳＣＵ論理回路部分に対してインタ
ーフェースとなっていて、ＳＣＵ論理回路部分は、複数
のプロセッサユニット（ＣＰＵ）と、Ｉ１０ユニットと
、メモリユニットとを一緒に連接している。

Ａ　ＣＵ　！ｔ、ＳＣＵの適当な論理部分からのメモリ
命令を受け、与えられた命令の有効性を判定するように
命令を処理し、呼出されるべきメモリのセグメントへ同
期させられた間隔で有効な命令をリレーし、メモリ命令
により要求されるように、適当な方向において、データ
の伝達を制御することにより、インターフェース演算を
与える。

ＡＣＵは、ＳＣＵから、主メモリを有する種々の呼出し
可能なセグメントへ、またその反対の所望のデータの伝
達を調整する手段としての役目をする０本発明の特徴に
よれば、主メモリにおける呼出されたセグメントへ、ま
たセグメントからのすべてのデータ伝達は、ＡＣＵを通
して、進行して行われる。５ＣＵ−ＡＣＵインターフェ
ースは、メモリセグメントの時期を得た呼出しと、ＡＣ
Ｕへ、またＡＣＵから通過する命令信号の制御の下に二
方向データ伝達とを可能にすることにより、システムプ
ロセッサおよび他のユニットからのメモリ命令を、ＳＣ
Ｕが有効に処理できるようにする。

本発明の好ましい実施形態によれば、ＡＣＵは、データ
通路、呼出し通路およびメモリモジュールに含まれた動
的ＲＡＭ　（ＤＲＡＭ）に対する制御信号を作るように
ゲートの列を有する主メモリ制御モジュール（ＭＭＣ）
を使用している。実際のデータ伝達は、２つのメモリデ
ータ通路（ＭＤＰ）モジュールの動作により調整される
。ＡＣＵはまた、主メモリ内に配置されたＤＲＡＭの演
算のため、および自己試験動作のための制御器を含むゲ
ート列を有するメモリ制御Ｄ　ＲＡ　Ｍ　ＩＩＪ御器（
ＭＣＤ）を含んでいる。ＳＣＵと、システムメモリとの
間のインターフェース作用は、ＡＣＵとＭＣＵとを有す
るサブ・システムにより、実際の連通リンクと、ＡＣＵ
により与えられるメモリモジュールのための制御部とを
設けられる。ＡＣＵの論理部分は、二方向データ通路機
能を与えるＭＤＰの対と、データ通路およびメモリモジ
ュールに対する制御を与えるＭＭＣおよびＭＣＤとを有
するＳＣＵモジュールに配置されている。

本発明の他の目的および利点は、以下の説明と図面とを
参照すれば明らかであろう。

本発明は、種々の変形および代案の形状にし得るが、そ
の特別な実施形態は図面の例示により示され、また詳細
に記載されている。しかしながら、それは本発明をここ
に開示された特殊な形状に限定しようとするものでなく
、その反対に、クレームに定めれられたような本発明の
精神と範囲に入るすべての変形、同等および代案の形態
にわたるものと考えるべきである。

第１図について見ると、マルチプロセスシステム１０の
簡単なブロック図が示されており、これは複数の中央プ
ロセスユニット（ＣＰＵ）１２を使用し、ＣＰＵがシス
テムに対する共通の主メモリ１２を分担できるようにす
ることによりシステムＣＰＵの同時の、すなわち並列動
作を可能にするように形作られている。主メモリ１６自
身は、複数のメモリモジュールまたはユニット１６Ａお
よび１６Ｂを有している。システム制御ユニット５ＣＵ
１４は、ＣＰＵ１２を、主メモリ１６と、入力出力（Ｉ
／Ｏ）制御器１８とに連接しており、制御器は、プロセ
スシステムを金膜的に、特にＣＰＵを、適当なＩ１０イ
ンターフェース２０と、システムに対する関連したＩ１
０ユニット２ＯＡとを通って外界に連通している。５Ｃ
Ｕ１４も、種々のシステムモジュールを、サビスプロセ
ッサ／コンソールユニット（ＳＰＵ）２２に連接してい
るが、このＳＰＵは情勢判定およびプロセスシステムの
全般の動作の制御を含む伝統的なコンソール機能を果し
ている。特に、５ＣＵ１４は、５ＰＵ２２に、複数のＣ
ＰＵ１２と流通するための手段を与え、またＣＰＵにお
けるすべての格納素子への呼出しを与える。

５ＣＵ１４および主メモリ１２に入れられたすべてのシ
ステムユニットの間、特に各ＣＰＵ１２と主メモリ１６
との間の有効な連通は、プロセスシステムの有効な並列
演算を保証するために決定的である。本発明によれば、
この決定的演算は、５ＣＵＩ　４と主メモリ１Ｇとを連
接する専門的なインターフェース手段３０により゛与え
られる。インターフェース３０は、５ＣＵ１４に、ＳＣ
Ｕに入れられたＣＰＵ１２またはＩ１０ユニット２０Ａ
の各々から受けたメモリ相互作用命令または信号に応じ
る主メモリ１６を有する種々のモジュールをインターフ
ェースまたは制御する手段を与える。

以下にさらに詳細に述べられる本発明のインターフェー
ス手段３０は、特別なＣＰＵ構造にも限定されないが、
各ＣＰＵ１２は、メモリ、Ｉｌｏおよび他のＣＰＵユニ
ットにＣＰＵインターフェースを与えるメモリモジュー
ル２４を含むものであることを注意する。特に、メモリ
モジュールは、メモリ資料を受取るため、通常は、資料
を実際に呼出しに翻訳し、５ＣＵ１４とインターフェー
ス手段３０とを通る主メモリの中、または貯蔵所内のメ
モリデータを呼出すことを開始するための手段としての
役目をする。各ＣＰＵＩ　２も、指示を取って来て、演
算コード（ｏｐ−ｃａｒｄ）およびスベシファイヤをデ
コードし、被演算子を持って来て、システムプログラム
カウンタを新しくするための指示モジュール２６を含ん
でいる。さらに、各ＣＰＵは、デコードされた指示と、
他のＣＰＵモジュールにより与えられた、持って来られ
た被演算子とに対する実行段階としての役目をする実行
モジュール２８を持っている。

第２図について見ると、５ＣＵ１４を本発明のシステム
による主メモリ１６に連接する専門的インターフェース
手段３０の好ましい実施形態が示されている。インター
フェース手段３０は、ＳＣＵから命令信号とデータ伝達
要求とを受けるアレー制御ユニット（ＡＣＵ）３４と、
５ＣＵ１４がインターフェースされている主メモリ１６
の格納区間として作用する主メモリユニット（ＭＭＵ）
３６とを有するメモリサブ・システム３２の形で与えら
れる。ＡＣＵ３４は、インターフェース作用を与えるす
べての制御論理回路を含み、ＳＣＵＣＰモジュールの上
に配置されることが好ましい。

主メモリ１６への５ＣＵ１４のインターフェースは、（
ｉ）ＡＣＵ３４と、５ＣＵ１４とＡＣＵＩ３４との間の
リンク（集合的に３０Ａとして示されている）と、（ｉ
ｉ）ＡＣＵ３４と主メモリ１６のＭＣＵ３６との間のリ
ンク（集合的に３０Ｂとして示されている）とを有する
２区分インターフェースを通るＡＣＵ３４により与えら
れる。次の記載は、ＡＣＵと、ＳＣＵとのそのリンクと
、主メモリにおける記憶モジュールへ、およびこのモジ
ュールからのメモリ指令、および関連するデータ、およ
び呼出しデータの伝達が達成される手段をＳＣＵに与え
る演算とについてしぼられている。ＡＣＵ３４の有効な
インターフェース作用を使用するのに特に適合させられ
ているＭＣＵ３６に対するメモリ形状も与えられるであ
ろう。

５ＣＵ１４は、母線のない、帯幅の大きい、ブロックに
配位された形状を持つ主メモリにインターフェースされ
るのが好ましい。メモリへ、またはメモリからのすべて
のＣＰＵ呼出しは、選ばれた数のバイト（典型的には６
４バイト）を有するブロック増加におけるＡＣＵ３４に
より行われる。

主メモリ中のデータ格納は、１Ｍビットを使用する格納
の６４メガビツト（Ｍビット）をそれぞれが与える、延
長された６倍寸法のモジュールを使用することにより与
えられる。４つのそのようなメモリモジュールは一緒に
集められて、単一ＭＭ０３６を作り、主メモリ１６は少
なくともそのようなＭＭＵを含んでいる。

ＡＣＵ３４は、インターフェースと、ＭＭＵ３６内に含
まれたメモリモジュール対する制御部とを与え、またメ
モリからの読み、メモリへの書込み等のように要求され
る特別なメモリ演算を表示する、５ＣＵ１４から制御線
３８を越える命令／状態／指摘信号を受取るための手段
を含んでいる。

この信号は、ＡＣＵから戻る命令を受けるために指定さ
れたＳＣＵの論理部分の中のバッファの状態をも示して
いる。

メモリ演算に対するすべての予備実行デコードは５ＣＵ
１４により行われ、相当するメモリ呼出しはＳＣＵ内の
呼出しバッファ内に記憶されることに注意すべきである
。特に、ＳＣＵは、要求システムユニット（ＣＰＵまた
Ｉ１０ユニットのようなもの）からのメモリ呼出しを受
け、命令デコードし、実際の呼出しを物理的呼出しに翻
訳してＭＭＵセグメント内のバイト呼出しに対応させ、
実行される矛盾のないメモリを確認して優先させ、デー
タをメモリへ、またメモリから伝達することによりメモ
リ演算の実行を開示するための命令信号を発生する。

本発明の重要な様相に従って、インターフェース作用を
与えるＡＣＵの演算は、予備実行優先およびデコードが
ＳＣＵにより達成されるやり方とは関係がない。システ
ムユニットにより要求されるメモリ呼出し演算に関連し
ている行／列呼出しが、ＳＣＵの制御論理区間内の分離
した呼出しレジスタに格納されることを必要とするだけ
である。

そのときＳＣＵは、ＡＣＵに、特別なメモリ演算の目的
である特別なメモリポートまたはセグメントを示す情報
をリレーすることだけが必要である。

関連する行／列呼出しは、行／列呼出し源として使用さ
れるべき特別なＳＣＵ呼出しレジスタを確認するＡＣＵ
からの信号または指摘フィールドに基づいて、ＳＣＵか
らＭＭＵに直接にリレーされる。このようにして、呼出
されているメモリセグメントの利用に同期してメモリ呼
出しの伝達を調整することが可能となる。さらに、メモ
リ演算の実行により得られるデータは、ＳＣＵへのメモ
リ命令に基づいて、ＳＣＵ内の呼出しレジスタの１つに
直接に関連させることができる。メモリからＳＣＵへの
戻り呼出しのリレーに対する要求は無くされる。

上記のことを達成するために、直接呼出し通路４２が、
５ＣＵ１４と対応するＭＭＵ３６との間に設けられて、
メモリ命令により呼出されているメモリの特別なセグメ
ントを指名する行／列呼出しは、ＡＣＵ３４の制御の下
に５ＣＵ１４から対応するＭＭＵ３６へ直接に伝達され
ることができる。線３８上のＳＣＵからリレーされる命
令信号は、ＭＭＵ３６における呼出されたメモリセグメ
ント内の所望の行または列を参照とする格納された呼出
しの指名されたものを、ＳＣＵから、直接伝達すること
を開始するための基としてＡＣＵにより使用される指摘
を含んでいる。ＡＣＵは、命令／状態信号線３８を越え
てメモリ命令を同伴する指摘を受け、若し、命令により
参照とされている特別なメモリセグメントが呼出される
のに利用されるならば、指摘をリレーして戻す。

特に、実行されるようにＳＣＵにより優先させられるメ
モリ呼出し要求は、ＳＣＵに設けられた呼出しレジスタ
内に格納される。与えられた時に実行されるためＳＣＵ
により選択される特別なメモリ命令の実行は、ＳＣＵ呼
出しレジスタ内の対応するメモリ呼出しの位置を確認す
る指摘と共にＡＣＵへの負荷命令を伝達することにより
開始される。ＡＣＵは続いて、指摘と、呼出されるべき
メモリセグメント／バンクの指名を含む関連したメモリ
命令情報とを受ける。若し、ＡＣＵが、ＭＭＵへのその
リンクにより、所望のメモリセグメントは実際に利用で
きると判定すれば、関連する指摘はＳＣＵにリレーして
戻され、指摘により確認された対応する行／列呼出しが
、ＳＣＵとＭＭＵとの間の行／列呼出し通路を越えてＭ
ＭＵに直接に伝達されるようになる。

しかしながら、若し呼出されたメモリセグメントが、恐
らくは負荷または無負荷ＤＲＡＭのサイクル遅延を含む
種々の理由で、またさらに−船釣にセグメントベース毎
に周期的に新しくされるべきメモリシステムＤＲＡＭを
必要とするために話中であることが判ると、ＡＣＵはセ
グメントの監視を続け、呼出しセグメントが利用できる
ようになったときだけ、ＳＣＵに指摘をリレーして戻す
。

そうしている間に、ＡＣＵは、適当なバフファーにより
、順序に基いて、ＳＣＵに記入されていて、その時に利
用できるメモリセグメントへの呼出しを必要とする他の
メモリ呼出し命令の処理を継続する。特に、以下に記載
されているように、ＡＣＵは、セグメントに対応する入
来メモリ命令を受け、同じセグメントに関連する現行の
メモリ命令が実行されている各メモリセグメントに対す
る命令バフファーを使用している。

ＳＣＵに到達する２つまたはそれ以上の命令がメモリ内
の同じセグメントを呼出していることが判ると、それら
は受取られた順序に従って処理され、与えられた命令に
おいてセグメントが呼出されている間には、同じセグメ
ントを要求する他の命令には呼出されないようにされる
。ＡＣＵは、指摘をＳＣＵへ伝達して戻す制御をするこ
とにより、このことを達成する。処理されていない命令
の指摘は、ＡＣＵが命令を処理する位置にあるまで、Ｓ
ＣＵから戻されたままとなる。要するに、ＡＣＵはセグ
メントベースでメモリ命令の実行を行って、続く命令を
バッファーし、呼出されたメモリセグメントの利用性ま
たは有効性に基いてそれらを処理している。このように
して、ＡＣＵは、呼出し矛盾を検出して、解明したりす
るメモリクッロクに依存する必要なしに、呼出しをメモ
リセグメントに同期させることができる。

さらに、指摘の使用は、５ＣＵ１４からＭＭＵ３６への
呼出し線によりリレーされる多重信号をＡＣＵが制御で
きるようにもしている。上述のように、ＡＣＵは、それ
が関連するメモリ命令を実行するようになっているとき
に、命令／情態線により指摘をＳＣＵにリレーして戻す
。５ＣＵ１４にリレーして戻された指摘は、ＭＭＵ内の
メモリの特別な利用可能なセグメントに相当する記憶さ
れた行／列呼出しを確認する。ＡＣＵからリレーされた
指摘を受けると、ＳＣＵに格納された対応する行／列呼
出しの線４２によるＭＭＵへの直接の伝達が始まる。特
に、指摘は、ＳＣＵからＡＣＵへ伝達される命令情報に
おける予め定められたビットフィールドを表わすもので
、これはＳＣＵによる実行に対して優先させられたメモ
リ命令に関連させられた行／列呼出しを格納するためＳ
ＣＵ内に設けられた複数の呼出しレジスタの１つを確認
する。指摘は４ビツトフイールドを持っていることが好
ましく、それは１６までの１つの呼出しレジスタを確認
することができる。

本発明によれば、行／列呼出しは直接呼出し通路により
ＳＣＵからＭＭＵへ多重のやり方で伝達される。指摘と
一緒に、ＡＣＵも、なるべくは指摘フィールドに加えら
れた単一ビットの形で信号をＳＣＵにリレーして戻すが
、この信号は、選択されたＳＣＵ呼出しレジスタからメ
モリへ直接に伝達される呼出しによりメモリセグメント
内で行または列が呼出されているかを示す行／列選択信
号としての役目をする。

ＡＣＵも、ＳＣＵ呼出しレジスタに格納されている行お
よび列呼出しの特別なものを示す、なるべくは単一ビッ
ト信号である信号を、指摘と共にリレーして戻す。行呼
出しと列呼出しとの多重化は、ＳＣＵ内に設けられた標
準多重装置（図示されていない）により、ＡＣＵによっ
て発生された行／列選択信号に基いて行われる。

ＳＣＵが１２の呼出し格納レジスタを設けられている場
合に対しては、行／列選択信号は、１２の呼出しまでを
指摘するように使用することができ、これによりメモリ
の１６Ｍビットでの呼出し可能性を支持することを可能
にしている。

メモリ命令に関連させられた指摘は、システムＣＰＵを
確認するための少なくとも１つ指名されたコードビット
、または実行されているメモリ動作を開始させるＩ１０
ユニットを含んでいることが好ましい。このことは、メ
モリ命令の優先性を容易にし、命令を開始するシステム
ユニットへ、ＡＣＵおよびＳＣＵを通って適当に、呼出
されたデータを送ることを助ける。さらにそのような装
置は、要求しているユニットがシステムＣＰＵあるいは
Ｉ１０ユニットであるかに応じて、予め定められた異な
った処理に従って、メモリ命令が実行されることを可能
にする。例えば、ＣＰＵによる書き動作を選ばれた数の
クワド語、典型的には一度に８つのクワト語に制限する
が、ＣＰＵ書きに対して１つのバイトから許されるバイ
トの数までＩ１０ユニットが何処でも書くことができる
ようにすることが望ましい。

ＡＣＵ３４も連通ｗＡ４０によりＳＣＵに連接されてお
り、この連通線により命令／状態信号はＳＣＵによりメ
モリから要求されるデータの利用性および状態の指示を
与えるためのＳＣＵにリレーされる。データ連通線４４
および４６は、ＳＣＵとＡＣＵとの間のデータ伝達のた
めの手段としての役目をしている。ＡＣＵ３４はＳＣＵ
へ、またはＳＣＵから続いて伝達するためのデータを記
憶するための手段として役目をしないことは注意しなけ
ればならない。その代わりに、ＡＣＵはＭＭＵ内のメモ
リの呼出された命令からＳＣＵへ、またはその逆に進行
しているデータをリレーする手段として作用するだけで
ある。ＡＣＵのモジュラ−構成および上述の作用を与え
るその動作は、以下に詳細に述べるであろう。

メモリ・サブ・システム３２のメモリ終端において、Ａ
ＣＵは、ＳＣＵにより要求される特別なメモリ動作を示
すＡＣＵからの制御／命令信号の伝達のための連通線４
８によりＭＣＵ３６に連接される。連通線５０は、ＭＭ
ＵからＡＣＵへ要求されたデータの状態を伝達するため
の手段としての役目をする。データ連通線５２．５４は
ＡＣＵとＭＭＵとの間のデータを伝達する手段として設
けられる。

第２図においても見られるように、ＡＣＵ３４は、制？
ＩＩ！５１５６により５ＰＵ２２に連接されている。

このリンクは、ＡＣＵ、従ってそれによって与えられる
インターフェース作用を、主メモリがスイッチされる種
々のタイミングモードに適合させるための手段としての
役目をする。特に、５ＰＵ２２は、制御線５８と状態線
６０とを経て主メモリに連接されて、メモリを開始させ
、次の３つの異なったタイミングモードの間にメモリを
スイッチするようにしている。すなわち、（１）正規の
システム演算を支持するための正規モード、（２）シス
テムクロックに基いて単一ステップを支持するステップ
モード、および（３）停電および走査動作の間にシステ
ム完全性を保持するための時期モードである。スイッチ
作用は、制御線６２および６４を経て５ＣＵ１４からの
適当な信号の伝達に応じて、５ＰＵ２２により行われる
。ＡＣＵとＳＰＵとの間の線５６により与えられる連通
リンクは、与えられた時に動作しているメモリモードに
、ＳＣＵに対する５ＣＵ−ＡＣＵインターフェースの演
算が一致することを可能にする。

メモリを呼出すようにインターフェースを演算させるた
めのクロッキングは、ＳＣＵに設けられたクロック手段
６６により容易に作られる。クロッ手段６６は、予め選
択されたクロック周期を持つ複数のずらされた時間のク
ロック信号を発生できるプログラム化可能なりロックで
あることが好ましい。そのようなりロックは、典型的に
、異なった時間周期の８つまでのクロック信号を発生す
るＩＣの形で通常のもので利用し得るものである。クロ
ック信号の異なったものは、最適データ伝達タイミング
および与えられた時にシステムが動作するモードに最も
適したクロック周期に基いてメモリ呼出しを制御するた
めに選択されてもよい。

第２図は、単一ＭＭＵ３６と対応するＡＣＵ３４を含む
単一メモリサブ・システムを有するとして、ＳＣＵと主
メモリとの間のインターフェースを示しているが、付加
的なＭＭＵ−ＡＣＵ対またはメモリサブ・システムは、
システムＣＰＵが増加されたメモリを分担できるように
使用され得ることが判るであろう。本発明の５ＣＵ−Ａ
ＣＵインターフェースを有利に使用するための好ましい
実施形態においては、主メモリ１６の各ＭＭＵ３６が、
ＳＣＵ上で２つのメモリポートに分割され、各ボートは
２つのセグメントと、ブロック境界上にさし込まれたす
べてのセグメントとを持っている。ＳＣＵはそのとき、
単一メモリサブ・システムを使用することによ、す、並
列になっているすべての４つのセグメントを循環し、こ
れにより、４つまでのメモリ参照が、並列に演算させら
れるように使用されることができる。そのような場合に
は、ＡＣＵは、５ＣＵ１４の何れのＣＰＵからのメモリ
要求をも受取り、またメモリ中の指名されたセグメント
へそれを通過させることができるようにする。セグメン
トのさし込みは、メモリ呼出しブロック寸法を、システ
ムＣＰＵに使用されれている貯蔵ブロックの寸法に合わ
せることに基いている。

主メモリを形成する各ＭＭＵに対するセグメントを基と
する好ましい構成は第２Ａ図に示されている。ここに見
られるように、各ＭＭＵ３６のデータ格納区間は、１対
のセグメント１２４．１２６を有し、その各々は１対の
メモリバンクを有している。４つのメモリバンクは、そ
れぞれ１２８．１３０．１３２および１３４と名付けら
れている。

メモリバンクは、ＤＲＡＭベースであり、それぞれ、例
えば６４メガバイトのデータを格納している。そのよう
なセグメントベースのメモリの一般の構成は通常のもの
であるが、メモリバンクに対するメモリ呼出しはブロッ
ク境界にさし込まれていることが重要である。そのよう
な配置は第２Ａ図に示されているが、さし込みは好まし
いデータブロック寸法の６４バイトに対して示されてい
る。

第１のブロック（Ｂｌｏｃｋ　Ｏ）は、それに関連させ
られたバイト呼出し０−６３を持ち、第１のメモリセグ
メント１２４の第１のバンク１２８内に格納されている
。バイト呼出し６４−１２７を有する次の実行ブロック
、すなわち第２のブロック（Ｂｆｏｃｋ　１　）は、第
２のメモリセグメント１２６の第１のメモリバンク１３
２内に格納されている。

関連するバイト呼出し１２Ｂ−１９１を持つ第３のブロ
ック（Ｂｌｏｃｋ　２）は、第１のメモリセグメント１
２４の第２のメモリバンク１３０内に格納されている。

第４のメモリブロック　（Ｂｌｏｃｋ　３　）は、関連
するバイト呼出し１９２−２２５を持ち、第２のメモリ
セグメント１２６の第２のメモリブロック１３４内に格
納されている。第５のブロック（Ｂｌｏｃｋ　４　）は
、関連するバイト呼出し２５６−３１９を持ち、第１の
メモリセグメント１２４の第１のメモリバンク１２８内
に格納される。等。

さらに、複数のメモリモジュールを有する主メモリ３６
は、呼出し制御回路１３６を設けられていて、この回路
は、バイト呼出しの異なった範囲に亘って広がるデータ
のブロックを得るための複数のメモリバンクへ独立に、
同時に呼出しをすることを可能にする。メモリセグメン
トのさし込みのベースとなるデータブロック寸法の選択
は、ＣＰＵにより要求されるデータブロックと、各ＭＭ
Ｕのセグメントからの対応する利用可能なさし込まれた
データブロックとの間の対応を維持するように、マルチ
・プロセッサを有する種々のＣＰＵにおいて使用される
貯蔵ブロックの寸法に合わされる。

第３図に移ると、ＡＣＵ内の成分の分解したブロック図
が示されている。ＡＣＵ論理回路は、ａ＋ａｒｃｏ−ｃ
ｅｌ１列に作られていて、データ通路と、メモリシステ
ムの制御部とを与えている。ＡＣＵは、主メモリ制４１
（ＭＭＣ）モジュール７０を有し、このモジュールは主
メモリ制御ＤＲＡＭ　（ＭＣＤ）モジュール７２と組合
わされて、データ通路とメモリモジュールとの制御部を
与えている。この制御動作を与えるために、ＭＭＣ７０
およびＭＣＰ７２は、命令信号を交換するために相互に
、また制御／状態線によりＭＭＵ３６に連接されている
。

ＭＭＣ７０は、類似の制御／状態線によりＳＣＵと直接
に連通している。

第４Ａ図について見れば、ＭＭＣ７０は、ゲートアレー
モジュールであって、データ通路に対する制御信号を発
生するためのデータ制御手段７７と、呼出し通路に対す
る制御信号を発生するための呼出し制御手段７８と、Ｍ
ＣＤ　（第３図中の７２）へＤＲＡＭｗ１？ＩＩ信号ヲ
発生スルタメノＤＲＡＭ制御手段７９と、ＳＣＵの論理
部分へ命令、制御および状態インターフェースを与える
ための手段８０と、ＭＭＣのすべての制御線に対する誤
差検出を与えるための誤差検出手段８２とを含んでいる
。

ＭＣＤ７２は、ゲートアレーであって、その中に含まれ
たＤＲＡＭに対し、また自己試験機能に対する制御器手
段を含んでいる。特に、第４Ｂ図に見られるように、Ｍ
ＣＤ７２は、ＤＲＡＭに対するｆｆ１１１　御タイミン
グを発生するための手段８４と、正規動作の間にＭＭＣ
へ、またシステムがステップモード動作であるときにＭ
ＭＵへ命令を発生するための手段８６と、ＭＣＤに対す
る制御線における誤差検出を与えるための手段８８と、
自己試験動作を調整するための制御器手段８９とを含む
ことは、以下に詳細に説明する通りである。

ＡＣＵ３４のデータ経路部分は２個のメモリ・データ経
路モジュール（ＭＤＰ）７４および７６間で分割されて
いる（第３図参照）。ＭＤＰモジュールは指令信号を受
信・認識するＭＭＣ７０にリンクされて、ＳＵＣとメモ
リとの間でデータを転送する適当なデータ・ラインを経
て５ＣＵ１４およびＭＭＵ１６の両方にボートされてい
る。さらに、各ＭＤＰモジュールは独自のまたは選択的
な経路によりデータ転送を与える。

第４Ｃ図に示される通り、各ＭＤＰ７４．７６はデータ
書出し用の検査ピントを発生させる装置９０と、データ
読出しによる単ビット・エラー（Ｓ　Ｂ　Ｅ）を検出・
補正する装置９２と、データ読出しによる二重ビット・
エラー（Ｄ　Ｂ　Ｅ）を検出する装置９４と、受信デー
タ用のバイト組合せ経路を供給する装置９６とを含んで
いる。

上記から分かると思うが、システム・メモリは下記３つ
の明白な接続部でＳＣＵの制御論理にインターフェース
接続されている： １）すべての指令および状態情報はＡＣＵに具備される
ＭＭＣモジュールにより処理される。

２）　すべてのデータ転送は、これもＡＣＵに具備され
てＳＣＵにボートされているＭＤＰモジュールの対によ
り処理される。

３）行および列アドレスを表わす情報はＡＣＵによる始
動と同時にＳＣＵによって対応するＭＭ上セグメント中
継される。

いま第５図から、ＳＣＵがインターフェース接続される
システム主メモリ・ユニット（ＭＭＵ）３６のモジュー
ル組成の概略図が示されている。

上述の通り、各ＭＭＵは４個のメモリ・バンク（第２Ａ
図の１２８．１３０，１３２および１３４）を提供する
４個のメモリ・モジエール（ＭＭ）から成ることが望ま
しい。言うまでもなく、ＡＣＵ３４はＳＣＵが特定のＭ
ＭＵを経てシステム・メモリと相互作用する１次装置と
して働くが、ＡＣＵの作動はＭＭＵの規定形状に制限さ
れない。記憶割当てに関しては、ＭＭＵはおのおの上述
のような２個のバンクを有する２個のメモリ・セグメン
トに分割されることが望ましい。ＭＭｔＪは１個のメモ
リ・サブシステムと組み合わされるすべてのＤＲＡＭを
含み、ＤＲＡＭは４個のＭＭｌｏｏに論理的に広がって
いるので、１つのデータ径路がＭＭＵとＡＣＵとの間に
支持されている。かくしてＭＭＵの２個のセグメントは
たとえセグメントが独立して作動されても１つの共通な
データ径路を共有する。各ＭＭＵセグメントを含む２個
のバンクはＡＣＵによって制御されるので、与えられた
メモリ指令では唯一のバンクが作動される。これは共通
データ・ラインを保持しながらセグメントに対するアド
レス・ラインを別にすることによって達成される。さら
に詳しく述べれば、凹込み可能および列アドレス選択の
信号は両セグメントに共通であるが、行アドレス選択信
号の状態（主張または否定）は異なり２つのセグメント
の内のどちらが作動されるかを決定する。

好適な論理実現により、各メモリ・モジュール（ＭＭ）
は主アレイ・カード（ＭＡＣ）モジュール１０２で作ら
れ、追加の記憶容量はＭＡＣにプラグ・インすることが
できる１対の「トーク−（ｄａ　ｕｇｈ　ｔｅｒ）アレ
イ・カードＪ　　（ＤＡＣ）モジュール１０４によって
供給される。各ＭＡＣは、表面取付は弐のＤＲＡＭおよ
び関連論理を含む拡大された６モジユールである。特に
、ＭＡＣはＤＲＡＭにより提供される記憶容量に加えて
下記機能を提供する装置を含んでいる： （１）書込みデータ・バッファリングの提供；（２）読
出しデータ・バッファリングの提供；（３）電力故障時
にＤＲＡＭデータの完全性の保証；（４）２個のＤＡＣ
用の接続および論理支持の提供；（５）ステップ・モー
ド作動中のメモリ・サイクルの制御。

各メモリ・モジュール１ＯＯＯ上には４個のＤＲＡＭデ
ータ径路（ＤＤＰ）モジュール１０６が置かれている。

第６Ａ図に見られる通り、各ＤＤＰの上にはモジュール
に使用される論理レベル間のレベル移動（ＥＣＬからＴ
ＴＬへ、およびその逆）を処理する装置１０８と、読出
しデータ径路および関連バッファリングを提供する装置
１１０と、官込みデータ径路および関連バッフプリング
を提供する装置１１２と、必要なときにＤＲＡＭバイパ
ス径路を提供する装置１１４とが具備されている。

各メモリ・モジュール１００は、第６Ｂ図に見られるよ
うに、レベル移動を提供する装置１１８と、以下に詳し
く説明するメモリ指令を含むＤＤＰモジュール１０６に
バッファリングおよび制御信号を提供する装Ｗ１２０と
、５ＰＵ２２　（第２図）の制御を受けて異なるシステ
ム・タイミング・モードの間でスイッチするときに初期
接続順序を実行する装置１２２とを含むＤＲＡＭ制御な
らびにアドレス（ＤＣＡ）モジュール１１６をも備えて
いる。

いま本発明によるインターフェースの作動について説明
すると、ＡＣＵ３４により提供される全インターフェー
ス作用は次の異なる４セグメントに分けることができる
； １）ＳＣＵからメモリへの指令； ２）ＤＲＡＭアドレス作用； ３）メモリからＳＣＵへの指令；および４）データ移動
作用。

メモリへの書込み動作の場合は４つの全セグメントが適
用できるが、メモリからの続出し動作がセグメント３を
含まないのはメモリからＳＣＵまで指令を中継する必要
がないからである。

５ＣＵ１４と、さらに詳しく述べればここで便宜上ＳＣ
Ｕとも呼ばれるＳＣＵの制御論理部分との間の通信は、
ＳＣＵからのメモリ指令の、呼出しを必要とするメモリ
のセグメントにリンクされるＡＣ１Ｊ３４の中にある特
定のＭＭＣ７０への転送により達成される。この作用は
、各ＭＭＣの中にありかつＭＭＣにより制御されるメモ
リ・セグメントに対応するセグメント指令バッファ（第
１０図の１８０および１８１）の使用によって果たされ
る。

ＳＣＵからのメモリ指令を受信すると同時に、ＡＣＵは
その指令を適当な指令バッファにロードする。指定され
たビットは、なかんずく、アドレスされているメモリの
セグメントまたはバンク、果たすべき特定のメモリ動作
、転送中のメモリ語の長さ、使用中のパリティの形式お
よびそのクロック・サイクルに関する妥当性、ＳＣＵか
らメモリ指令を受ける指令バッファの、したがってＡＣ
Ｕの使用可能度、ＳＣＵへの移送のためにメモリからの
要求データを受ける指令バッファの使用可能度、規定の
メモリ指令の取消し、ＭＭＵに直接転送すべきメモリ・
アドレスを規定するのに用いるＳＣＵに送り戻すべきイ
ンデックス、およびバッファへの指令ロード作用の開始
などを示すのに用いられる。セグメント指令バッファの
作用を調整するのに用いる代表的な指令ビット指定（お
よび対応する記述）のリストが第Ａ表として下記に示さ
れている。

する ＭＭＣがＬＤＣＭＤビットによって示されるような指令
を受信すると、その指令は呼び出すべきメモリの特定バ
ンクを指示するＢＡＮＫＡＤＤＲビットの最上位のビッ
ト（ＭＳＢ）をデコードすることによって適当なセグメ
ント指令バッファにロードされる。ＭＭＣが別の指令を
受ける用意を整えているとき、ＢＵＰＡＶＡＩＬ信号は
ＭＭＣ指令を受信号するセグメント指令バッファの使用
可能度を示すクロック・サイクルを主張される。

ＣＹＣＬＩｌｉＳＴＡＴビットは読出しサイクルが実行
されているどきに要求を打消させる。このような場合、
ＭＣＤ　（第３図の７２）はカントオフされているサイ
クルから生じる諸問題の発生を回避するようにＤＲＡＭ
サイクルのタイミングを完成する。

ＣＹＣＬＥＳＴＡＴビットは書込みサイクルの間無視さ
れる。

メモリとＳＣＵとの間の通信リンクとして働くＡＣＵの
作用を考えてみると、ＡＣＵがメモリとＳＣＵとの通信
を可能にする４つの特定の条件があることが認められる
：すなわち（１）読出し要求がなされてデータが送信の
準備を整えているとき、（２）読出しデータの転送中に
誤りが検出されるとき、（３）書込みデータの転送中に
誤りが検出されるとき、および指令バッフ１が使用可能
であるとき。メモリ指令がＡＣＵによって受信されると
、それは適当な指令バッファにロードされ、ビット指定
に基づいてデコードされ、そして必要に応じ作用される
。メモリからの指令は、例えば、ＡＣＵ指令バッファか
らＳＣＵに中継され、付随データはＳＣＵが要求された
データを受信する用意を整えかつメモリからの転送につ
いて使用可能であることを示す５ＢＮＤＤＡＴＡ信号の
受信と同時にＡＣＵから転送される。

特定の指令指示は、データ転送の状態をＳＣＵに示すと
ともに処理されるメモリ指令に対応するデータの瞬間的
な流れを調整するＡＣＵによって使用される。さらに詳
しく述べれば、ＡＣＵからＳＣＵに中継される指定ビッ
トは、データ誤りの存在、読出しデータを復帰させる必
要性、対応するメモリ・セグメント、セグメント指令バ
ッファの使用可能度およびそれへのローディングの開始
、読出しデータと書込みデータの誤りのない完成の指示
、ならびにＳＣＵに中継されるデータのパリティ状態、
を示すのに用いられる。ＡＣＵの中でＭＭＣによって作
られる８ビツト情報語の部分を構成しかつメモリからの
情報をＡＣＵからＳＣＵに中継するのに用いられる代表
的な指令ビット指定のリストが下記第８表に示されてい
る。

本発明の特徴により、ＡＣＵはＳＣＵとメモリとの間の
データ転送を調整するが、その場合に一定数のサイクル
からＳＣＵでのデータ転送指令の受信とＳＣＵ制御論理
にあるデータ・スイッチに対応データが達する時点との
間に作られてＡＣＵからメモリにデータが転送されるよ
うに調整される。

ＡＣＵがメモリへのデータの以後の転送のために妥当指
令に従ってＳＣＵからデータを受信する用意を整えてい
るとき、ＡＣＵはセグメント指令バッファの使用可能度
をＳＣＵに中継してＳＣＵからの５ＥＮＤＤＡＴ＾信号
の受信を待つ。しかし、ＳＣＵがこの時点で５ＢＮＤＤ
ＡＴＡを送信する位置にないのは、メモリ指令を要求す
るデバイスすなわちＣＰＵも対応するメモリ転送を生じ
るように５ＢＮＤＤＡＴＡ信号を知らされなければなら
ないからであり、またＳＣＵと要求するＣＰＵとの間の
相互接続による信号の転送はいずれかの方向に少なくと
も１システム・サイクルを必要とする。この遅延は、Ｓ
ＣＵからＡＣＵに、特にそこにあるＭＭＣモジュール（
第３図の７０）にデータ遅延信号を提供することによっ
て適応される。

メモリ指令とＳＣＵおよびメモリ間のデータ移動とのタ
イミング関係は、データ転送指令の相対配置およびＳＣ
ＵとＡＣＵとの間のデータの対応する移動を示すタイミ
ング図である第７図から明らかになると思う。そこに見
られる通り、交互する文字ＡおよびＢで示されている垂
直な点線は連続するシステム・クロック・サイクルを表
わす。

妥当指令がＳＣＵで受信されると、データ遅延信号５Ｅ
ＮＤＤＡＴＡＤＬＹがＳＣＵからＭＭＣに送られて、Ｓ
ＣＵとメモリ動作に関連する特定のＣＰＵとの間の相互
接続（普通はデータ・ケーブル）を横切る信号の所要時
間により生じる遅延を適応させる基本として働く。さら
に詳しく述べれば、ＳＣＵは５ＢＮＤＤＡＴＡ信号がＣ
ＰＵに達するためにとられるサイクル遅延を考えて１サ
イクルだけ遅延されてＭＭＣに５ＥＮＤＤＡＴＡを送信
する。ＭＭＣはさらに、データが主メ°モリ内の対応す
るセグメントに送られる前にＣＰＵからＳＣＵまで転送
されるに要する１サイクルの遅延を考えて別の１サイク
ルだけＳＣＵから受信した５ＥＮＤＤＡＴＡＤＬＹを遅
延させる。

いまアドレス・インターフェースを考えてみると、ＭＭ
Ｃは指令情報を受信すると同時にＳＣＵから開始４進語
（８バイト語）データ情報を受信することが望ましい。

この情報には、データ転送のために呼び出されるメモリ
の最初の８バイトのアドレスを規定するビット指定、ア
ドレス指定ビットのパリティ状態、およびすべてのアド
レス・ビットのパリティ状態を含んでいる。ＭＭＣに供
給されるアドレス指令情報の代表的なビット指定が下記
第０表にリストされている。

サイクル内の正しい時間に適当な行または列アドレスを
送信するＳＣＵに制御信号を供給する。これは、メモリ
に転送すべき行／列アドレスを規定するＳＣＵが使用す
べきインデックスを示すビット指定信号の使用と、行／
列アドレスに基づく行また列のいずれかの選択と、信号
に現われるパリティ状態とによって達成される。この目
的で使用される信号の代表的なビット指定は上記第り表
にリストされている。

ＡＣＵによって果されるべきメモリ動作に対応するＤＲ
ＡＭの行および列アドレスは５ＣＵＯ中に記憶されるこ
とが注目される。ＭＭＣは、ＤＲＡＭＡＣＵ３４のイン
ターフェース動作を要約すると（第３図参照）、要求す
るシステム・ユニットにより出されたメモリ指令情報は
、その情報がデコードされて適当なりＲＡＭ指令がＭＣ
Ｄ７２に送られるＡＣＵ内のＭＭＣ７０によって５ＣＵ
１４から受信される。ＭＭＣ７０はデータ径路全体を制
御するが、ＭＭＣ７２はＤＲＡＭのタイミングをすべて
制御する。書込み動作が行われるにつれて、データは２
個のＭＤＰモジュール７４および７６に入る。次に各Ｍ
ＤＰは書込みデータに誤り修正コード（Ｅ　ＣＣ）検査
ビットを与える長語により作動する。データは続いてＭ
ＭＵ　（第２図の３６）に送られ、ここでそれらはそこ
に含まれる書込みバッファの１つに記憶される。読出し
動作が行われているとき、データはＭＤＰ７４および７
６によってＭＭＵ３６から受信される。次に各ＭＤＰは
データと共に供給される検査ビットをデコードし、続い
て単ビットの誤りを修正するとともに５ＣＵ１４にデー
タを転送する前に二重ビットの誤りを検出する。ＳＣＵ
から転送されたデータは、メモリ指令を発するシステム
・ユニットに送られる。

メモリ動作に必要なすべてのデータ・バッファリングは
ＭＭＵ３６の中に含まれる。好適な実施例により、書込
みデータの１２８バイトを６４バイト書込みバッファに
記憶し、かつ読出しデータの１〜８バイトを６４バイト
読出しバッファに記憶する。書込み動作が行われている
とき、データはＭＤＰモジュールに通って、ＭＭＵ３０
の中に記憶される。この転送がいったん完了すると、デ
ータはＭＭＵ内にあるＤＲＡＭに書き込まれる。

読出し動作が行われているとき、データのブロックはＭ
ＭＵ続出しバッファに読み込まれて、データ全体は読出
しデータの全ブロックが転送されるまでＭＤＰを経て、
なるべく−度に８バイト移動されることが望ましい。

上述の通り、すべてのメモリ・アドレス・デコーディン
グはＳＣＵによって供給され、またＭＭＣに送られるす
べての指令について、付随のインデックスは要求された
メモリ・セグメントが使用可能な場合に行／列選択ビッ
トと共にＭＭＣによってＳ　ＣｔＪに送り戻される。こ
の送り戻されたインデックスは次に、行／列アドレス・
ライン４２（第２図）によりＭＭＵに直接加えられる適
当な行／列アドレスを選択するのに用いられる。

ＡＣＵ　（第３図および第４図）のモジュール組成とそ
の関連動作ならびにＭＭＵ　（第５図および第６図）の
説明のためのメモリ形状が、代表的なメモリからの読出
しおよびメモリへの書込み動作を実行するのに含まれる
インターフェース作用に関して以下に説明される。さら
に、読出し一変更一書込み、書込み一読出し、および書
込み−バスの諸動作を含む、メモリ資源の有効な利用を
可能にする若干の特殊動作も説明される。

特に第８図から、ＳＣＵとＭＭＵとの間で読出し動作を
行う際に伴うデータ径路を明示するＡＣＩＪのＭＭＵ３
６とＭＤＰ７４の一段と詳細な分解図が示されている。

ビットの数に関するデータ径路の好適な幅は、二重スラ
ッジ（／／）記号によってデータ・ラインが交差される
いろいろな場所で示されている。上述の通り、すべての
メモリ動作は６４バイト量である。

読出しデータ動作が実行されるとき、ＭＭＵ内の指定さ
れたメモリ・セグメントからメモリの１つのバンク、す
なわち６４０のＤＲＡＭが読み出されて、ＤＲＡＭバイ
パスＭＵＸ　１４０を経て第１読出しバッファ１４１に
ロードされる。読出しバッファ１４１にあるデータは８
０ビツト・セグメントであることが望ましい記録読出し
バッファ１４２に引き続き転送されるので、他のセグメ
ントからの第２読出し動作が即時継続し得る。読出しバ
ッファ１４１からのデータは８：１マルチプレクサ１４
３に供給されて、クロック・サイクル当たり８０ビツト
で出るデータを包む。転送すべき第１の８０ビツト語は
ＭＭＵの指令バッファにある「開始４進語」のフィール
ドによって決定される。転送すべき後続の８０ビツト語
の数は、指令バッファにある「４進語の数」によって決
定される。

メモリ・モジュールによって出された８０ビツト・デー
タ語は分割されて、ＡＣＵの中にある２個のモジュール
７０　（第３図および第４図参照）に転送される。各Ｍ
ＤＰは次に、変更されたハミング・コードのある形にな
るべく基づいて、必要に応じ、二重ビットの誤りの修正
・検出、および単ビットの誤りの修正を行うことによっ
て４０ビツトで作動する。

第１単ＭＤＰ７４の動作および組成は下記に説明される
が第２ＭＤＰ７６にも適用する。さらに詳しく述べれば
、ＭＭＵ読出しバッファ１４１から転送された８０ビツ
ト・データ語の４０ビツトは、第１ＭＤＰ７．４につい
て示された通り、ラッチ７０にラッチされて次にシンド
ローム・デコーダおよびデータ修正ユニット１４５に転
送される。

ラッチ１４４の出力は検査ビット発生器１４６により検
査ビットを作るのにも使用されるが、同発生器１４６の
出力はシンドローム・デコード・ユニット１４５で組み
合わされてデータの妥当性を確認しかつ必要に応じて適
当な修正を行ったり誤り信号を供給するのに用いられる
。修正されたデータは引き続きパリティ発生器１４７に
よって作用され、合成データはランチ１４８にラッチさ
れるが、このラッチ１４８からそれはＳＣＵ　（第３図
の１４）に送られる。いつたん読出し動作が完了される
と、ＭＭＣ（第３図の７０）はそのそれぞれのセグメン
ト指令バッファ　（第１０図の１８０）における「使用
可能状態」の表示を更新して、さらにメモリ動作が行わ
れることを示す。

シンドローム・デコーダおよび修正ユニット１４５の出
力は、直列に結合された１対のＴ１０マージ・バッファ
１４９および１５０にも供給され、バッファ・データは
そこからバイト・マージ・マルチプレクサ１５１に転送
される。Ｍ　Ｕ　Ｘ　１５１もデコーダ／修正ユニット
１４５から修正法データを直接受信して、書込み径路に
中継すべき続出しデータを作るインデックスとしてＭＵ
Ｘ　１５１に直接加えられるバイト選択信号を用いる。

検査ビット発生器１４６の出力を受信してそこから１個
のマーク・ビットを作るマーク・ビット発生器１５２が
具備されている。マーク・ビットは、以下に詳しく説明
される書込み径路内のデータの完全性を確認するために
使用可能である。

注目すべき点は、上記の動作において、ＭＭＣおよびＭ
ＣＤモジュールが指令情報とインデックスをデコードし
て、ＳＣＵからのアドレスをＭＭＵに直接ストローブす
ることである。ＤＲＡＭのサイクル動作は、メモリの与
えられたセグメントの部分を構成するＤＲＡＭバンクに
データをロードしたり同バンクからデータをアンロード
するように、ＤＣＡモジュール１１６（第６Ｂ図）を通
して行われる。ＤＲＡＭからのデータのＭＭＵ読出しバ
ッファ１４１　（第８図）へのラッチング、およびデー
タの読出しバッファ１４２への転送は、ＭＭＣならびに
ＭＤＣモジュールの制御下で行われる。このデータ転送
が完了すると、「読出しレディー」指令はＳＣＵに送信
され、４進語のＡＣＵにあるＭＤＰへの転送はＳＣＵを
ＡＣＵに結合する指令ラインによりＳＣＵから対応する
ｒ　５ＥＮＤＤＡＴＡ　Ｊ指令を受信してから開始され
る。

いま第９図から、書込みデータ動作を処理するのに伴う
ＡＣＵ／ＭＭＵ論理ブロックのブロック図が示されてい
る。読出しデータ動作の場合と同様、書込みデータの順
序はＳＣＵからの適当な指令情報のＭＭＣにある選択さ
れたセグメント指令バッファへの転送によって開始され
る。ＳＣＵからのデータのメモリ・サブシステムへの転
送では、ＭＭＣおよびＭＣＤモジュールは特定のメモリ
動作がＣＰＵまたはＩ１０デバイスによって要求された
かどうかを決定するように指令情報ならびにインデック
スをデコードする。さらに、バンク選択情報がデコード
されて、ＳＣＵからのアドレスはＤＲＡＭサイクルのタ
イミングを開始するために選択されたセグメントにスト
ローブされる。

第９図に示される通り、データはラッチ１６０を経て各
ＭＤＰに受信され、長語（４バイト語）パリティは語パ
リティ検査モジュール１６２によって転送された各４進
語について検査され、もしそのテストが正であるならば
適当な誤差信号が作られる。さもなければ、ＳＣＵから
のラッチされた長語データは、読出しデータ（第８図の
読出しデータ径路からの）を含む長語入力をも受信する
２：ＩＭＵＸ１６４に供給される。ＭＵＸ　１６４の出
力は、データ・パターン発生器１６８から長語入力を受
信する２：ＩＭＵＸ１６６で多重化される長語である。

検査ビット発生器モジュール１７０はＭＵＸ　１６６か
らそれに供給されるデータを受信して、変更されたハミ
ング・コードに基づく各語について、７ビツトであるこ
とが望ましい選択された数の検査ビットを発生させる。

この出力は第８図のマーク・ビット発生器１５２によっ
て作られるビットと組み合わされて、４０ビツトの出力
を作る。その出力はラッチ１７２に供給され、そこから
データの４０ビツトはメモリ内の対応するＭＭＵ３６に
転送される間使用可能である。

第１のＭＤＰ７４に関して上に説明されてきたモジュー
ラ論理及びオペレーションは、同様にＳＣＵから長ワー
ドデータを受けとリラッチングされた４０のデータビッ
トを生成する第２のＭＤＰ７６にもあてはまる。これら
のデータは第１のＭＤＰ９６のデータ出力と組合わされ
、結果として得られる８０のデータビットは、ＭＭＵ３
６に送り込まれる。さらに限定的に言うと、データは１
：８のデマルチプレクサ１７４を通して送り込まれ、上
述のようにＭＭＣ（第３図の７０）及びＤＣＡモジュー
ル（第５図の１１６）の制御下で、結びつけられた第１
の書込みバッファ１７６内に記憶される。デマルチプレ
クシングされバッファ記憶されたデータは次に、連続す
るデータブロックが最低限の遊び時間でＳＣＵからＭＭ
Ｕへと転送されうるように、８０ビツトのセグメントに
て第２の書込みバッファ１７８へと転送される。

書込みバッファ１７８から、データは、指定された記憶
セグメント内で選択されたＤＲＡＭバンクへと転送され
る。データ書込みオペレーションの終りで、ＭＭＵは、
ＳＣＵのためにデータ及びセグメント指令バッファ状態
を更新する。

第８図の読みとりデータ経路及び第９図の書込みデータ
経路は、「読取り一修正−書込みオペレーション」を容
易にするため連係されている。記憶サブシステムへの書
込み指令が１バイト書込み（すなわち部分的長ワード）
を必要とする場合、ＭＭＣ（第３図の７０）がまず記憶
装置から完全なブロックを読みとり検査ビットの生成に
充分なデータを得ることが重要である。これは、書込み
データのための検査ビットの生成が１データブロツクを
構成する一定数のバイト好ましくは４バイトを基準とし
て実行されるからである。最低数より少ない数のデータ
バイト（ここでは４バイト）が記憶装置に書込まれてい
る場合、データは、特別にアドレシングされた記憶場所
に順次に隣接する記憶場所に記憶され、（原文不明）、
まず書込み経路内に読みとられ、検査ビットオペレーシ
ョンに必要な最低バイト数を作り上げるため書込まれる
べき主体データと組合せられる。次に、記憶装置から読
みとられたデータ及び書込まれるべきデータを含む完全
なデータブロックが記憶装置内に書き込まれる前に、組
合わされたデータに基づいて必要とされる検査ビットが
生成される。データの無欠性は、組合されたデータに対
して生成された検査ビットに基づいて維持される。

第８図のダイヤグラムにおいて、上述の組合せオペレー
ションのための読みとりデータは、次に記憶装置内に書
込まれるため検査ビットの生成に先立って組合される目
的でデータを書込み経路ＭＵＸ１５１（第９図）に送り
込む起点となるバイト組合せＭＵＸ　１５１と組合せバ
ッファ１４９．１５０により提供されるバイト組合せ経
路を通して、記憶装置から得られる。このタイプの要求
は、バイト書込みでありうる入出力（Ｉ　１０）書込み
により生成されうる。読取りオペレーションの初期段階
の間、入出力書込みデータは、第１の書込みバッファ１
７６（第９図）、第２図の書込みバッファ１７８から第
８図のＤＲＡＭバイパスマルチプレクサで構成されてい
るＤＲＡＭバイパス経路を通って第１の読取りバッファ
１４１内へ、そして最後に第２の読取りバッファ１４２
へと転送される。次に、１つ又は２つのカントワードが
、組合せバッファ１４９．１５０及びバイト組合せマル
チプレクサ１５１を通して入出力書込みデータとバイト
組合せするため、読とりバッファ１４２から折返しくラ
ップ）マルチプレクサ１４３を通って相応するＭＤＰへ
と転送される。本質的に、入出力書込みデータバイトは
、新しい検査ビットを生成することができるように必要
とされる読取りデータと組合わされる。検査ビットの生
成後、使用可能なデータをいつでもＭＭＵ３６内にロー
ドすることができる。

読取り一修正−書込みオペレーション順序は、ＳＣＵ　
（第３図の１４）内の制御論理からＭＭＣ内のそれぞれ
のセグメント指令バッファ（第１０図の１８０．１８１
）へと指令情報を転送することによって開始される。次
にＭＭＣ及びＭＣＤモジュールは結合して指令情ｆｌｉ
（すなわち書込み指令）つまり選択されるべきＤＲＡＭ
の特定のバンク（０又はｌ）に関する情報を復号し、行
アドレスで始まり列アドレスで終わる指定されたアドレ
スをＭＭＵ内にストローブする。さらに、ＳＣＵからの
状態ビットが受けとられ復号され、ＤＲＡＭ読取リサイ
クルタイミングが開始される。ＭＭＣの制御の下で、Ｍ
ＤＰは次に入出力書込みデータをＭＭＵへと送る０次に
、ＭＭＣ及びＭＣＤモジュールの組合せ制御の下で、入
出力書込みデータは、結びつけられたｌ：８のＤＥ−Ｍ
ＵＸｌ　７６を通して書込みバッファ１７６．１７８（
第９図）にて受けとられる。次にデータはＤＲＡＭバイ
パスを通って両方共読みとりバッファ１４１．１４３に
移動させられる。その後データはＭＵＸ１４３を通して
相応するＭＤＰに転送されバイト組合せされる。

ＭＭＣの制御の下で、それぞれのＭＤＰは、ＭＭＵから
の書込みデータを受けとり、誤りについて検査し、必要
とあらば補正を行なうか又は適当な誤り信号を生成し、
入出力組合せバッファ（第８図の１５９．１５０）内の
入出力書込みデータバイトと読取りデータバイトを組合
せて有効な長ワードを生成する。ＭＤＰは又、各々の長
ワードについて７つの検査ビットを生成しマークビット
を設定し、最終的にデータの１つ又は２つのカッドワー
ドをＳＣＵ指令信号により要求されるとおりにＭＭＵへ
と転送する。付加的な単一ビット誤りが続いて発生した
場合でさえ検出された２重ビット誤りを含む記憶された
データについての、２重ビット誤りの検出のための「マ
ーク」ビットのような付加的な誤り表示ビットも、同様
に用いることができる。

ｌクロックサイクルにつき１つの単一データ・カッドワ
ードがＭＭＵにより受けとられ、かかるカッドワードの
各々は、結びつけられたＤＥＭＵＸ１７４を通して書込
みバッファ　（第９図の１７６．１７８）内にロードさ
れる、書込みデータの全ての有効な長ワードは、次に適
当なりＲＡＭタイミングに基づいてＤＲＡＭ内にロード
される。ＭＭＣ及びＭＣＤモジュールは、ＤＲＡＭタイ
ミング順序を完了し、最終的に、ＳＣＵのためにデータ
及びセグメント指令バッファ１８０．１８１の状態を更
新する。

もう１つの混合モード記憶オペレーションは、「データ
書込み一読取りオペレーション」と呼ばれる。このオペ
レーションにおいて、データはまず１つの記憶場所に書
き込まれ、次に同じ記憶場所から読みとられる。記憶セ
グメントを形成する６４０のＤＲＡＭ全てが、このオペ
レーションの書込みサイクルの間に書き込まれてしまわ
ないことが好ましい。しかしこのオペレーションの読み
とり段階中には、６４０のＤＲＡＭ全てが読みとられる
。標準的な書込み、読取りオペレーション順序は、ＳＣ
Ｕから、ＭＭＣ内の選択された指令バッファまでの適当
な指令情報の転送によって開始される。記憶サブシステ
ムへのデータの転送は、データをＭＤＰに送りマスク情
報をＭＭＣに送ることによりＳＣＵによって達成される
。ＭＭＣ及びＭＣＤは組合わさって指令情報（書込み一
読取り指令及び結びつけられた索引及びバンク選択情報
）を復号する。次に指定されたアドレスが選択された記
憶セグメント内にストローブされ、ＤＲＭサイクルタイ
ミングがＭＭＣの制御の下で開始される。ＭＤＰは、１
クロツクサイクルあたり１つのデータ単一カンドワード
を受けとり、各々のカッドワード転送の時点で長ワード
のパリティを検査する。各々の長ワードについて７つの
検査ビットが生成され、データはＭＤＰからＭＭＵへ転
送される。

ＭＭＣ及びＭＣＤの制御の下で、ＭＭＵはｌクロックサ
イクルあたり８０のデータビットを受けとり、結びつけ
られたデマルチプレクサ１７４を通してデータを書込み
バッフ１（第９図の１７６）内にロードする。次にデー
タは書込みバッファ１７８まで移動させられ、適切なり
ＲＡＭタイミングでデータはＤＲＡＭ内にロードされ、
ＤＲＡＭサイクルの書込み部分は完了する。

これに続いて、ＤＲＡＭサイクルの読取り部分が始まり
、適切なりＲＡＭタイミング地点で、読みとりデータが
ＤＲＡＭで使用可能となり読みとりバッファ１４１　（
第８図）内にロードされる。

ＭＭＣ及びＭＣＤの制御下で、ＤＲＡＭタイミング順序
は完了し、「読取り準備完了」信号がＳＣＵに送信され
る。次に、各々のカッドワードが、ＳＣＵからのｒＳＥ
ＮＤＤＡＴＡ　（データ送信）Ｊ指令を受けた時点でＭ
ＤＰを通ってＳＣＵへと転送される。ＭＭＣの制御下で
、ＭＤＰは、ＭＭＵから１クロツクサイクルあたり１つ
のデータ単一カンドワードを受けとり、誤り検査をし、
必要とあらば適当な単一ビット補正を行ない、長ワード
パリティを生成する。次にデータはＭＤＰからＳＣＵへ
と転送され、ＭＭＣはその後ＳＣＵのためにセグメント
指令バッファ状態を更新する。

さらにもう１つの記憶オペレーションは、「データ書込
み一バス・オペレーション」と呼ばれる。

このオペレーションは、通常の書込みサイクルと同じ書
込みタイミングに基づいており、このオペレーションの
間、ＤＲＡＭ書込みバッファ１７６、】７８がロードさ
れた後直ちにデータを直接ＤＲＡＭデータバッファ（第
８図の１４１．１４２）にパスするために、ＤＲＡＭバ
イパス経路が用いられる。書込みサイクル中、全てのデ
ータは有効であるため、記憶装置のセグメントを構成す
る全てのＤＲＡＭは書き込まれ、ＤＲＡＭ読取りバッフ
ァ内に位置づけされたデータは、読取りオペレーション
と全く同じ要領でアンロードされる・ここで第１０図を
参照すると、第２図及び第３図のＡＣＵ３４と共に用い
るためのＭＭＣモジュール７０のさらに詳細なブロック
ダイヤグラムが示されている。ＭＭＣ７０には、一対の
指令バッファ（１８０及び１８１）が含まれており、１
つの単一指令バッファが、ＡＣＵが連係されているＭＭ
Ｕモジュール３６内の２つの記憶的セグメントの各々に
ついて専用となっている。各々の指令バッファは好まし
くは、記憶セグメントアドレッシング中、記憶バンクア
ドレッシング中、特定の記憶オペレーション実行中そし
て、転送すべきデータ・カントワードの望ましい数を表
わす信号を含むＳＣＵからの指令信号を受けとることの
できる１６ビツトのレジスタである。セグメント指令バ
ッファのオペレーションを調節するための指令ビットの
広範な名称リストは、上に規定された。

ＭＭＣ７０は同様に、一対の指令実行論理モジュール（
１８２及び１８３）を含み、各論理モジュールは、ＭＭ
Ｃによりアドレッシングされうるセグメントの１つに専
用となっている。論理モジュール１８２．１８３は、結
びつけられたデータを記憶装置内に書き込むべきか否か
の確認を与える、関連するセグメントの状態及び結びつ
けられたマスクサイクルの状態を表わすＳＣＵからの信
号を受入れる。

ＭＤＰモジュール（第３図及び第４Ｃ図の７４．７６）
のオペレーションのための制御信号の生成のためならび
に指令実行論理１８２により生成された指令に基づ＜Ｄ
ＤＰモジュール（第５図の１０６）内のデータ経路制御
のために、データ経路制御モジュール１８４が備えつけ
られる。同様のベースで、ＳＣＵに関係づけられるべき
索引ならびに同じ＜　ＳＣＵに中継されるべき行１列選
択信号を生成する目的で、指令実行論理モジュール（１
８２及び１８３）から受諾された記憶指令のアドレス部
分を受け入れるためのアドレス経路制御モジュール１８
５も備えつけられている。指令実行論理モジュール（１
８２及び１８３）も又、直接ＳＣＵに中継され相応する
セグメントのためのＭＣＤモジュール７２に対する指令
を含んでいる信号、そしてＭＭＣの状態及びＳＣＵから
記憶指令を受け入れるための相応するセグメントバッフ
ァの利用可能性を表示する信号を生成する。

ここで第１１図を参照すると、本発明のＡＣＵ３４内で
用いるのに適したＭＣＤモジュール７２のための好まし
いモジュール構成の詳細なダイヤグラム表示が示されて
いる。ＭＣＤには、ＭＭＣモジュール７０から制御及び
状態信号を受け入れるための入力ラッチ／開始論理モジ
ュール２００が含まれている。入力ラッチ２００に送り
込まれた信号には、ＭＣＤモジュールにより制御される
２つのセグメント（セグメントＯ及びセグメント１）に
向けられた指令、ＭＭＣ状態信号、及びＭＣＤモジュー
ルに対してステップ式オペレーションモードの下で特定
の記憶オペレーションが実行されることを表示するステ
ップモード（ＳＭ）有効化信号が含まれる。入力ラッチ
／開始論理モジュール２００は、入力されてきた制御信
号に応えて、アドレスＤＲＡＭのサイクリング（巡回）
を開始するための指令信号を含む相応する１組の制御信
号を生成する。

さらに限定的に言うと、セグメント０に対するサイクル
指令信号は、生成されて、セグメント０用のＤＲＡＭ’
ＭＩｍ装ｆｆ２０ｆに与えられる。セグメント１に対す
る相応するサイクル指令は、セグメント１のための第２
のＤＲＡＭ制御装置２０２に与えられる。サイクル指令
を受けとった時点で、ＤＲＡＭｅ＃Ａｉ装置は、ＭＭＵ
内のアドレッシングされたセグメント内に位置づけされ
たＤＲＡＭの動作を制御するのに用いるため、行アドレ
ス選択（ＲＡＳ）信号、列アドレス選択（ＣＡＳ）信号
及び書込み有効化（ＷＥ）信号を含むＤＲＡＭ制御信号
を生成する。

ＭＣＤモジュール７２には又、記憶サブシステムがそれ
を含むさまざまなモジュールのオペレーション上の無欠
性をテストするため自己試験モードを通してサイクリン
グされているとき制御及び状態信号を生成するための組
込み型自己試験（Ｂ　Ｉ　ＳＴ）制御装置２０３も含ま
れている。さらに躍定的に言うと、ＢＩＳＴ制御装置２
０３は、セグメントＯ及び１のための特定的ステップモ
ード有効化信号を共に相応する自己試験指令及び状態信
号を生成する目的で、ＭＭＣ状態信号及びステップモー
ド有効化信号を受け入れる。ＢＩＳＴ制御装置は又、自
己試験モードでＭＭＵ内でＤＲＡＭオペレーションを制
御する際に用いるため、ＲＡＳ　。

ＣＡＳ及びＷＥ倍信号含む３Ｍ指令をも生成する。

ステップモード制御装置２０４は、入力ラッチ／開始論
理２００により出力された３Ｍサイクル指令受け入れ、
ＢＩＳＴ制御装置２０３により出力された指令と同様で
ステップモードでＭＭＵ内のＤＲＡＭオペレーションを
制御する上で用いられるＣＡＳ、ＲＡＳ及びＷＥ倍信号
含むような相応する３Ｍ指令を生成するために、ＭＣＤ
７２内に備えつけられているものである。ステップモー
ド制御袋ｗ、２０４は又、セグメントＯ及び１のための
別々のＳＭ状態指令をも生成する。ＢＩＳＴ制御装置２
０３及びステップモード制御装置２０４により生成され
た２組の３Ｍ指令は、ＭＭＣからＭＣＤへ中継されたＳ
Ｍ有効化信号に基づいてこれらのモジュールのいずれか
からの３Ｍ指令の選択を可能にする２：１のマルチプレ
クサ２０５に送り込まれる。

ＭＵＸ　２０５により選択された３Ｍ指令は、同様にセ
グメント０のためのＤＲＡＭ制御装置２０１により生成
された指令信号を受入れセグメント０についてＢＩＳＴ
制御装置２０３により生成された３Ｍ有効化指令に基づ
いて入力された指令セットのいずれかを選択できるよう
にするもう１つの２：１のマルチプレクサ２０６に送り
込まれる。

マルチプレクサ２０６の出力は、ＭＭＵのセグメント０
にベースを置（ＤＲＡＭのオペレーションを制御するた
めＭＭＵに中継されるべき最終的ＲＡＳ、ＣＡＳ及びＷ
Ｅ指令を表わす。

同様に、ＭＵＸ　２０５からの３Ｍ指令は、同じく相応
するＤＲＡＭ制御装置２０２により生成された指令信号
を受け入れ、セグメン）ｌのためにＢＩＳＴ制御装置２
０３により生成された３Ｍ有効化指令に基づいて２つの
入力された指令セフ）のいずれかを選択できるようにす
るセグメントｌのための２：１のＭＵＸ　２０７に送り
込まれる。

ＭＵＸ　２０７の出力は、ＭＭＵのセグメント１内に位
置づけされたＤＲＡＭのオペレーションを制御するため
ＭＭＵに中継されるべきＲＡＳ、ＣＡＳ及びＷＥ倍信号
表わす。

本質的に上述の配列は、ステップモードオペレーション
中ＭＣＤとは無関係のＤＲＡＭ制御を可能にする一方で
、通常の記憶オペレーション中にＭＣＤ内に配置された
ＤＲＡＭＩＪ御装置（２０１及び２０２）に基づいた、
ＭＭＵを含む２つのＤＲＡＭベースの記憶セグメントの
各々の制御を可能にする。さらに、この配列により、ス
テップモードオペレーションの間にＤＲＡＭ制御信号が
ステップモード制御装置２０４又はＢＩＳＴ制御装置２
０３のいずれかから発信されうるようになる。

ＤＲＡＭ制御装置（２０１及び２０２）は好ましくは、
予じめ規定された入力サイクル指令に基づ＜ＲＡＳ、Ｃ
ＡＳ及びＷＥ倍信号いったＤＲＡＭ制御信号を順序づけ
する状態機械の形をしている。

同様にＤＲＡＭ制御装置は、好ましくは、記憶装置シス
テムクロックのために用いられている特定の周波数との
予じめ定められた対応に従ってＤＲＡＭ制御信号のタイ
ミングを制御することができるように、プログラミング
可能なタイプのものである。

なお、ＭＣＤ７２により制御されているＭＭＵ内の２つ
のセグメントが共通のデータ経路を通して連係されてい
ることにも留意されたい（第２Ａ図のインターリ−ピン
グ配列をみると明らかである）。

従って、実行順序指定又は優先順位指定論理２０８は、
矛盾しない形で共通のデータ経路を使用できるようにす
るため、ＤＲＡＭＩＩＪ御装置に結びつけられている。

ＤＲＡＭ制御装置（２０１及び２０２）の各々は、相応
する記憶セグメントのための制御装置の通常記憶オペレ
ーションを表わす状態信号をも生成する。これらの信号
は、それぞれＢＩＳＴ制御装置２０３により生成された
ＳＭ有効化信号に基づいて相応する２：１のマルチプレ
クサ（２０９及び２１Ｏ）内のＭＣＤのための自己試験
状態信号で多重化される。ＤＲＡＭＩＩｊ？１１装置に
より生成された状態信号は、通常の記憶オペレーション
の間ＭＭＣに中継される；自己試験オペレーションの間
、ＢＩＳＴ制御装置２０３により生成された自己試験状
態信号が用いられる。

さらに、各々のＤＲＡＭ制御装置（２０１及び２０２）
は、書込み一バス記憶オペレーションを実行する際に用
いるためのバイパス選択信号を生成する；この信号によ
り、記憶装置に書き込まれているデータが同じデータを
読みとるために二度目にＤＲＡＭをアクセスする必要無
く書込みバッファから直接読みとられるように、ＤＲＡ
Ｍへのアクセス経路をバイパスする形で、記憶書込み経
路を調整することが可能となる。上述のように、バイパ
ス選択信号はＭＭＵに中継され、選択されたセグメント
内でＤＲＡＭに書き込まれたばかりで相応する書込みバ
ッファ内に常駐しているデータを相応する読取りバッフ
ァ内へラッチングさせ、ＤＲＡＭアクセスオペレーショ
ンを通すことなく瞬時に読みとられるようにする。

セグメントサイクル指令の受領に応えて、ＤＲＡＭ制御
装置（２０１及び２０２）は、第８図に関して上述した
ようにデータ読取り順序を開始するためＤＲＡＭから相
応する入力読取リバッファへのデータのラッチングをひ
きおこすべく制御信号を生成する。

ここで第１２図を参照すると、本発明に従って使用する
ための第６図のＤＤＰモジュール１０６についての好ま
しいモジュール構造がさらに詳しく図示されている。第
１２図に示されているように、ＤＤＰモジュール１０６
に入る書込みデータは、ＭＭＵ内で生成された書込み選
択信号に基づいて第１の書込みバッファ２２０へとラッ
チングされる。書込み中のデータは好ましくは一度に５
ビツトで刻時され、書込み選択信号は好ましくは、同様
にＭＭＵモジュール内で生成された書込みストローブ信
号に基づいてデコーダユニット２２１へとストローブさ
れる３ビツトの信号の形をしている。入５ビットデータ
グループを収納するため、書込みバッファ２２０には、
複数の５ビツトラツチが備えられている。好ましくは、
最高４０のデータビットが読取りバッファ２２０内にラ
ッチングされうるように８組のラッチが備えつけられる
。

各々の入５ビットデータグループは、書込みストローブ
信号によりデコーダユニット内に刻時されている書込み
選択信号に応えて、デコーダユニット２２１により与え
られるロード有効化信号に基づいて、選択された１つの
ラッチセント内にラッチングされる。

第１の書込みバッファ２２０内に記憶された４０のデー
タビットは次に、ＭＭＵ内で生成され書込みストローブ
信号と共にバッファ２２２に与えられた書込み有効化信
号に基づいて第２の書込みバッファ２２２内にラッチン
グされる。バッファ２２２からの書込みデータは次に、
相応する記憶セグメント内に位置づけされたＤＲＡＭ上
へのレベル翻訳装置２２３による適当なレベル翻訳（標
準的には、ＤＲＡＭＳのために用いられるＴＴＬ論理か
ら記憶システムモジュールを通して一般に用いられるＥ
ＣＬ論理までの間）の後、並行して転送される。

読取りデータ経路を考えると、アドレッシングされたＤ
ＲＡＭからのデータはまずレベル翻訳装置２２４を用い
て互換性ある論理レベルに翻訳され、同様に、記憶装置
内に記憶する前に書込みバッファ２２２により生成され
た４０ビツトの書込みデーターを受けとる２：１のマル
チプレクサ２２５に送り込まれる。マルチプレクサ２２
５は、ＭＣＤモジュールにより生成されたＤＲＡＭバイ
パス信号により索引付けされ（第１１図参照）、バイパ
ス信号が断定されていることがわかった場合、書込みバ
ッファ２２２により出力された書込みデータは、ＳＣＵ
に中継されるため第１の読取リバッファ２２６へと転送
される。一方ＤＲＡＭバイパス信号が判定されていない
場合、マルチプレクサ２２５は、記憶システムがステッ
プ式オペレーションモードで作動させられているときに
はＤＣＡモジュールにより生成されたステップモード読
取り有効化信号又、通常の記憶オペレーションの間はＭ
ＣＤ　（第１１図、ブロック２０６．２０７参照）によ
り生成されたバッファ２２６のための読取り有効化信号
、のいずれかに基づいて、ＤＲＡＭから読みとられた４
０ビツトのデータを第１の読取りバッファ２２６に転送
する。

次に、読取リバッファ２２６からのデータは、バッファ
のための書込み有効化信号に基づいて第２の読取りバッ
ファ２２７内に４０ビツトのデータストリームとして転
送される。読取りバッファ２２７は第１の書込みバッフ
ァ２２０と類似したもので、複数のランチセットを含ん
でいる。各ランチセットは、ＭＭＵにより生成された読
取り選択信号と共にバッファのための読取り有効化信号
に基づいて５つのデータビットを記憶することができる
。バッファ２２７からのラッチングされた４０のデータ
ピントは、５ビツトの８＝１マルチプレクサ２２８まで
５ビツトのデータブロックにて転送され、このマルチプ
レクサからデータは、ＭＭＵを通して中継された読取り
ストローブ信号に基づいて読みとりデータとして場合に
よってＳＣＵに伝送されるべく５ビツトの出力ラッチま
で転送される。読取りストローブ信号は好ましくは、Ｓ
ＣＵ上に備えられたプログラム可能なりロック（第２図
の６６）からうまく抽出できるバッフ１記憶されたクロ
ック信号である。

読取りストローブ信号は又、出力ラッチ２２９を通して
まずＳＣＵに転送されるべきラッチングされたデータの
特定の５ビツトセントを識別するため読取り選択信号を
マルチプレクサ２２８内に刻時する；従って、読取り選
択信号は、記憶指令の起点であるシステムユニットによ
り要求された最初のカッドワードに基づいてデータがＳ
ＣＵまで「ラップ（折返し）」シて出される方法を制御
するのに役立つ。

ここで第１３図を見てみると、ＭＭＵ　（第２図の３６
）の記憶モジュール（第５図の１００）内で使用するた
めのＤＣＡモジュール（第５図及び６Ｂ図の１１６）内
で全体的に２３０という番号で表わされている制御信号
経路の概要図が示されている。ＤＣＡモジュールは、基
本的に、ＤＲＡＭベースの記憶セグメントのために制御
信号をバッフ１記憶し、一定の与えられたＭＭＵユニッ
トを含むさまざまなモジュールのオペレーションのため
の相応する指令信号の生成のための手段として機能する
。さらに限定的に言うと、ＤＣＡには、（詳しく前述さ
れているように）ＡＣＵ内でＭＣＤモジュールにより生
成された全てのＤＲＡＭ制御信号を受け入れるための２
：１のマルチプレクサ２３１が含まれている。さらに、
マルチプレクサ２３１は又、第１１図中のＢ　ｘ　ｓ　
Ｔｌｌ？１１装置２０３とステップモード制御装置２０
４により生成されたもののような非Ｍ　Ｍ　ＣＩ！御倍
信号受けとる。

ＭＣＤからのＤＲＡＭ制御信号は、レベル翻訳手段２３
２により適当な論理レベルに翻訳された後、ＭＵＸ２３
１に送り込まれる。

ステップモードオペレージジン又は自己試験オペレージ
ジンの間に断定される有効化信号は、ＭＵＸ　２３１に
送り込まれ、記憶サブシステムが通常のオペレーション
モード以外で作動させられているとき非ＭＣＤ　ＤＲＡ
Ｍ制御信号を有効化するためのベースとして用いられる
。これらの信号は次に適当なレベル翻訳手段２３３を通
してパスされ、相応する記憶セグメントに適用されるべ
く利用可能である０通常のオペレーションモードの間、
マルチプレクサ２３１は、その出力としてＭＣＤが生成
したＤＲＡＭ制御信号を選択し、これらの信号は次にレ
ベル翻訳され、相応する記憶セグメント内に位置づけさ
れ？、：　Ｄ　ＲＡ　Ｍに適用すべく利用されうる。

ＤＣＡモジュールは、ステップ制ＪＭＵＸ２３１を有効
化するため、ステップモードオペレーションの間にデー
タトランスファラッチを有効化するため、そしてＤＲＡ
Ｍ上で再生オペレーションを実行する必要性を示す再生
フラグを受けとるための指令を含むその他のシステム制
御指令をも受け入れる指令バッファ２３４において、レ
ベル翻訳の後にＭＣＤ　ＤＲＡＭ制御信号を受けとるよ
うに適合されている。指令バッファ２３４は、選択され
た入力指令に対応させて指令バッファ２３４内側に記憶
されている予じめ定められた指令出力に基づいて、ＭＣ
Ｄ及びシステム制御指令の受領に応え相応する指令出力
を生成するよう適合されている。

指令バッファ２３４により生成された指令出力には、待
機オペレーションモード、記憶サイクルの一定の部分で
ＭＭＵ内の一定のモジュールが使用中であるという事実
そして記憶サブシステムのための自己試験オペレーショ
ンモードの有効化を表示する信号が含まれる。

第１４図は、本発明の好ましい記憶装置構成に従ったＤ
ＣＡモジュール（第５図及び第６図中の１１６）内部の
全体に２４０という番号で示されたアドレス経路と、こ
のモジュールにより記憶アドレスが処理される方法の概
要図を示している。

ＤＣＡアドレス経路２４０には、それぞれ翻訳手段（２
４２及び２４３）を通しての適当なレベル翻訳の後、Ｍ
ＭＵに与えられた記憶アドレスと相応するアドレスパリ
ティピットを組合わせて受入れるための第１のアドレス
ラッチ２４１が含まれている０次にアドレスデータは、
レベル翻訳手段２４４を通過した後相応すふ記憶セグメ
ントのためにＭＭＣユニットにより生成されたアドレス
ストローブ信号に基づいて、アドレスラッチ２４１に刻
時される。ラッチ２４１からの記憶アドレスデータは次
に、相応するセグメント（この場合セグメント０）につ
いての１つのアドレスマルチプレクサ２４５に転送され
、ここから、レベル翻訳手段２４６による処理の後アド
レスされた記憶セグメントに中継されるべく利用できる
ことになる。

入力端の記憶アドレスデータも、ＭＭＵ内の第２のセグ
メントに相当する第２のアドレスラッチ２４７にも送り
込まれる。これらのデータは、翻訳手段２４８によるレ
ベル翻訳の後相応するセグメント（この場合セグメント
１）のためにＭＭＣにより生成されたアドレスストロー
ブ信号に基づいてラッチ２４７内に刻時される。ラッチ
２４７からのアドレスデータは次に、セグメント１のた
めのマルチプレクサ２４９へと送り出され、ここからデ
ータは、適当な翻訳手段２５０を通過した後相応する記
憶セグメントへ中継されるべく利用可能となる。

通常のオペレーションの間、アドレスパリティデータは
、アドレッシングされている特定の記憶セグメントに応
じてアドレスラッチ（２４１及び２４７）の１つにスト
ローブされる。好ましくは、列アドレスよりも先に行ア
ドレスが記憶される。

その後アドレスデータはマルチプレクサ２４５．２４９
のうち次に続くものを通ってパスされ、レベル翻訳の後
、望ましいセグメントに中継されるべく利用可能となる
。行アドレスがまず刻時され、予じめ定められた遅延の
後、行アドレスが利用可能になる。自己試験オペレーシ
ョンの間、上述のものと基本的に同じ順序が実行される
。しかしながら、アドレスラッチへとストローブされた
アドレスデータは、試験を目的として従来のアドレスパ
ターン生成装置（図示せず）を通してＭＭＵモジュール
により生成された記憶アドレスである。

ストローブされたデータに対して実行される、その後の
多重化及びレベル翻訳オペレーションは、通常のオペレ
ーションモードの間に実行されるものと同じである。

それぞれセグメント０及びセグメント１に相当するラッ
チ２４１及び２４７がらのアドレスデータは又、ステッ
プモードオペレーション中にＤＲＡＭ制御装置から離れ
てアドレスデータを経路指定させることのできる別々の
アドレスを提供するステップモードマルチプレクサ２５
１へ別の入力として送り込まれうる。ステップ式オペレ
ーションモードの間、マルチプレクサ２５１は、行及び
列アドレスを相応する記憶セグメントに選択的にチャネ
リングするよう作動する。さらに限定的に言うと、ステ
ップモードでは、行及び列アドレスは、同じアドレスラ
ッチで順次記憶されない。その代り、行及び列アドレス
が分離されアドレスラッチに別々に送り込まれるように
、大記憶アドレスは分割される。例えば、行アドレスは
ラッチ２４１で記憶され、一方列アドレスはラッチ２４
７で記憶される。行及び列アドレスの両方共、次に、相
応するアドレスマルチプレクサ（２４５又は２４９）及
びレベル翻訳装置（２４６及び２５０）による処理の後
、ラッチングされ指定された記憶セグメント（セグメン
ト０又は１）へとステップモードマルチプレクサを通し
てチャネリングされる。

ここで第１５図を参照すると、標準的な記憶装置読みと
り（ｒｅａｄ−ｆｒｏｍ−ｍｓＩＩ＋ｏｒｙ）要求を実
行する上で本発明に基づくシステムに従って提供される
インターフェイス活動を例示する全体に２６０という番
号で記された簡略流れ図が示されている。

インターフェイス活動は、指令バッファが記憶指令を受
入れるために利用可能であることを示ずＡＣＵからＳＣ
Ｕまでの信号の送信によりステップ２６１で開始される
。ステップ２６２では、ＳＣＵによる実行に対して優先
化された記憶指令は、相応する索引フィールドと共にＡ
ＣＵに転送される。受けとられた記憶指令は、ＣＰＵ又
は入出力記憶装置のオペレーションのいずれかに適用可
能な制約条件の適当なプロトコルに従うことができるよ
うにシステムＣＰＵ又は入出カニニットのいずれにより
その指令が開始されたかを見極めるため、ステップ２６
３で検査される。さらに限定的に言うと、要求している
ユニットがＣＰＵであることがわかった場合、ステップ
２６４が開始され、記憶システムは、書込み転送を一度
に８つのカッドワードに制約する条件及び転送されたデ
ータの全ての長ワードに対し１つずつの単一マスクビッ
トの規定条件を含んでいることが好ましいＣＰＵ制約条
件プロトコルに従う。

要求しているユニットが入出カニニットであることがわ
かった場合、ステップ２６５が着手される。ここでは、
好ましくは書込み転送が１．２．４．６、又は８のカッ
ドワードのうちのいずれか１つについて許可されている
ような入出力制約条件下プロトコルが遵守される。さら
に、好ましくは、入出力オペレーションの場合転送され
たデータの各々全てのバイトについて単一のマスクビッ
トが特定される。

その後、ステップ２６６では、受入れられた記憶指令は
復号され、中でもアクセス中の記憶装置の特定のセグメ
ント及びバンクの指示を与える。

ステップ２６７では、記憶指令を実行するためにＭＣＤ
モジュールが利用できるか否かの検査が行なわれる：Ｍ
ＣＤモジュールはこの段階で記憶装置の要求されたセグ
メントが利用可能か否かの指示を与える。アドレス記憶
セグメントが利用可能である場合には、相応する記憶ア
ドレスは、索引フィールドを用いてＭＭＵ丙にストロー
ブされ、行１列選択信号はＳＣＵに中継し戻される。

次に記憶モジュールのＤＲＡＭ制御が、ステップ２６９
において、ＭＯＤにより生成されるＤＲＡＭ制御信号を
用いて開始される。ステップ２６０では、ＭＣＤが生成
した制御信号のバッファ記憶及び適当なレベル翻訳が、
ＤＣＡモジュールを通して実行される。

アドレッシングされた記憶セグメントからの読取りデー
タは、次にステップ２７１で記憶モジュールの読取りバ
ッファ内にラッチングされる。

ＤＲＡＭデータのラッチングの後、ステップ２７２でＭ
ＭＣ読取りデータ転送順序が行なわれ、次にステップ２
７３においてＭＭＣからＳＣＵに「データ準備完了」表
示が転送される。

ＳＣＵが要求されているデータを受入れることのできる
状態になったとき、ステップ２７４でＭＭＣに対し「デ
ータ転送」表示信号が伝送される。その結果、実行され
た記憶指令により指定された開始データビットを指示す
る情報と共に、ステップ２７５においてＤＤＰモジュー
ルを通してＳＣＵまで要求された読取りデータが転送さ
れることになる。この段階で、記憶指令の起点となった
システムユニットに対し読取りデータが転送され、その
後ステップ２７６において、ＳＣＵが生成した優先順リ
スト上の次の記憶指令を受けとり実行するためにＡＣＵ
が利用可能となる。

ＡＣＵにより処理されＡＣＵを通して中継された信号内
の誤り検出及び補正は、ＡＣＵモジュール上に備わって
いる標準的な専用ＥＣＣ論理（図示せず）により達成さ
れる。誤り検出論理は、単一の間欠故障の検出を可能に
し、ＡＣＵとＭＭＵの間を走るもの以外の全ての信号グ
ループにパリティビットが付けられた時点で作動する。

さらに限定的に言うと、ＳＣＵとＡＣＵの間で中継され
た全ての信号グループならびにＡＣＵ自体の中のモジュ
ール式マクロ電池アレイの間の信号グループはパリティ
により保護されている。ＳＣＵからＭＭＵまでの直接ア
ドレス経路も又パリティビットにより保護されている。

ＡＣＵとＭＭＵの間の制御経路にはパリティ検査が備わ
っており、一方ＡＣＵとＭＭＵの間のデータ経路にはＥ
ＣＣ検査ビットが備わっている；奇数パリティ計算は、
ＭＭＵにより行なわれ、ＡＣＵに中継し戻される。

これは、システムクロックのタイミングが無いと、制御
信号のラッチングが困難になるからである。

誤りの補正、さらに特定的に言うと記憶されたデータ上
の単一ビット誤り補正及び２重ビット誤り検出は、ＡＣ
Ｕ上に含まれている標準的なＥＣＣ論理により行なわれ
る。データ誤りの報告は、ＡＣＵ内にある誤りレジスタ
を使用して行なわれ、その内容は誤り検出後上述のデー
タ経路を介して５ＰＵ１８　（第２図）まで、ＳＣＵの
制御論理セクションを通って転送される。ＡＣＵは、制
御及びアドレス信号に関するもののような致命的な誤り
が検出されたとき通常の報告機構（すなわち誤りレジス
タダンピングプロセスを通して）をバイパスすることに
より、システムの無欠性を確保する。

これを達成するため、ＡＣＵは、致命的な誤りの報告専
用の単一の出力信号ラインを、ＡＣＵモジューラ構造の
基礎である各マクロ電池アレイ上に有するように設計さ
れている。致命的な誤り信号は全て、単一のマクロ電池
アレイモジュール好ましくはＡＣＵ３４（第３図）上の
ＭＭＣ７０へと経路指定され、効果的に処理が行なわれ
る。

ＭＭＣ７０は、報告された致命的な誤り信号を直接ＳＣ
Ｕ内の適切な制御論理に経路指定し、この論理の方は信
号をサービス処理装置１８へと中継する。５Ｐ０１８　
　（第２図）はその制御Ｉｉミライン通して、システム
クロックを停止させ、記憶装置の内容が侵されないよう
に記憶モジュールが待機オペレーションに入れられ再生
サイクルがＤＲＡＭ上で起動させられるような走査オペ
レーションモードの下で、システムは、適切なＳＰＵに
より開始された初期接続手順を通して機能を続行する。

上述のプロセスにより、致命的な誤りがすみやかに報告
されることになり、走査オペレーションモードの下で補
正措置に着手することが可能となる。

【図面の簡単な説明】

第１図は、複数のプロセッサが、システム制御ユニット
（ＳＣＵ）の制御の下に演算させられるマルチ・プロセ
スコンピュータシステムにおいて本発明を使用したとき
の簡単化されたブロック図、第２図は、本発明によるＳ
ＣＵとシステムメモリとの間の連通リンクとしての役目
をするメモリサブ・システムを示すブロック図、 第２Ａ図は、ブロック境界におけるメモリセグメントの
さし込みを示す好ましいメモリ構成のブロック図、 第３図は、ＳＣＵとシステムメモリとの間のインターフ
ェース作用を与えるアレー制御ユニット（ＡＣＵ）のモ
ジュラ−構成の分解図、第４Ａ図は、ＡＣＵモジュール
内に使用される主制御（ＭＭＣ）モジュールを示すブロ
ック図、第４Ｂ図は、ＡＣＵモジュール内で使用される
メモリ制ＷＤＲＡＭ　（ＭＣＤ）モジュールを示すブロ
ック図、 第４Ｃ図は、ＡＣＵモジュール内で使用されるメモリデ
ータ通路（ＭＤＰ）モジュールを示すブロック図、 第５図は、ＳＣＵとメモリとの間にインターフェースを
与えて、第３および４図のＡＣＵを使用するための主メ
モリユニット（ＭＭＵ）のモジュラ−構成を示す正面図
、 第６Ａ図は、主メモリユニット（ＭＭＵ）のメモリユニ
ットに使用される種類のＤＲＡＭデータ通路（Ｄ　Ｐ　
Ｐ）モジュールのブロック図、第６Ｂ図は、主メモリユ
ニット（ＭＭＵ）のメモリモジュールに使用されるＤＲ
ＡＭＩｒＩ御および呼出しくＤＣＡ）のブロック図、 第７図は、ＳＣＵとＡＣＵとの間のデータ伝達信号の相
対配置を示すタイミングブロック図、第８図は、メモリ
演算用読み通路を与えてＭＭｔｌとＭＤＰとのモジュラ
−構成および演算の詳細を示すブロック図、 第９図は、ＭＭＵとＭＤＰモジュールとによるメモリ演
算用書き通路の用意を示すブロック図、第１θ図は、Ａ
ＣＵにおけるＭＭＣモジュールに対する好ましい機構の
さらに詳細を示すブロック図、 第１１図は、ＡＣＵにおけるＭＣＤモジュールのモジュ
ラ−構成の詳細を示すブロック図、第１２図は、第６Ａ
図のＤＤＰモジュールに対する好ましいモジュラ−形状
の詳細図、第１３図は、ＭＭＵのメモリモジュールにお
いて使用するＤＣＡモジュールの内側における制御信号
通路を示すブロック図、 第１４図は、本発明の好ましいメモリ形状によるＤＣＡ
モジュールの内側における呼出し通路を示すブロック図
、および 第１５図は、本発明による、メモリ演算を実行するとき
に含まれる基本順序を示す前車化されたフローチャート
を示すものである。 １０・・・・・・マルチプロセスシステム１２・・・・
・・中央プロセスユニット１４・・・・・・システム制
御ユニット１６・・・・・・主メモリ １８・・・・・・入出力制御器 ２０・・・・・・Ｉ１０インターフェース２ＯＡ・・・
・・・Ｉ１０ユニット ２２・・・・・・サービスプロセッサ／コツト ２４・・・・・・メモリモジュール ２６・・・・・・指示モジュール ２８・・・・・・実行モジュール ンソーｌレユニ ＦＩＧ６Ａ ヒＩ　Ｇ　６Ｂ Ａ ｓｃυが正当ｔｌ命令を受：する ＣＰＬＪが”　５ＥＮＤＤＡＴＡ”　ヲ受Ｉｔ　６ＦＩ
Ｇ、７

Claims (18)

【特許請求の範囲】
1. （１）複数の中央処理ユニット（ＣＰＵ）と、少なくと
   も１つの入力／出力（Ｉ／Ｏ）ユニットとを含むシステ
   ムユニットと、 データを記憶するためのシステムメモリであって、独立
   してアクセスできるメモリセグメントを含む少なくとも
   １つのメモリユニットを備えているようなシステムメモ
   リと、 上記ＣＰＵを並列形態で動作させると共に、上記ＣＰＵ
   及び他のシステムユニットがメモリのアドレスされたセ
   グメントを制御可能にアクセスできるようにするための
   システム制御ユニット（ＳＣＵ）とを具備し、このＳＣ
   Ｕは、上記システムユニットからのメモリコマンドを受
   け入れ、上記メモリコマンドに付随するメモリアドレス
   をデコードし、そしてメモリコマンドを発生しているシ
   ステムユニット及びそれに対応するアドレスされたメモ
   リセグメントとの間でのデータのやりとりを受け入れる
   ように動作し、そして さらに、上記ＳＣＵと上記システムメモリとの間に通信
   を確立するための専用インターフェイス手段を具備し、
   このインターフェイス手段は、その一端が上記ＳＣＵに
   リンクされ、その他端が上記システムメモリを構成する
   メモリユニットにリンクされ、さらに上記インターフェ
   イス手段は、メモリユニットにおける対応するアドレス
   されたセグメントをアクセスしそして上記コマンドに関
   連したデータを上記ＳＣＵ及びメモリユニット内の対応
   するアドレスされたセグメントとやりとりすることによ
   り、上記ＳＣＵから受け取ったメモリコマンドを制御可
   能に実行できるものであることを特徴とするマルチプロ
   セッサコンピュータシステム。
2. （２）上記インターフェイス手段は、上記ＳＣＵからの
   メモリコマンド及びそれに関連したデータを受け入れて
   デコードするための手段と、デコードされたコマンド及
   びそれに対応するメモリアドレスを上記システムメモリ
   を構成する上記メモリユニットのうちの対応するユニッ
   トへ転送するのを調整するための手段と、所与のメモリ
   コマンドに関連したデータを上記ＳＣＵ及び上記システ
   ムメモリ内の対応するメモリユニットのアドレスされた
   セグメントへ転送するのを調整するための手段とを備え
   ている請求項１に記載のマルチプロセッサシステム。
3. （３）上記インターフェイス手段によって受け入れられ
   てデコードされる上記メモリコマンドは、それに関連し
   たインデックスを含み、上記インターフェイス手段は、
   メモリコマンドがメモリの使用可能なセグメントをアド
   レスするかどうかを確かめるための手段と、アドレスさ
   れるセグメントが使用できるものである場合に上記イン
   デックスを上記ＳＣＵへ返送中継し、これにより、ＳＣ
   Ｕからの上記メモリコマンドに関連したアドレスを上記
   システムメモリへ転送し始めるようにするための手段と
   を備えている請求項２に記載のマルチプロセッサシステ
   ム。
4. （４）上記インターフェイス手段は、さらに、先のメモ
   リコマンドによって現在アドレスされているメモリセグ
   メントが後のメモリコマンドによってアドレスされたと
   きにこれを検出しそして上記メモリセグメントがアクセ
   スにアクセスできるようになるまで上記後のコマンドに
   関連したインデックスを上記ＳＣＵに返送する動作を遅
   延するための手段を備えている請求項３に記載のマルチ
   プロセッサシステム。
5. （５）上記インターフェイス手段の上記中継手段は、上
   記インデックスとともに、関連メモリコマンドによって
   メモリセグメント内でアドレスされる特定の行または列
   を表す信号も返送中継する請求項４に記載のマルチプロ
   セッサシステム。
6. （６）上記インターフェイス手段においてデータ転送を
   調整するための上記手段は、ＳＣＵと上記インターフェ
   イス手段との間の配置された第１データ経路を経て上記
   ＳＣＵからメモリコマンドに関連したデータを受け入れ
   るための手段と、上記インターフェイス手段にリンクさ
   れた上記メモリユニットへ上記データを転送するための
   手段と、上記メモリユニットデータから、上記ＳＣＵか
   らのメモリコマンドに対応するデータを受け入れて、こ
   のデータを上記第１のデータ経路を経て上記ＳＣＵへ転
   送するための手段とを備えた請求項２に記載のマルチプ
   ロセッサシステム。
7. （７）複数のプロセッサを少なくとも１つの入力／出力
   （Ｉ／Ｏ）ユニットと組み合わせて並列形態で動作させ
   るためのシステム制御ユニット（ＳＣＵ）を有する形式
   のマルチプロセッサシステムにおいて、 （ａ）独立してアクセスできるＤＲＡＭベースのメモリ
   セグメントを含む少なくとも１つの主メモリユニット（
   ＭＭＵ）と、 （ｂ）上記ＳＣＵとＭＭＵとの間に配置された専用のイ
   ンターフェイス手段とを具備し、この専用インターフェ
   イス手段は、（ｉ）ＣＰＵまたはＩ／ＯユニットからＳ
   ＣＵを経てメモリコマンドを受け入れる手段を備え、上
   記メモリコマンドは上記メモリセグメントのうちの使用
   可能なセグメントをアドレスする実行可能なアドレスと
   、上記メモリセグメントのうちの使用不能なセグメント
   をアドレスする実行不能なアドレスとを含むものであり
   、そしてさらに上記インターフェイス手段は、 （ｉｉ）ＳＣＵと対応的にアドレスされたメモリセグメ
   ントとの間でコマンドに関連したデータを転送すること
   により上記使用可能なメモリセグメントをアドレスする
   メモリコマンドを実行するための手段を備えたことを特
   徴とするマルチプロセッサシステム。
8. （８）上記インターフェイス手段は、メモリコマンドデ
   ータを転送するための制御ライン、メモリコマンドに関
   連したデータを転送するためのデータ経路ライン、及び
   メモリコマンドに関連したメモリのアドレスされたセグ
   メントを指定するデータを転送するためのアドレス経路
   ラインを経て、上記ＳＣＵ及びそれに対応するＭＭＵに
   リンクされる請求項７に記載のマルチプロセッサシステ
   ム。
9. （９）上記インターフェイス手段は、 データ経路、アドレス経路及び上記メモリセグメントに
   含まれたＤＲＡＭに対する制御信号を発生するために主
   メモリ制御（ＭＭＣ）手段を含むマクロセルアレイ制御
   ユニット（ＡＣＵ）と、 上記データ経路を経て行われるデータの両方行転送を調
   整するためのメモリデータ経路 （ＭＤＰ）手段と、 上記システムメモリの上記メモリセグメントに含まれた
   ＤＲＡＭのロード動作及びアンロード動作を含む動作を
   制御するためのメモリ制御ＤＲＡＭ（ＭＣＤ）手段を備
   えている請求項８に記載のマルチプロセッサシステム。
10. （１０）複数の中央処理ユニット（ＣＰＵ）及び少なく
    とも１つの入力／出力（Ｉ／Ｏ）ユニットを含む複数の
    システムユニットと、データを記憶するためのシステム
    メモリとを備えたマルチプロセッサコンピュータシステ
    ムを操作する方法において、上記メモリは独立してアク
    セスできるメモリセグメントを含む少なくとも１つのメ
    モリユニットよりなるものであり、上記方法は、上記Ｃ
    ＰＵの並列形態で動作させると共に、上記ＣＰＵ及び他
    のシステムユニットがメモリのアドレスされたセグメン
    トを制御可能にアクセスできるようにするためのシステ
    ム制御ユニット（ＳＣＵ）を設け、 上記ＳＣＵは、上記システムユニットからのメモリコマ
    ンドを受け入れ、上記メモリコマンドに付随するメモリ
    アドレスをデコードし、そしてメモリコマンドを発生し
    ているシステムユニット及びそれに対応するアドレスさ
    れたメモリセグメントとの間でのデータのやりとりを受
    け入れるように動作し、 上記ＳＣＵと上記システムメモリとの間に通信を確立す
    るための専用インターフェイス手段を設け、このインタ
    ーフェイス手段はその一端が上記ＳＣＵにリンクされそ
    してその他端が上記システムメモリを構成するメモリユ
    ニットにリンクされ、そして 上記メモリユニット内の対応するアドレスされたセグメ
    ントをアクセスし、そして上記コマンドに関連したデー
    タを上記ＳＣＵ及びメモリユニット内の上記対応するア
    ドレスされたセグメントとの間でやりとりすることによ
    り、上記ＳＣＵから受け取ったメモリコマンドを制御可
    能に実行できるように上記インターフェイス手段を動作
    させるという段階よりなることを特徴とする方法。
11. （１１）上記インターフェイス手段は上記ＳＣＵからの
    メモリコマンド及びそれに関連したデータを受け入れて
    デコードし、このデコードされたコマンド及びそれに対
    応するメモリアドレスを上記システムメモリを構成する
    上記メモリユニットのうちの対応するユニットへ転送す
    るのを調整し、そして所与のメモリコマンドに関連した
    データを上記システムメモリの対応するメモリユニット
    のアドレスされたセグメント及び上記ＳＣＵとの間で転
    送するのを調整するように作動される請求項１１に記載
    のマルチプロセッサシステムを操作する方法。
12. （１２）上記インターフェイス手段によって受け入れら
    れてデコードされる上記メモリコマンドは、それに関連
    したインデックスを含んでおり、上記インターフェイス
    手段は、メモリコマンドがメモリの使用可能なセグメン
    トをアドレスするかどうかを確かめ、そしてアドレスさ
    れるセグメントが使用可能な場合に上記インデックスを
    上記ＳＣＵに返送中継するように作動され、これにより
    上記メモリコマンドに関連したアドレスをＳＣＵから上
    記システムメモリへ転送し始める請求項１０に記載の方
    法。
13. （１３）上記インターフェイス手段は、さらに、先のメ
    モリコマンドによって現在アドレスされているメモリセ
    グメントを後のメモリコマンドがアドレスするときにそ
    れを検出し、そして上記メモリセグメントがアクセスで
    きるようになるまで上記後のコマンドに関連したインデ
    ックスを上記ＳＣＵに返送するのを遅延するように作動
    される請求項１２に記載の方法。
14. （１４）上記インターフェイス手段は、関連メモリコマ
    ンドによってメモリセグメント内でアドレスされている
    特定の行又は列を表す信号を上記インデックスと共に返
    送中継するように動作される請求項１３に記載の方法。
15. （１５）上記インターフェイス手段は、上記ＳＣＵと上
    記インターフェイス手段との間に配置された第１のデー
    タ経路を経て上記ＳＣＵからメモリコマンドに関連した
    データを受け入れて、このデータを上記インターフェイ
    ス手段にリンクされた上記メモリユニットに転送すると
    共に、上記メモリユニットから、上記ＳＣＵからのメモ
    リコマンドに対応するデータを受け入れて、このデータ
    を上記第１のデータ経路を経て上記ＳＣＵに転送するよ
    うにする請求項１４に記載の方法。
16. （１６）複数のプロセッサを少なくとも１つの入力／出
    力（Ｉ／Ｏ）ユニットと組み合わせて並列形態で動作さ
    せるためのシステム制御ユニット（ＳＣＵ）を有する形
    式のマルチプロセッサシステムを操作する方法において
    、 （ａ）独立してアクセスできるＤＲＡＭベースのメモリ
    セグメントを含む少なくとも１つの主メモリユニット（
    ＭＭＵ）を使用し、 （ｂ）ＳＣＵとＭＭＵとの間に配置された専用のインタ
    ーフェイス手段を設け、そして （ｃ）上記専用のインターフェイス手段を動作させて、
    （ｉ）ＣＰＵ又はＩ／ＯユニットからＳＣＵを経てメモ
    リコマンドを受け取り、このメモリコマンドは、上記メ
    モリセグメントの使用可能なセグメントをアドレスする
    実行可能なアドレスと、上記メモリセグメントのうちの
    使用不能なセグメントをアドレスする実行不能なアドレ
    スとを含むものであり、そして（ｉｉ）上記コマンドに
    関連したデータをＳＣＵとそれに対応するアドレスされ
    たメモリセグメントとの間で転送することにより、上記
    使用可能なメモリセグメントをアドレスするメモリコマ
    ンドを実行するという段階を具備することを特徴とする
    方法。
17. （１７）上記インターフェイス手段は、メモリコマンド
    データを転送するための制御ライン、メモリコマンドに
    関連したデータを転送するためのデータ経路ライン、及
    びメモリコマンドに関連したメモリのアドレスされたセ
    グメントを指定するデータを転送するためのアドレス経
    路ラインを経て、上記インターフェイス手段がＳＣＵ及
    びそれに対応するＭＭＵにリンクされた請求項１６に記
    載のマルチプロセッサシステムを操作する方法。
18. （１８）上記インターフェイス手段は、さらに、データ
    経路、アドレス経路及び上記メモリセグメントに含まれ
    たＤＲＡＭに対する制御信号を発生し、上記データ経路
    を経てデータの両方行転送を調整し、そして上記システ
    ムメモリの上記メモリセグメントに含まれたＤＲＡＭの
    ロード動作及びアンロード動作を含む動作を制御するよ
    うに動作される請求項１７に記載の方法。