CH699208B1 - Circuit processeur à mémoire partagée et système tampon. - Google Patents

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Abstract

Le circuit processeur (1) est d’architecture Harvard. Ce circuit processeur comprend une unité de calcul (2), un premier élément mémoire (3a) pour le stockage des données et un second élément mémoire (4a) pour le stockage des instructions. Lesdits premier et second éléments mémoires (3a, 4a) sont reliés par au moins un bus de communication (5, 6) à l’unité de calcul. Le circuit processeur comprend des moyens de gestion (8) placés entre les premier et second éléments mémoires et l’unité de calcul et capables de sauvegarder plusieurs données ou instructions pour gagner du temps en cas de lecture successive.

Description

Description [0001] La présente invention concerne de manière générale un circuit processeur. Ce circuit processeur comprend une unité de calcul, un premier élément mémoire pour le stockage des données et un second élément mémoire pour le stockage des instructions. Lesdits premier et second éléments mémoires sont reliés par au moins un bus de communication à l’unité de calcul.
Arrière-plan technologique [0002] Les circuits processeurs de type Harvard sont connus dans l’art antérieur et sont représentés à la fig. 1. Cette architecture Harvard permet ainsi une rapidité accrue du circuit processeur du fait que l’accès aux instructions et aux données peut être effectué au même moment. Les circuits processeurs 1 possédant une telle architecture se présentent sous la forme d’une unité de calcul 2 communiquant avec deux unités mémoires distinctes 3, 4. La première des unités mémoires 4 sert au stockage des instructions alors que la deuxième unité mémoire 3 sert au stockage des données. Chaque unité mémoire 3, 4 communique avec l’unité de calcul 2 via un bus de communication 5, 6 respectif. Cette architecture se caractérise alors par une séparation des données et des instructions.
[0003] Néanmoins, ce type d’architecture possède certains inconvénients. En effet, cette architecture impose deux unités mémoires physiquement distinctes augmentant ainsi la surface dédiée auxdites unités mémoires et donc la surface du circuit processeur intégré.
[0004] D’autre part, ce type d’architecture à deux unités mémoires séparées n’est pas flexible d’utilisation. Effectivement, même s’il est possible d’adapter la taille des deux unités mémoires selon l’utilisation qui en sera faite, cette adaptation nécessite une modification physique de la taille des deux unités mémoires. Cette modification entraîne des coûts supplémentaires dus à la nécessité d’effectuer un travail de conception au niveau du composant en lui-même.
[0005] Il est également connu de l’art antérieur le document US 2002/0 184 465 qui décrit un circuit processeur utilisant une architecture similaire à une architecture Harvard. Ce circuit processeur est conçu de sorte à posséder les avantages de vitesse de traitement de l’architecture Harvard. En effet, le circuit processeur décrit par le document US 2002/ 0 184 465 comprend une architecture où la zone mémoire contenant les instructions est également capable de stocker des données. Cette architecture possède néanmoins deux unités mémoires distinctes, une pour les instructions et une pour les données. Cette possibilité de stocker des données dans l’unité mémoire qui contient les instructions permet une certaine flexibilité d’utilisation.
[0006] Néanmoins, ce circuit processeur possède toujours deux unités mémoires distinctes avec une surface importante ce qui ne permet pas de résoudre le problème de surface de l’architecture Harvard. De plus, un autre inconvénient de ce circuit processeur est que celui-ci possède une flexibilité d’utilisation résultante d’une modification d’une architecture Harvard classique. Effectivement, le circuit processeur décrit une architecture Harvard classique qui possède bien deux unités mémoires distinctes et communiquant chacune avec l’unité de calcul via un bus de communication. Par contre, cette architecture est modifiée en ce que le bus de données est relié à la fois à la mémoire de données et à la mémoire programme. Ainsi, la flexibilité apportée par ce circuit processeur nécessite de modifier le circuit processeur dans sa profondeur et donc entraîne des coûts de développement non négligeables.
[0007] De plus, un des inconvénients du fait de stocker des données dans la mémoire programme vient de la différence de taille entre données et instructions. En effet, on constate généralement que les instructions sont codées sur un plus grand nombre de bits que les données. Ainsi, comme la mémoire programme est divisée en case mémoire de même taille que celle des instructions, il se peut que plusieurs données soient stockées dans une même case mémoire. Or, en mode lecture, on prend la case mémoire entière pour la lire. Dans le cas d’une lecture de données stockées dans la mémoire des instructions, une seule partie de la case est ainsi lue ce qui fait perdre du temps en cas de lecture de données successives. Résumé de l’invention [0008] L’un des buts principaux de la présente invention est de pallier aux inconvénients susmentionnés de l’art antérieur à savoir réaliser un circuit processeur d’architecture Harvard qui est à la fois flexible dans son utilisation, de surface moindre et qui ne perd pas de temps en cas de lecture de données successives, sans que ladite architecture ne soit modifiée.
[0009] A cet effet, l’invention concerne le circuit processeur exclusivement d’architecture Harvard cité ci-devant, caractérisé en ce que ledit circuit processeur comprend des moyens de gestion placés entre les premier et second éléments mémoires et l’unité de calcul et capables de sauvegarder plusieurs données ou instructions pour gagner du temps en cas de lecture successive.
[0010] Des modes de réalisation avantageux du circuit processeur font l’objet des revendications dépendantes 2 à 9.
[0011] Un avantage du circuit processeur est la possibilité de gagner du temps en cas de lecture de données successives. Effectivement, les moyens de gestion servant à gérer les communications entre l’unité de mémoire partagée et l’unité de calcul sont capables de sauvegarder l’intégralité de la case mémoire lue. Cette capacité permet de lire directement les données de la ladite case sauvegardée depuis les moyens de gestion dans le cas où l’autre donnée stockée dans la case doit être lue lors de la prochaine lecture.
[0012] Un second avantage du circuit processeur selon l’invention est que ce circuit processeur possède une surface moindre que celle d’une architecture Harvard selon l’art antérieur. En effet, l’utilisation d’une mémoire partagée permet au circuit processeur selon la présente invention de n’avoir qu’une seule unité mémoire physique pour contenir à la fois les données et les instructions, permettant ainsi de gagner de la surface. Ainsi pour un volume de stockage équivalent, une mémoire partagée a une surface plus faible que deux unités mémoires distinctes. Cette différence de surface vient du fait, que pour le cas de deux unités mémoires distinctes, tout est doublé tel que les organes de contrôle et de commande alors que pour une mémoire partagée, c’est-à-dire une seule unité mémoire, tous ces éléments ne sont présents qu’en un seul exemplaire.
[0013] Un autre avantage est la flexibilité d’utilisation de la mémoire partagée. En effet, le fait d’avoir une seule unité mémoire permet plus de flexibilité dans l’allocation du volume mémoire. Cette flexibilité est une conséquence du regroupement des données et des instructions dans la même unité physique. Une séparation virtuelle peut être facilement réalisée et s’adapter pour allouer plus ou moins de volume mémoire aux données ou aux instructions.
Brève description des figures [0014] Les buts, avantages et caractéristiques du circuit processeur apparaîtront plus clairement dans la description détaillée suivante d’au moins une forme de réalisation de l’invention donnée uniquement à titre d’exemple non limitatif et illustrée par les dessins annexés sur lesquels: la fig. 1 déjà citée représente de manière schématique le circuit processeur selon l’art antérieur; la fig. 2 représente de manière schématique le circuit processeur selon la présente invention; et la fig. 3 représente les différentes cases mémoires possibles contenus dans la mémoire partagée selon la présente invention.
Description détaillée de l’invention [0015] Dans la description suivante, toutes les parties du circuit processeur qui sont bien connues d’un homme du métier dans ce domaine technique ne seront expliquées que de manière simplifiée.
[0016] La fig. 2 représente de manière schématique un circuit processeur 1 possédant une architecture Harvard selon la présente invention. Ce circuit processeur 1 comprend ainsi une unité de calcul 2 et deux éléments mémoires 3a, 4a contenant pour l’une 3a, les données et pour l’autre 4a, les instructions. L’unité de calcul 2 aussi appelée unité arithmétique et logique est utilisée pour effectuer les opérations de base, cette unité 2 étant le cœur dudit circuit processeur. Cette unité de calcul 2 communique avec les éléments mémoires 3a, 4a via des bus respectifs de communication 5, 6. Ces bus de communication 5, 6 relient respectivement ladite unité de calcul 2 à l’élément mémoire 3a contenant les données et ladite unité de calcul 2 à l’élément mémoire 4a contenant les instructions et sont appelés respectivement bus de données 5 et bus de programme 6. Les moyens de communication 5, 6 comprennent en outre des moyens de gestion 8 pour gérer les communications entre la mémoire partagée 7 et l’unité de calcul 2. Ces moyens de gestion 8 se présentent sous la forme d’une interface mémoire 8 située entre la mémoire partagée 7 et l’unité de calcul 2. Cette interface 8 est d’une part reliée à la mémoire partagée 7 par un bus de communication 9 appelé bus mémoire et d’autre part reliée à l’unité de calcul 2 via le bus programme 6 et le bus de données 5. Cette interface mémoire 8 comprend des moyens à mémoires tampon 10, 11 servant à sauvegarder des données afin de rendre la lecture de données successives plus rapides.
[0017] Afin de gagner en flexibilité et de diminuer la surface du circuit processeur, il est possible de réunir les deux éléments mémoires 3a, 4a en un seul bloc physique afin de constituer une seule unité mémoire 7 formant ainsi une mémoire partagée. Cette mémoire est dite partagée car elle contient à la fois les données et les instructions. Préférentiellement, les éléments mémoires 3a, 4a sont regroupés les uns avec les autres, formant ainsi deux zones distinctes. Cet agencement permet avantageusement de gagner du temps et de permettre une facilité de programmation, car les données et les instructions ne sont pas mélangées.
[0018] Par ailleurs, cette séparation permet en outre d’être plus flexible dans son utilisation. Comme les données et les instructions sont regroupées entre elles, l’espace, qui leur est dévolu, peut être optimisé en fonction des applications. En effet, on peut considérer que les zones contenant les données et les instructions sont séparées par une limite virtuelle facilement adaptable. Ainsi, si une application du circuit processeur 1 nécessite peu d’instructions mais énormément d’espace pour sauvegarder les données alors cette limite virtuelle peut être déplacée pour permettre le stockage d’un plus grand nombre de données. Par contre, si l’application du circuit processeur 1 nécessite un grand nombre d’instructions mais peu de données alors la limite virtuelle sera déplacée, pour accorder aux instructions, un espace plus important. Cette flexibilité d’utilisation est d’autant plus appréciable qu’il est plus aisé de déplacer une limite virtuelle purement logicielle que d’optimiser physiquement la taille des mémoires 3a, 4a comme c’est le cas pour le cas de mémoires non partagées.
[0019] L’interface mémoire 8 est utilisée afin de gérer les communications entre la mémoire partagée 7 et l’unité de calcul 2. Le fonctionnement de cette interface consiste à recevoir les ordres de lecture de l’unité de calcul 2 pour des adresses mémoires données. Puis, l’interface mémoire 8 interprète ces ordres et va chercher les données ou instructions aux adresses mémoires correspondantes. Une fois ces adresses ciblées, l’interface 8 récupère les données ou instructions qui y sont contenues et envoie le résultat vers l’unité de calcul 2 pour que cette dernière puisse le traiter.
[0020] Une spécificité de la mémoire partagée veut que les données et les instructions ne soient pas codées sur le même nombre de bits. En effet, les instructions sont codées sur 16 ou 32 bits alors que les données sont généralement codées sur 8 bits.
[0021] Or, la mémoire partagée 7 est découpée en case mémoire DATA_X, de taille identique à la taille des instructions. Chaque case mémoire DATA_X peut alors comprendre entre 2 et 4 données distinctes suivant la taille des instructions comme représenté sur la fig. 3. On prendra ici comme exemple des instructions codées sous 16 bits et des données codées sous 8 bits. Ainsi chaque case mémoire DATA_X de 16 bits comprend deux données Da et Db différentes de 8 bits.
[0022] Or, lorsque l’unité de calcul 2 donne l’ordre de lire une donnée Da, l’interface mémoire 8 prend la case mémoire DATA_X entière puis masque la donnée Db inutile pour faire en sorte que seule la donnée Da désirée soit lue.
[0023] De plus, le fait de passer par une interface mémoire 8 augmente le nombre de temps de cycles nécessaires à la lecture d’une donnée ou instruction par rapport à une architecture Harvard classique. Si cette perte de temps est négligeable pour la lecture d’une seule donnée, elle devient importante dans le cas d’une lecture d’une table entière de données.
[0024] De ce fait, la présente invention se propose de résoudre ce problème via les moyens de gestion 8 situés entre la mémoire partagée 7 et l’unité de calcul 2. Pour cela, l’interface mémoire 8 utilise les moyens à mémoire tampon 10, 11 permettant de sauvegarder plusieurs données. Ces moyens à mémoire tampon 10, 11 comprennent un registre cache 10 et un comparateur d’adresse 11. Lors de la lecture d’une donnée Da, l’interface mémoire 8 va lire la donnée Da tout en sauvegardant l’intégralité de la case mémoire DATA_X dans lequel cette donnée Da se trouve dans le registre cache 10 ainsi que l’adresse correspondante. Dès lors, si l’unité de calcul 2 souhaite lire la seconde donnée Db, le comparateur d’adresse 11 le détecte en constatant que l’adresse à lire est identique à la précédente. En conséquence, l’unité de calcul 2 lit directement la case mémoire DATA_X enregistrée dans le registre cache 10 ce qui permet de ne pas perdre de temps. Puis par masquage de la donnée Da, la donnée Db est alors utilisable par l’unité de calcul 2. Une fois cette lecture faite, le registre cache 10 est effacé et sera remplacé par la prochaine case lue.
[0025] Ce procédé utilisant un registre cache 10 et un comparateur d’adresse 11 évite ainsi que l’interface mémoire 8 ait directement accès à la mémoire partagée 7 permettant un gain de temps. Par exemple, on observe que, dans le cas présent avec des instructions codées sous 16 bits et des données codées sous 8 bits, un gain de 25% de temps de cycles est opéré. Ce gain peut monter à 38% si les instructions sont codées sous 32 bits et les données sont codées sous 8 bits. Bien entendu, le registre cache 10 n’est pas limité à une taille équivalente à celle d’une case mémoire DATA_X. En effet, on peut prévoir que le registre cache 10 possède une capacité de stockage plus importante permettant, par exemple, de sauvegarder plusieurs cases mémoires DATA_X consécutives. Ceci dans le but d’améliorer la lecture d’une table de données.
[0026] De plus, on soulignera que si la mémoire partagée 7 est une mémoire non volatile ou ROM, cette possibilité de ne pas être obligé d’avoir directement accès à la mémoire pour lire des données permet une diminution de la consommation électrique.
[0027] On comprendra que diverses modifications et/ou améliorations et/ou combinaisons évidentes pour l’homme du métier peuvent être apportées aux différents modes de réalisation de l’invention exposée ci-dessus sans sortir du cadre de l’invention défini par les revendications annexées.

Claims (9)

Revendications
1. Circuit processeur (1) comprenant une unité de calcul (2), un premier élément mémoire (3a) pour le stockage des données et un second élément mémoire (4a) pour le stockage des instructions, lesdits premier et second éléments mémoires (3a, 4a) étant reliés par au moins un bus de communication (5, 6) à l’unité de calcul, caractérisé en ce que ledit circuit processeur comprend des moyens de gestion (8) placés entre les premier et second éléments mémoires et l’unité de calcul et capables de sauvegarder plusieurs données ou instructions pour gagner du temps en cas de lecture successive.
2. Circuit processeur (1) selon la revendication 1, caractérisé en ce que les premier et deuxième éléments mémoires (3a, 4a) forment une seule unité mémoire (7) pour réaliser une mémoire du type mémoire partagée.
3. Circuit processeur (1) selon la revendication 1 ou 2, caractérisé en ce que les moyens de gestion (8) comprennent des moyens à mémoire tampon (10) pour mémoriser plusieurs données.
4. Circuit processeur (1) selon la revendication 3, caractérisé en ce que les moyens à mémoire tampon (10, 11) comprennent un comparateur d’adresse (11) pour détecter si l’adresse d’une case mémoire (DATA_X) à lire est la même que la précédente.
5. Circuit processeur (1) selon la revendication 3 ou 4, caractérisé en ce que les moyens à mémoire tampon (10, 11) comprennent un registre cache (10).
6. Circuit processeur (1) selon l’une des revendications 2 à 5, caractérisé en ce que les données et les instructions sont codées sur un nombre de bits différent et en ce que l’unité mémoire (7) est divisée en cases mémoire ayant une taille égale à la taille la plus grande entre les données et les instructions devant y être stockées.
7. Circuit processeur (1) selon la revendication 6, caractérisé en ce que les données sont codées sur un nombre de bits plus petit que les instructions.
8. Circuit processeur (1) selon la revendication 7, caractérisé en ce que les données sont codées sur un nombre de bits deux fois plus petit que les instructions.
9. Circuit processeur (1) selon l’une des revendications 5 à 8, caractérisé en ce que le registre cache (10) possède une taille mémoire équivalente à celle d’une case mémoire.
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