JP2008009591A - キャッシュメモリシステム - Google Patents
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Abstract
【課題】統合キャッシュにおいて、アクセスの競合を減らすことができるキャッシュメモリシステムを提供する。
【解決手段】キャッシュメモリシステムであって、メモリのデータを格納するデータ部と、前記データ部に格納されているデータが命令処理用又はデータ処理用のいずれであるかを示す識別情報を格納するライン種別部とをそれぞれが有する複数のキャッシュラインと、前記複数のキャッシュラインを更新すべきか否かを、各キャッシュラインについての前記識別情報を用いて判定するキャッシュヒット判定部と、前記判定の結果に従って、前記複数のキャッシュラインのうち更新すべきであると判定されたキャッシュラインを更新するキャッシュ更新部とを備える。
【選択図】図1
【解決手段】キャッシュメモリシステムであって、メモリのデータを格納するデータ部と、前記データ部に格納されているデータが命令処理用又はデータ処理用のいずれであるかを示す識別情報を格納するライン種別部とをそれぞれが有する複数のキャッシュラインと、前記複数のキャッシュラインを更新すべきか否かを、各キャッシュラインについての前記識別情報を用いて判定するキャッシュヒット判定部と、前記判定の結果に従って、前記複数のキャッシュラインのうち更新すべきであると判定されたキャッシュラインを更新するキャッシュ更新部とを備える。
【選択図】図1
Description
本発明は、記憶装置に関し、特に、主記憶装置へのアクセスを減らす用途で使用されるキャッシュメモリシステムに関する。
近年、マイクロコンピュータの処理速度を向上するために、キャッシュメモリシステムが広く用いられている。キャッシュメモリシステムは、使用頻度の高いデータをCPU側の高速メモリ(キャッシュメモリ)に蓄積することで、主記憶側の低速メモリに対するアクセスを減らして、処理を高速化する機構である。
キャッシュメモリシステムは、命令メモリとデータメモリを分離するか否かにより、以下の2方式に大別できる。
図6は、統合キャッシュの構成を示すブロック図である。図6の統合キャッシュは、キャッシュメモリ603と、バス604と、調停制御部605とを備えている。図6の統合キャッシュは、命令処理とデータ処理とでキャッシュメモリ603及びバス604を共用する。この方式では、命令処理とデータ処理とがキャッシュメモリ603に同時にアクセスした場合は、調停制御部605は、一方の処理が完了するまで他方の処理を遅延させる。このため、並列処理においては処理効率が低下する。
図7は、分離キャッシュの構成を示すブロック図である。図7の分離キャッシュは、命令キャッシュ705と、データキャッシュ706と、バス703,704とを備えている。図7の分離キャッシュは、キャッシュメモリとバスを、それぞれ命令処理用とデータ処理用の2系統に分離させている。この方式では、命令処理とデータ処理との間においては、キャッシュメモリ資源に対するアクセスの競合が発生しないため、並列処理において処理効率が低下しない。しかしながら、2系統に分離したことにより、キャッシュメモリの使用効率低下と回路の複雑化や大規模化がもたらされる。
そこで、同一メモリアレイに対して複数のポートから同時アクセスすることが可能なマルチポート型統合キャッシュが、例えば、下記特許文献1に開示されている。
図8は、マルチポート型統合キャッシュの構成を示すブロック図である。図8のマルチポート型統合キャッシュは、マルチポートキャッシュ805と、バス803,804とを備えている。マルチポート型統合キャッシュは、同一のメモリアレイに対して複数のポートから同時にアクセスを受けることが可能なため、命令処理とデータ処理とをそれぞれ別ポートに割り当てた場合は、アクセスの競合が発生しない。
特開昭63−240651号公報
マルチポート型統合キャッシュには、セル単位(最小記憶レベル)で多重化されたセル多重マルチポートメモリと、バンクブロック単位で多重化されたバンク多重マルチポートメモリが存在する。
セル多重マルチポートメモリは、メモリアレイへの完全なアクセス多重化を実現している。しかしながら、各メモリセルへの配線を多重化することによって、シングルポートメモリと比較すると、回路が大幅に複雑となり、コストが大幅に上昇するという問題があった。
バンク多重マルチポートメモリは、バンクブロック間においてのみ多重化を行うことにより、回路を単純化している。また、各バンクブロックを通常のシングルポートメモリアーキテクチャで構成することにより、低いコストでメモリアレイの多重化を実現する。
しかしながら、バンク多重マルチポートメモリにおいては、異なるバンクブロックに対しては複数ポートからの同時アクセスが可能であるが、同一のバンクブロックに対してはアクセスの競合が発生し得る。このため、バンク多重マルチポートメモリを統合キャッシュとして用いた場合は、命令処理とデータ処理との間でアクセスの競合が発生することにより、並列処理の処理効率が低くなるという問題があった。
本発明は、高いコストを費やすことなく、統合キャッシュにおいてアクセスの競合を減らすことができるキャッシュメモリシステムを提供することを目的とする。
前記課題を解決するため、請求項1の発明が講じた手段は、キャッシュメモリシステムであって、メモリのデータを格納するデータ部と、前記データ部に格納されているデータが命令処理用又はデータ処理用のいずれであるかを示す識別情報を格納するライン種別部とをそれぞれが有する複数のキャッシュラインと、前記複数のキャッシュラインを更新すべきか否かを、各キャッシュラインについての前記識別情報を用いて判定するキャッシュヒット判定部と、前記判定の結果に従って、前記複数のキャッシュラインのうち更新すべきであると判定されたキャッシュラインを更新するキャッシュ更新部とを備えるものである。
請求項1の発明によると、識別情報を用いてキャッシュラインを更新すべきか否かを判定する。このため、データが保持されているキャッシュラインを、識別情報の種類毎に区別することができる。
請求項2の発明は、請求項1記載のキャッシュメモリシステムにおいて、前記キャッシュヒット判定部は、命令処理によるアクセスがされた場合に、少なくとも前記データ部に格納されているデータが命令処理用であることを前記識別情報が示すことを、キャッシュヒットの条件とするものである。
請求項2の発明によると、命令処理によるアクセスに対しては、格納されているデータが命令処理用であることを識別情報が示すことがキャッシュヒットの条件の1つである。このため、命令処理によるアクセスは、他の処理によるアクセスとは競合しない。
請求項3の発明は、請求項1記載のキャッシュメモリシステムにおいて、前記キャッシュヒット判定部は、データ処理によるアクセスがされた場合に、少なくとも前記データ部に格納されているデータがデータ処理用であることを前記識別情報が示すことを、キャッシュヒットの条件とするものである。
請求項3の発明によると、データ処理によるアクセスに対しては、格納されているデータがデータ処理用であることを識別情報が示すことがキャッシュヒットの条件の1つである。このため、データ処理によるアクセスは、他の処理によるアクセスとは競合しない。
請求項4の発明は、請求項1記載のキャッシュメモリシステムにおいて、前記キャッシュ更新部は、命令処理によるアクセスがされ、前記複数のキャッシュラインのうち更新対象とされたキャッシュラインを更新する場合に、前記データ部に格納されているデータが命令処理用であることを示す前記識別情報を、そのキャッシュラインが有する前記ライン種別部に格納させるものである。
請求項4の発明によると、命令処理によるアクセスのためにキャッシュラインを更新する場合には、格納されているデータが命令処理用であることを示す識別情報もともに格納させる。このため、他の識別情報を持つデータと分離してデータキャッシュを行うことができる。
請求項5の発明は、請求項1記載のキャッシュメモリシステムにおいて、前記キャッシュ更新部は、データ処理によるアクセスがされ、前記複数のキャッシュラインのうち更新対象とされたキャッシュラインを更新する場合に、前記データ部に格納されているデータがデータ処理用であることを示す前記識別情報を、そのキャッシュラインが有する前記ライン種別部に格納させるものである。
請求項5の発明によると、データ処理によるアクセスのためにキャッシュラインを更新する場合には、格納されているデータがデータ処理用であることを示す識別情報もともに格納させる。このため、他の識別情報を持つデータと分離してキャッシュすることができる。
請求項6の発明は、請求項1記載のキャッシュメモリシステムにおいて、前記複数のキャッシュラインは、バンク多重マルチポートメモリにより構成されているものである。
請求項7の発明は、請求項1記載のキャッシュメモリシステムにおいて、前記複数のキャッシュラインは、それぞれ、前記データ部に格納されたデータと同一のデータが格納された、前記メモリのアドレスに対応するアドレス情報を格納するタグ部をさらに有するものであり、前記キャッシュ更新部は、前記複数のキャッシュラインのうちの1つにおいて、受けたアクセスの処理の種類と前記識別情報とが不一致であり、かつ、前記アクセスで指定されたアドレスと前記タグ部のアドレスとが一致する場合には、そのキャッシュラインが有する前記データ部の内容を、前記複数のキャッシュラインのうち、他のキャッシュラインが有するデータ部にコピーし、前記他のキャッシュラインが有する前記タグ部及び前記ライン種別部に、前記アクセスで指定されたアドレス及び前記アクセスの種類を示す識別情報をそれぞれ格納させるものである。
請求項7の発明によると、アクセスの処理の種類と識別情報とが不一致であり、かつ、アクセスされるデータと同じデータを格納するキャッシュラインが存在する場合は、他のキャッシュラインに同じデータをコピーして、そのアクセスと同じ種類の処理のために用いることができる。このため、比較的低速な外部のメモリへのアクセスを減らすことができ、処理速度を向上させることができる。
請求項8の発明は、請求項1記載のキャッシュメモリシステムにおいて、前記キャッシュ更新部は、前記識別情報の種類毎に順位を付けて、前記順位に従って、前記複数のキャッシュラインにおいて更新するキャッシュラインを決定するものである。
請求項8の発明によると、更新するキャッシュラインに優先順位を付けることができる。このため、特定の種類の識別情報を持つキャッシュラインのデータを、優先して更新又は保持することができる。
本発明によれば、識別情報をキャッシュヒット判定に使用し、識別情報の種類によってデータを保持するキャッシュラインを命令用とデータ用とに分離することができるので、命令処理とデータ処理との間ではアクセスの競合が発生しない。バンク多重マルチポートメモリをキャッシュラインとして用いる場合において、アクセスを調停する必要がないので、装置のコストを抑えることができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るキャッシュメモリシステムの構成を示すブロック図である。図1のキャッシュメモリシステムは、キャッシュメモリ40と、命令バス30と、データバス35と、キャッシュヒット判定部50と、キャッシュ更新部60と、調停部80とを備え、キャッシュメモリ40は、キャッシュ属性部41と、キャッシュタグ部42と、キャッシュデータ部43とを備えている。また、キャッシュメモリ40は、バンク多重マルチポートメモリにより構成されており、命令処理とデータ処理とで共用される統合キャッシュを構成している。
図1は、本発明の第1の実施形態に係るキャッシュメモリシステムの構成を示すブロック図である。図1のキャッシュメモリシステムは、キャッシュメモリ40と、命令バス30と、データバス35と、キャッシュヒット判定部50と、キャッシュ更新部60と、調停部80とを備え、キャッシュメモリ40は、キャッシュ属性部41と、キャッシュタグ部42と、キャッシュデータ部43とを備えている。また、キャッシュメモリ40は、バンク多重マルチポートメモリにより構成されており、命令処理とデータ処理とで共用される統合キャッシュを構成している。
キャッシュヒット判定部50は、命令処理又はデータ処理からのリクエストアドレスを受け取ると、リクエストアドレスに対応するデータがキャッシュメモリ40に存在するかどうかを判定する。
判定結果がキャッシュヒットのとき、命令処理の場合は命令バス30経由で、データ処理の場合はデータバス35経由で、キャッシュデータ部43のヒットしたキャッシュラインがアクセスされる。
判定結果がキャッシュミスの場合は、キャッシュ更新部60は、メインメモリ200からデータを読み出して、キャッシュメモリ40を更新する。
図2は、図1のキャッシュメモリ40が備えるキャッシュライン20の構成を示す説明図である。キャッシュライン20は、属性部22と、タグ部23と、データ部24とを備える。属性部22は、ラインの内容が有効か否かを示すバリッド情報を格納するバリッド状態部25と、ラインの内容が命令処理用であるかデータ処理用であるかを示す識別情報(ライン種別)を格納するライン種別部26とを備える。データ部24は、図1のメインメモリ200のデータを格納する。タグ部23は、データ部24が保持するデータと同一のデータが格納されたメインメモリ200のアドレスに対応するアドレス情報を格納する。図1のキャッシュメモリ40は、キャッシュライン20と同様に構成された複数のキャッシュラインを備える。キャッシュ属性部41、キャッシュタグ部42及びキャッシュデータ部43は、これらのキャッシュラインの属性部22、タグ部23及びデータ部24をそれぞれ有している。
図3は、キャッシュメモリ40に用いるバンク多重マルチポートメモリのアドレスマップを示す説明図である。図3(a)は、キャッシュライン1つに対しバンク1つを割り当てた場合の説明図である。図3(b)は、キャッシュライン1つに対しバンク2つを割り当てた場合の説明図である。
図3に示すように、キャッシュラインの境界とバンクの境界とを合わせることにより、命令処理とデータ処理とでアクセスするキャッシュラインが異なる場合は、アクセスの競合が起こらないようにすることができる。
図4は、第1の実施形態に係るキャッシュメモリシステムにおけるキャッシュヒット判定の処理を示す説明図である。図4(a)は、図1のキャッシュヒット判定部50及びキャッシュ更新部60の動作を示す説明図である。図4(b)は、図1のキャッシュヒット判定部50が、キャッシュヒットを判定する場合の判定条件を示す説明図である。
以下の説明では、例として、図1のキャッシュメモリ40はフルアソシアティブ方式であるものとし、キャッシュメモリ40が備える全てのキャッシュラインがキャッシュヒット判定の対象になるものとする。また、リクエストアドレス情報には、命令処理又はデータ処理のいずれによるアクセスであるかを示すリクエスト種別と、リクエストアドレスとが含まれている。
キャッシュヒット判定部50は、セレクタ52と、判定処理部53とを備える。キャッシュヒット判定部50がリクエストアドレス情報を受け取ると、セレクタ52は、キャッシュラインを1からNまで順に切り替え、判定処理部53は、図4(b)の判定条件に基づき、それぞれのキャッシュラインと受け取ったリクエストアドレス情報とを比較して、キャッシュヒットか否かを判定する。すなわち、リクエスト種別と識別情報とが一致し、かつ、リクエストアドレスとタグ部のアドレス情報とが一致した場合には、キャッシュヒットであると判定し、その他の場合には、キャッシュミスと判定する。
判定結果がキャッシュヒットの場合は、キャッシュヒット判定部50は、その時点で判定処理を終了して、ヒットしたキャッシュラインのデータを出力する。全てのキャッシュラインの判定結果がキャッシュミスとなった場合は、キャッシュミスを示すデータを出力する。
キャッシュヒット判定部50がキャッシュミスを示すデータを出力した場合、図1のキャッシュ更新部60は、所定のキャッシュ入れ替えアルゴリズムを用いて、キャッシュメモリ40において更新するキャッシュラインを決定する。
次に、キャッシュ更新部60は、受け取ったリクエストアドレスに対応するデータをメインメモリ200から読み出して、更新が決定されたキャッシュラインにおける図2のデータ部24に格納する。また、キャッシュ更新部60は、更新が決定されたキャッシュラインにおける図2のバリッド状態部25の値を、有効を示す値に変更し、図2のライン種別部26及びタグ部23に、受け取ったリクエスト種別及びリクエストアドレスをそれぞれ格納する。
(第2の実施形態)
第2の実施形態は、第1の実施形態にキャッシュライン複製機能を追加した実施例である。第2の実施形態に係るキャッシュメモリシステムは、図1の第1の実施形態に係るキャッシュメモリシステムにおいて、キャッシュヒット判定部50及びキャッシュ更新部60に代えて、キャッシュヒット判定部150及びキャッシュ更新部160をそれぞれ備える。
第2の実施形態は、第1の実施形態にキャッシュライン複製機能を追加した実施例である。第2の実施形態に係るキャッシュメモリシステムは、図1の第1の実施形態に係るキャッシュメモリシステムにおいて、キャッシュヒット判定部50及びキャッシュ更新部60に代えて、キャッシュヒット判定部150及びキャッシュ更新部160をそれぞれ備える。
図5は、第2の実施形態に係るキャッシュメモリシステムにおけるキャッシュヒット判定の処理を示す説明図である。図5(a)は、図1のキャッシュヒット判定部150及びキャッシュ更新部160の動作を示す説明図である。図5(b)は、図1のキャッシュヒット判定部150が、キャッシュヒットを判定する場合の判定条件を示す説明図である。
以下の説明では、図1のキャッシュメモリ40はフルアソシアティブ方式であるものとし、キャッシュメモリ40が備える全てのキャッシュラインがキャッシュヒット判定の対象になるものとする。
キャッシュヒット判定部150は、セレクタ152と、判定処理部153と、複製ライン番号レジスタ154とを備える。キャッシュヒット判定部150は、リクエストアドレス情報を受け取ると、無効なキャッシュラインのライン番号を格納させることによって、複製ライン番号レジスタ154を初期化する。
次に、セレクタ152は、キャッシュラインを1からNまで順に切り替え、判定処理部153は、図4(b)の判定条件に基づき、それぞれのキャッシュラインと受け取ったリクエストアドレス情報とを比較して、キャッシュヒットか否かを判定する。このとき、リクエストアドレスと図2のタグ部23の内容とが一致し、リクエスト種別と図2のライン種別部26が保持するライン種別とが一致しない場合は、判定処理部153は、コピーという判定結果を下し、該当するキャッシュラインのライン番号を複製ライン番号レジスタ154に格納する。その他の場合は、第1の実施形態と同様である。
全てのキャッシュラインの判定結果がキャッシュヒット以外であり、複製ライン番号レジスタ154が保持する内容が有効なキャッシュラインのライン番号であるときは、キャッシュヒット判定部150は、キャッシュ更新部160に、キャッシュコピー信号を出力する。
キャッシュ更新部160は、キャッシュコピー信号を受け取った場合は、キャッシュを入れ替えるための所定のアルゴリズムを用いて、更新するキャッシュラインを決定する。
次に、キャッシュ更新部160は、複製ライン番号レジスタ154が保持するライン番号のキャッシュラインにおける図2のデータ部24が保持するデータを、更新が決定されたキャッシュラインにおけるデータ部24にコピーする。また、キャッシュ更新部160は、更新が決定されたキャッシュラインにおけるバリッド状態部25の値を、有効を示す値に変更し、ライン種別部26及びタグ部23に、受け取ったリクエスト種別及びリクエストアドレスをそれぞれ格納させる。また、このとき、更新するデータは、図1のメインメモリ200からは読み出されない。
なお、第1及び第2の実施形態において、図1のキャッシュ更新部60及び160が、図2のライン種別部26に格納される識別情報の種類毎に順位を付けて、キャッシュラインを更新する場合は、識別情報の順位に従って更新するキャッシュラインを決定するようにしてもよい。例えば、識別情報がデータ処理用であるキャッシュラインの内容を多く保持したい場合は、キャッシュ更新部60及び160は、識別情報が命令処理用であるキャッシュラインを優先して更新する。
以上説明したように、本発明は、高いコストを費やすことなく、キャッシュメモリへのアクセスの競合を減らすことができるので、携帯情報端末や携帯電話等について有用であり、さらに、パーソナルコンピュータや情報家電等の情報機器や、キャッシュメモリを使用するシステム全般についても有用である。
20 キャッシュライン
23 タグ部
24 データ部
26 ライン種別部
40 キャッシュメモリ
50,150 キャッシュヒット判定部
60,160 キャッシュ更新部
23 タグ部
24 データ部
26 ライン種別部
40 キャッシュメモリ
50,150 キャッシュヒット判定部
60,160 キャッシュ更新部
Claims (8)
- メモリのデータを格納するデータ部と、前記データ部に格納されているデータが命令処理用又はデータ処理用のいずれであるかを示す識別情報を格納するライン種別部とをそれぞれが有する複数のキャッシュラインと、
前記複数のキャッシュラインを更新すべきか否かを、各キャッシュラインについての前記識別情報を用いて判定するキャッシュヒット判定部と、
前記判定の結果に従って、前記複数のキャッシュラインのうち更新すべきであると判定されたキャッシュラインを更新するキャッシュ更新部とを備える
ことを特徴とするキャッシュメモリシステム。 - 請求項1記載のキャッシュメモリシステムにおいて、
前記キャッシュヒット判定部は、
命令処理によるアクセスがされた場合に、少なくとも前記データ部に格納されているデータが命令処理用であることを前記識別情報が示すことを、キャッシュヒットの条件とするものである
ことを特徴とするキャッシュメモリシステム。 - 請求項1記載のキャッシュメモリシステムにおいて、
前記キャッシュヒット判定部は、
データ処理によるアクセスがされた場合に、少なくとも前記データ部に格納されているデータがデータ処理用であることを前記識別情報が示すことを、キャッシュヒットの条件とするものである
ことを特徴とするキャッシュメモリシステム。 - 請求項1記載のキャッシュメモリシステムにおいて、
前記キャッシュ更新部は、
命令処理によるアクセスがされ、前記複数のキャッシュラインのうち更新対象とされたキャッシュラインを更新する場合に、前記データ部に格納されているデータが命令処理用であることを示す前記識別情報を、そのキャッシュラインが有する前記ライン種別部に格納させるものである
ことを特徴とするキャッシュメモリシステム。 - 請求項1記載のキャッシュメモリシステムにおいて、
前記キャッシュ更新部は、
データ処理によるアクセスがされ、前記複数のキャッシュラインのうち更新対象とされたキャッシュラインを更新する場合に、前記データ部に格納されているデータがデータ処理用であることを示す前記識別情報を、そのキャッシュラインが有する前記ライン種別部に格納させるものである
ことを特徴とするキャッシュメモリシステム。 - 請求項1記載のキャッシュメモリシステムにおいて、
前記複数のキャッシュラインは、
バンク多重マルチポートメモリにより構成されているものである
ことを特徴とするキャッシュメモリシステム。 - 請求項1記載のキャッシュメモリシステムにおいて、
前記複数のキャッシュラインは、それぞれ、
前記データ部に格納されたデータと同一のデータが格納された、前記メモリのアドレスに対応するアドレス情報を格納するタグ部をさらに有するものであり、
前記キャッシュ更新部は、
前記複数のキャッシュラインのうちの1つにおいて、受けたアクセスの処理の種類と前記識別情報とが不一致であり、かつ、前記アクセスで指定されたアドレスと前記タグ部のアドレスとが一致する場合には、そのキャッシュラインが有する前記データ部の内容を、前記複数のキャッシュラインのうち、他のキャッシュラインが有するデータ部にコピーし、前記他のキャッシュラインが有する前記タグ部及び前記ライン種別部に、前記アクセスで指定されたアドレス及び前記アクセスの種類を示す識別情報をそれぞれ格納させるものである
ことを特徴とするキャッシュメモリシステム。 - 請求項1記載のキャッシュメモリシステムにおいて、
前記キャッシュ更新部は、
前記識別情報の種類毎に順位を付けて、前記順位に従って、前記複数のキャッシュラインにおいて更新するキャッシュラインを決定するものである
ことを特徴とするキャッシュメモリシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006177798A JP2008009591A (ja) | 2006-06-28 | 2006-06-28 | キャッシュメモリシステム |
US11/819,363 US20080016282A1 (en) | 2006-06-28 | 2007-06-27 | Cache memory system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006177798A JP2008009591A (ja) | 2006-06-28 | 2006-06-28 | キャッシュメモリシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008009591A true JP2008009591A (ja) | 2008-01-17 |
Family
ID=38950585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006177798A Pending JP2008009591A (ja) | 2006-06-28 | 2006-06-28 | キャッシュメモリシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080016282A1 (ja) |
JP (1) | JP2008009591A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8321568B2 (en) * | 2008-03-31 | 2012-11-27 | Amazon Technologies, Inc. | Content management |
CH699208B1 (fr) * | 2008-07-25 | 2019-03-29 | Em Microelectronic Marin Sa | Circuit processeur à mémoire partagée et système tampon. |
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WO2014188492A1 (ja) * | 2013-05-20 | 2014-11-27 | 三菱電機株式会社 | 監視制御装置 |
CN103559299B (zh) * | 2013-11-14 | 2017-02-15 | 贝壳网际(北京)安全技术有限公司 | 清理文件的方法、装置及移动终端 |
CN106372157A (zh) * | 2016-08-30 | 2017-02-01 | 维沃移动通信有限公司 | 一种缓存数据的分类方法及终端 |
KR20200083048A (ko) * | 2018-12-31 | 2020-07-08 | 삼성전자주식회사 | 폴링 시간을 예측하는 뉴럴 네트워크 시스템 및 이를 이용한 뉴럴 네트워크 모델 처리 방법 |
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US5784590A (en) * | 1994-06-29 | 1998-07-21 | Exponential Technology, Inc. | Slave cache having sub-line valid bits updated by a master cache |
JP2002055879A (ja) * | 2000-08-11 | 2002-02-20 | Univ Hiroshima | マルチポートキャッシュメモリ |
JP3784766B2 (ja) * | 2002-11-01 | 2006-06-14 | 株式会社半導体理工学研究センター | 多ポート統合キャッシュ |
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-
2006
- 2006-06-28 JP JP2006177798A patent/JP2008009591A/ja active Pending
-
2007
- 2007-06-27 US US11/819,363 patent/US20080016282A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20080016282A1 (en) | 2008-01-17 |
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