JP2002149488A - 集積回路装置およびキャッシュメモリの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 磁気ディスク制御装置等の大量でシーケンシ
ャルなプログラムを実行した場合に高性能なキャッシュ
メモリ制御方法を提供する。 【解決手段】 ＣＰＵ１、キャッシュメモリ部６、内蔵
メモリ４、外部バス制御回路５等を同一チップ内に実装
した構成のＬＳＩ７において、キャッシュメモリ部６内
のキャッシュメモリ３と内蔵メモリ４をキャッシュメモ
リ３のラインサイズ以上のバス幅の内蔵メモリリードデ
ータバス４１および内蔵メモリライトデータバス４２で
接続し、内蔵メモリ４からキャッシュメモリ３へのデー
タ複写（リフィル）の場合に複数のキャッシュライン分
のデータを一括してリフィルするように制御すること
で、大量でシーケンシャルなプログラムの実行を高速化
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路技術およ
びキャッシュメモリの制御技術に関し、特に、プロセッ
サ部とキャッシュメモリおよび内蔵メモリを同一チップ
内に実装した構成のシステムＬＳＩ等の集積回路装置に
関し、より詳しくは、磁気ディスク制御装置のＲＡＩＤ
（Ｒｅｄａｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘ
ｐｅｎｓｉｖｅ Ｄｉｓｋｓ）制御プログラム等の様に
大量のシーケンシャルなプログラムを実行するシステム
ＬＳＩの高性能化に寄与する技術に関する。

【０００２】

【従来の技術】プロセッサとメモリとの間のデータ転送
処理性能を向上させるためには、キャッシュメモリを用
いることが有効であることが知られている。また、集積
回路装置の製造技術の進展、すなわち高集積化、微細化
等に伴って、プロセッサとキャッシュメモリ等を同一チ
ップ内に実装した構成の、いわゆるシステムＬＳＩも実
現されるにいたっている。

【０００３】従来、このようなシステムＬＳＩ等におけ
るキャシュメモリの制御技術としては、たとえば特開平
９−６６７９号公報に開示されているように、チップ外
部のシステムバスの交代バスマスタから、チップ内部の
ローカルバスを経由してのチップ外のシステムメモリへ
のアクセスを監視し、リードアクセスの場合には、リー
ドデータがチップ内のキャッシュメモリのダーティライ
ンにあれば、当該データをローカルバスを経由して交代
バスマスタに出力するとともに、システムメモリにも同
時にライトすることでダーティ状態を解除し、ライトア
クセスの場合には、ライトデータがキャッシュヒットす
る場合にはシステムメモリとキャッシュメモリの双方に
同時にライトする技術が知られている。また、この技術
では、キャッシュラインサイズ単位にリフィル（メモリ
からキャッシュメモリへのデータの複写）が行われてい
る。

【０００４】また、特開平１１−３９２１５号公報に
は、ライン内の複数エントリの各々に対応するリフィル
ビットをタグメモリのエントリに設けることで、アドレ
ス比較なしに当該ラインの当該エントリがデータ更新中
か否かを判定する技術が記載されている。また、この従
来技術でも、キャッシュメモリへの転送データのライト
サイクルから明らかなように、キャッシュラインサイズ
単位でリフィルを実行している。

【０００５】

【発明が解決しようとする課題】しかし、上述の従来技
術のように、キャッシュラインサイズ単位でリフィルを
実行する場合には、たとえば、磁気ディスク制御装置の
様に大量のシーケンシャルなプログラムを実行する場合
はキャッシュメモリにプログラムがヒットしないためキ
ャッシュメモリのリフィルが頻発し、高性能にできない
という技術的課題があった。

【０００６】本発明の目的は、大量のシーケンシャルな
プログラムを実行した場合に高性能にできるキャッシュ
メモリの制御技術を提供することにある。

【０００７】本発明の他の目的は、システムＬＳＩ等の
集積回路装置において、大量のシーケンシャルなプログ
ラムを実行した場合の高性能化を達成することにある。

【０００８】

【課題を解決するための手段】本発明は、プロセッサ部
と、プロセッサ部によってアクセスされる情報が格納さ
れる内蔵メモリと、内蔵メモリおよび外部メモリとプロ
セッサ部との間で授受される情報が一時的に格納される
キャッシュメモリ部とを同一チップ内に含む集積回路装
置において、キャッシュメモリ部と内蔵メモリとを、キ
ャッシュメモリ部におけるキャッシュラインサイズ以上
のバス幅で接続したものである。

【０００９】また、本発明は、プロセッサ部と、プロセ
ッサ部によってアクセスされる情報が格納される内蔵メ
モリと、内蔵メモリおよび外部メモリとプロセッサ部と
の間で授受される情報が一時的に格納されるキャッシュ
メモリ部とを同一チップ内に含み、キャッシュメモリ部
と内蔵メモリとは、キャッシュメモリ部におけるキャッ
シュラインサイズ以上のバス幅で接続された構成の集積
回路装置において、プロセッサ部から内蔵メモリにアク
セスが発生した場合に、内蔵メモリからキャッシュメモ
リに対して複数のキャッシュライン分の情報を複写する
ものである。

【００１０】より具体的には、一例として、プロセッサ
コアおよびキャッシュメモリとともにローカルメモリを
ＬＳＩのチップに内蔵し、該内蔵メモリとキャッシュメ
モリをキャッシュメモリラインサイズで接続する。ま
た、キャッシュ制御回路に内蔵メモリのアドレス比較器
を設け、内蔵メモリへのアクセスの場合に複数のキャッ
シュラインをリフィルする様に制御する。更に、複数の
リフィルされたキャッシュラインの最終アドレスへのア
クセスの場合に、次のアドレスの複数のキャッシュライ
ンをリフィルする。これにより、大量のシーケンシャル
なプログラムを実行した場合に高性能化できる。

【００１１】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら詳細に説明する。

【００１２】図１は、本発明の一実施形態であるキャッ
シュメモリの制御方法を実施する集積回路装置の一例で
あるシステムＬＳＩの構成の一例を示すブロック図であ
る。

【００１３】本実施の形態のシステムＬＳＩ７は、ＣＰ
Ｕ１とキャッシュメモリ部６と内蔵メモリ４と外部バス
制御回路５を同一チップに含む構成の大規模集積回路装
置からなる。ここで、キャッシュメモリ部６はキャッシ
ュ制御回路２とキャッシュメモリ３で構成され、キャッ
シュ制御回路２は、アドレス比較器２１と制御回路２２
で構成されている。

【００１４】また、図２は、キャッシュメモリ３の詳細
な構成例を示すブロック図であり、キャッシュメモリ３
はメモリ３１、比較器３２、及びアドレスセレクタ３３
で構成し、メモリ３１はタグメモリ３４、データメモリ
３５、入力データセレクタ３７、及び出力データセレク
タ３６で構成する。

【００１５】図１のキャッシュメモリ部６は、ＣＰＵ１
に対して、ＣＰＵアドレスバス１３、ＣＰＵ制御出力バ
ス１１、ＣＰＵ制御入力バス１２、ＣＰＵライトデータ
バス１４、及びＣＰＵリードデータバス１５で接続され
ている。

【００１６】また、本実施の形態の場合、キャッシュメ
モリ部６は、内蔵メモリ４に対して、内蔵メモリアドレ
スバス６１、内蔵メモリ制御入力バス２６、内蔵メモリ
制御出力バス２５、キャッシュラインサイズと同一幅の
内蔵メモリライトデータバス４２、及びキャッシュライ
ン幅と同一の内蔵メモリリードデータバス４１で接続さ
れている。

【００１７】これにより、キャッシュラインサイズのリ
フィルが１メモリサイクルで実行可能になるとともに、
内蔵メモリ４とキャッシュメモリ３との間を接続する内
蔵メモリリードデータバス４１および内蔵メモリライト
データバス４２は、ＬＳＩ７内の配線パターンの形成で
済むため、バス幅を大きくしても、外部メモリに対する
接続の場合のようにピン数の増加がなく、ＬＳＩ７の製
造や実装における制約は少なく低コストで実現可能であ
る。

【００１８】更に、キャッシュメモリ部６は、外部バス
制御回路５に対して、外部バス制御回路アドレスバス６
２、外部バス制御回路制御入力バス２４、外部バス制御
回路制御出力バス２３、外部バス制御回路ライトデータ
バス５２、及び外部バス制御回路リードデータバス５１
で接続されている。

【００１９】キャッシュメモリ部６のＣＰＵアドレスバ
ス１３は、キャッシュ制御回路２に対して、内蔵メモリ
４を識別するための上位アドレスバス１３ｄ、最終アド
レスを識別するためのアドレスバス１３ｂ、及びＣＰＵ
アドレスバス１３ａを接続し、キャッシュメモリ３に対
して、タグメモリ３４のタグデータとなるＣＰＵアドレ
スバス１３ａ、複数のキャッシュラインを選択するアド
レスバス１３ｂ、及びキャッシュライン内のデータを選
択するアドレスバス１３ｃを接続している。

【００２０】本実施の形態ではキャッシュラインサイズ
は４ワード（１ワード＝４バイト）でアドレス下位２ビ
ットがアドレスバス１３ｃである。また、１回のリフィ
ルのためにバーストアクセスする複数のキャッシュライ
ン数は４つであり、下位から３ビット目と４ビット目が
アドレスバス１３ｂである。

【００２１】上述のＣＰＵアドレスバス１３における１
３ａ〜１３ｄの関係の一例を図９に示す。

【００２２】キャッシュメモリ部６のキャッシュ制御回
路２とキャッシュメモリ３は、キャッシュメモリ制御バ
ス２７とキャッシュヒット信号２８で接続されている。
キャッシュメモリ制御バス２７はタグメモリ３４のライ
ト制御信号、データメモリ３５のリード制御信号、ライ
ト制御信号、アクセスバイト数の制御信号からなるメモ
リ制御信号２７ａ、複数のキャッシュラインを選択する
アドレスバス２７ｂ、及びアドレスセレクタ３３の切り
替え制御信号２７ｃからなる。

【００２３】キャッシュ制御回路２のアドレス比較器２
１と制御回路２２はアドレスデコード信号２９を接続し
ている。また、キャッシュメモリ３の比較器３２はキャ
ッシュメモリ３のタグデータバス３８とＣＰＵアドレス
バス１３ａと接続し、比較結果をキャッシュヒット信号
２８として出力する。

【００２４】本実施の形態である図１及び図２のシステ
ムＬＳＩ７におけるキャッシュメモリの制御方法の動作
例をタイミング図で説明する。

【００２５】図３は、上述の従来技術のように外部バス
へキャッシュライン単位にアクセスする場合と同等の参
考技術におけるタイミング図である。サイクル番号１で
ＣＰＵ１からＣＰＵ制御出力バス１１にリードコマンド
‘ｒ' 、ＣＰＵアドレスバス１３にアドレス‘８０' を
出力する。そして、キャッシュヒット信号２８がミスヒ
ット‘１' でアドレスデコード信号２９が外部アドレス
‘Ｅ' の場合に制御回路２２はサイクル番号２で外部バ
ス制御回路制御入力バス２４にリードコマンド‘ｒ' を
出力する。尚、外部バス制御回路アドレスバス６２はＣ
ＰＵアドレスバス１３と同一アドレス値である。そし
て、外部バス制御回路５は外部コマンドバス５４にバー
ストリードコマンド、外部アドレスバス５５にアドレス
‘８０' を出力し、外部メモリ８をバーストアクセスす
る。

【００２６】外部メモリ８は、サイクル番号４で外部デ
ータバス５３にアドレス‘８０' からの１ライン分のデ
ータを出力する。外部データバス５３に出力されたデー
タはサイクル番号５で外部バス制御回路リードデータバ
ス５１に出力される。また、サイクル番号５で外部バス
制御回路５は外部バス制御回路制御出力バス２３にアク
ノリッジ‘Ａ' を出力し、制御回路２２はタグメモリ３
４のタグデータ０の書き込みとデータメモリ００の書き
込みを行う。サイクル番号６でＣＰＵリードデータバス
１５にデータが出力されると同時にタグデータも変更さ
れキャッシュヒット信号２８がヒット‘０' になる。以
後はバースト処理し、キャッシュメモリ３のリフィルと
キャッシュラインの命令が実行される。キャッシュライ
ンの全ての命令のフェッチが完了した次のサイクル番号
１０では次のキャッシュラインのアクセスが発生し、キ
ャッシュミスヒットとなる。

【００２７】図３に示すタイミングでの参考技術の制御
方法では、大量のシーケンシャルな命令を処理した場合
にキャッシュラインサイズの命令実行単位でキャッシュ
リフィルのためのメモリアクセスが必要になるためキャ
ッシュメモリ３にヒットした性能との性能比（最大１で
値が大きいほど高性能）は下記式となる。

【００２８】性能比＝キャッシュラインサイズ数÷（キ
ャッシュラインサイズ数＋メモリアクセスサイクル数） したがって、キャッシュラインサイズが４でメモリアク
セスサイクルが５である図３の参考技術の場合の性能比
はキャッシュにヒットした場合の性能を１とすると４／
（４＋５）＝０．４４となる。尚、全てＣＰＵ１のクロ
ックサイクルで動作しているため処理時間とサイクル数
が比例関係であるためサイクル数で算出している。

【００２９】図４は、本実施の形態のキャッシュメモリ
の制御方法において内蔵メモリ４をアクセスする場合の
動作の一例を示すタイミング図である。サイクル番号１
でＣＰＵ１からＣＰＵ制御出力バス１１にバーストリー
ドコマンド‘Ｒ' を出力し、ＣＰＵアドレスバス１３に
アドレス‘００' を出力する。そして、キャッシュヒッ
ト信号２８がキャッシュミスヒット‘１' でアドレスデ
コード信号２９が内蔵メモリアドレス‘Ｉ' の場合に制
御回路２２はサイクル番号２で内蔵メモリ制御入力バス
２６にバーストリードコマンドを出力し、内蔵メモリア
ドレスバス６１にアドレス‘００' を出力する。

【００３０】次に、内蔵メモリ４がサイクル番号４で内
蔵メモリリードデータバス４１にアドレス‘００' 、
‘０１' 、‘０２' 、‘０３' のデータを出力し、内蔵
メモリ制御出力バス２５にアクノリッジ‘Ａ' を出力す
る。そして、制御回路２２はタグメモリ３４のタグデー
タ０とデータメモリ３５のデータ００、０１、０２、０
３を書き換える。サイクル５以降に制御回路２２はバー
ストリードで複数のキャッシュラインを書き換えるため
に信号２７ｃを‘１' とし、書き換えるキャッシュライ
ンの下位アドレス２７ｂを順次出力し、複数のキャッシ
ュラインを書き換える。

【００３１】この図４の動作例では４つのキャッシュラ
インを書き換えている。本タイミングで大量のシーケン
シャルな命令を実行した場合に複数のキャッシュライン
単位でキャッシュリフィルのためのメモリアクセスが発
生するため性能比は下式となる。

【００３２】性能比＝（キャッシュライン数×キャッシ
ュラインサイズ数）÷（（キャッシュライン数×キャッ
シュラインサイズ数）＋メモリアクセスサイクル数） 従って、キャッシュライン数が４、キャッシュラインサ
イズ数が４、及びメモリアクセスサイクル数が４の図４
では（４×４）／（（４×４）＋４）＝０．８となり、
参考技術の図３のタイミングにおける性能比（０．４
４）よりはるかに大きな値となり、ほぼ２倍程度の高性
能化が実現できる。

【００３３】図５は、最初のアクセスアドレスが複数の
キャッシュラインの境界の先頭にない場合のタイミング
図である。本実施の形態では、基本的に図４と同等の動
作であり、最初のアクセスアドレスがあるキャッシュラ
インから順番に全ての複数のキャッシュラインをリフィ
ルしている。

【００３４】図６は、最初のアクセスアドレスが複数の
キャッシュラインの境界にない場合で図５と異なる変形
例のタイミング図である。図６では図５と異なり全ての
複数のキャッシュラインをリフィルせず、アクセスのあ
ったデータを含むライン以降の複数のキャッシュライン
の最後のアドレスまでリフィルする。

【００３５】図７は、本実施の形態における動作例の他
の変形例のタイミング図である。最初は図６と同一であ
るが、サイクル番号８でアドレス比較器２１が複数のキ
ャッシュラインの最終アドレスをデコードし、アドレス
デコード信号２９に最終キャッシュラインアドレス
‘Ｌ' を出力する。制御回路２２は次のサイクル番号９
で内蔵メモリ制御出力バス２５にバーストリードコマン
ド‘Ｒ' を出力する。また、キャッシュメモリ制御信号
２７ｃに‘１' 、キャッシュメモリ制御信号２７ｂに
‘０' を出力する。

【００３６】内蔵メモリ４はサイクル番号１０で内蔵メ
モリリードデータバス４１にアドレス‘１０' 、‘１
１' 、‘１２' 、‘１３' を出力し、内蔵メモリ制御出
力バス２５にアクノリッジ‘Ａ' を出力する。

【００３７】制御回路２２はサイクル番号１０でタグメ
モリのタグデータ１の書き込み及びデータメモリのデー
タ１０、１１、１２、１３の書き込みを行う。また、次
のサイクル以降はバーストリードのデータを書き込むた
めキャッシュメモリ制御信号２７ｃをインクリメントす
る。この動作により、大量のシーケンシャルな命令を実
行した場合にキャッシュヒットを継続できるためキャッ
シュメモリヒットの性能と等価にできる。

【００３８】図８は、本実施の形態のＬＳＩ７の構成の
変形例を示すブロック図である。ＬＳＩ７はＣＰＵ１、
データキャッシュメモリ部６ａ、命令キャッシュメモリ
部６ｂ、データキャッシュ用内蔵メモリ４ａ、命令キャ
ッシュ用内蔵メモリ４ｂ、及び外部バス制御回路５を同
一チップ内に含む構成となっている。

【００３９】本構成例ではデータキャッシュ用内蔵メモ
リリードデータバス４１ａと命令キャッシュ用内蔵メモ
リリードデータバス４１ｂが分離しており、本実施の形
態の様にバーストのリフィルが、データキャッシュ及び
命令キャッシュで同時に発生しても性能低下がない。ま
た、本実施の形態ではダイレクトマップのキャッシュメ
モリ３を例に採って説明しているが２ウェイセットアソ
シアティブ等の複数のタグメモリとデータメモリがある
場合は、各タグメモリ及びデータメモリ内で複数のキャ
ッシュラインをバースト転送するように構成する。特に
本発明では複数のキャッシュラインを同時にリフィルす
るためウェイ数が多いキャッシュ構成が良い。

【００４０】また、本実施の形態の場合のように、複数
のキャッシュラインの同時リフィルを行うＬＳＩ７にお
いて実行されるＲＡＩＤ制御プログラムについての実施
の形態を示す。

【００４１】すなわち、本実施の形態のＬＳＩ７を、Ｒ
ＡＩＤシステムにおけるＲＡＩＤコントローラとして採
用する場合、たとえば、ＣＰＵ１やキャッシュメモリ３
等の仕様例として、ワードサイズを６４ビット、キャッ
シュラインサイズを８ワード、まとめてリフィルされる
複数のキャシュラインを８とし、命令長を３２ビットと
した場合に、バーストでリフィルされる命令数は１２８
命令となる。従って、ＲＡＩＤ制御プログラム等の命令
関数で分岐が発生しているプログラム関数を１２８命令
以下のサイズに設定すれば、当該プログラム関数内で初
めて発生した分岐であっても、分岐先の命令がキャッシ
ュメモリ３内でヒットし、高性能化が図れる。

【００４２】以上説明したように本実施の形態のＬＳＩ
７およびキャッシュメモリの制御方法によれば、たとえ
ばＲＡＩＤ制御プログラム等のような大量のシーケンシ
ャルなプログラムを実行した場合にＣＰＵ１の情報処理
性能を高性能化できる。

【００４３】本願の特許請求の範囲に記載された発明を
見方を変えて表現すれば以下の通りである。

【００４４】＜１＞ ＣＰＵとキャッシュメモリとキャ
ッシュ制御回路と内蔵メモリを組み込んだＬＳＩに於い
て、該キャッシュメモリと該内蔵メモリをキャッシュラ
インサイズ以上のバス幅で接続したＬＳＩ。

【００４５】＜２＞ 項目＜１＞記載のＬＳＩに於い
て、データキュッシュ用の内蔵メモリと命令キャッシュ
用の内蔵メモリを分割したことを特徴としたＬＳＩ。

【００４６】＜３＞ 項目＜１＞または項目＜２＞記載
のＬＳＩに於いて、該キャッシュメモリ制御回路にアド
レス比較器を設けて、該内蔵メモリへのアクセスが発生
した場合に複数のキャッシュラインをリフィルする様に
制御することを特徴とするキャッシュメモリ制御方法。

【００４７】＜４＞ 項目＜３＞記載のメモリ制御方法
に於いて、複数のリフィルされたキャッシュラインの最
終アドレスのキャッシュラインへのアクセスが発生した
場合に次の複数のキャッシュラインをリフィルするよう
に制御することを特徴とするキャッシュメモリ制御方
法。

【００４８】＜５＞ インストラクションキャッシュメ
モリより大量なシーケンシャル命令の動作を、キャッシ
ュメモリにヒットした場合との性能比がキャッシュライ
ンサイズの命令の処理時間÷（キャッシュラインサイズ
の命令の処理時間＋メモリアクセス時間）より高性能で
処理できるＬＳＩ。

【００４９】＜６＞ 項目＜１＞，＜２＞または＜５＞
記載のＬＳＩを採用したＲＡＩＤコントローラにて実行
されるＲＡＩＤ制御プログラムであって、複数のキャッ
シュラインのサイズに入るプログラム関数を使用したＲ
ＡＩＤ制御プログラム。

【００５０】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００５１】

【発明の効果】本発明のキャッシュメモリの制御方法に
よれば、大量のシーケンシャルなプログラムを実行した
場合に高性能を実現することができる、という効果が得
られる。

【００５２】本発明の集積回路装置によれば、システム
ＬＳＩ等の集積回路装置において、大量のシーケンシャ
ルなプログラムを実行した場合の高性能化を達成するこ
とができる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるキャッシュメモリ
の制御方法を実施する集積回路装置の一例であるシステ
ムＬＳＩの構成の一例を示すブロック図である。

【図２】本発明の集積回路装置の一実施の形態であるシ
ステムＬＳＩにて実施されるキャッシュメモリの制御方
法の動作例を示すタイミング図である。

【図３】本発明の参考技術であるキャッシュメモリの制
御方法におけるタイミング図である。

【図４】本発明の一実施の形態であるキャッシュメモリ
の制御方法において内蔵メモリをアクセスする場合の動
作の一例を示すタイミング図である。

【図５】本発明の一実施の形態であるキャッシュメモリ
の制御方法において内蔵メモリをアクセスする場合の動
作の変形例を示すタイミング図である。

【図６】本発明の一実施の形態であるキャッシュメモリ
の制御方法において内蔵メモリをアクセスする場合の動
作の変形例を示すタイミング図である。

【図７】本発明の一実施の形態であるキャッシュメモリ
の制御方法において内蔵メモリをアクセスする場合の動
作の変形例を示すタイミング図である。

【図８】本発明の集積回路装置の一実施の形態であるシ
ステムＬＳＩの構成の変形例を示すブロック図である。

【図９】本発明の集積回路装置の一実施の形態であるシ
ステムＬＳＩにおけるキャッシュ制御のためのＣＰＵア
ドレス情報の一例を示す概念図である。

【符号の説明】

１…ＣＰＵ（プロセッサ部）、２…キャッシュ制御回
路、３…キャッシュメモリ、４…内蔵メモリ、５…外部
バス制御回路、６…キャッシュメモリ部、６ａ…データ
キャッシュメモリ部、６ｂ…命令キャッシュメモリ部、
７…ＬＳＩ、８…外部メモリ、１１…ＣＰＵ制御出力バ
ス、１１ａ…ＣＰＵデータキャッシュ制御出力バス、１
１ｂ…ＣＰＵ命令キャッシュ制御出力バス、１２…ＣＰ
Ｕ制御入力バス、１３…ＣＰＵアドレスバス、１３ａ…
タグデータとなるアドレスバス、１３ｂ…内蔵メモリを
識別するためのアドレスバス、１３ｃ…キャッシュライ
ン内のデータを選択するアドレスバス、１３ｄ…内臓メ
モリを識別するための上位アドレスバス、１４…ＣＰＵ
ライトデータバス、１５…ＣＰＵリードデータバス、２
１…アドレス比較器、２２…制御回路、２３…外部バス
制御回路制御出力バス、２４…外部バス制御回路制御入
力バス、２４ａ…データキャッシュ外部バス制御回路入
力制御バス、２４ｂ…命令キャッシュ外部バス制御回路
入力制御バス、２５…内蔵メモリ制御出力バス、２５ａ
…データキャシュ用内蔵メモリ出力制御バス、２５ｂ…
命令キャッシュ用内蔵メモリ出力制御バス、２６…内蔵
メモリ制御入力バス、２６ａ…データキャッシュ用内蔵
メモリ制御入力バス、２６ｂ…命令キャッシュ用内蔵メ
モリ制御入力バス、２７…キャッシュメモリ制御バス、
２７ａ…メモリ制御バス、２７ｂ…複数のキャシュライ
ンを選択するアドレスバス、２７ｃ…アドレスセレクタ
の切り替え制御信号、２８…キャッシュヒット信号、２
９…アドレスデコード信号、３１…メモリ、３２…比較
器、３３…アドレスセレクタ、３４…タグメモリ、３５
…データメモリ、３６…出力データセレクタ、３７…入
力データセレクタ、３８…タグデータバス、３９…複数
のキャッシュラインの選択アドレスバス、４１…内蔵メ
モリリードデータバス、４１ａ…データキャッシュ用内
蔵メモリリードデータバス、４１ｂ…命令キャッシュ用
内蔵メモリリードデータバス、４２…内蔵メモリライト
データバス、４２ａ…データキャッシュ用内蔵メモリラ
イトデータバス、４２ｂ…命令キャッシュ用内蔵メモリ
ライトデータバス、５１…外部バス制御回路リードデー
タバス、５２…外部バス制御回路ライトデータバス、５
２ａ…データキャッシュ外部バス制御回路ライトデータ
バス、５２ｂ…命令キャッシュ外部バス制御回路ライト
データバス、５３…外部データバス、５４…外部コマン
ドバス、５５…外部アドレスバス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プロセッサ部と、前記プロセッサ部によ
   ってアクセスされる情報が格納される内蔵メモリと、前
   記内蔵メモリおよび外部メモリと前記プロセッサ部との
   間で授受される前記情報が一時的に格納されるキャッシ
   ュメモリ部とを同一チップ内に含む集積回路装置であっ
   て、 前記キャッシュメモリ部と前記内蔵メモリとを、前記キ
   ャッシュメモリ部におけるキャッシュラインサイズ以上
   のバス幅で接続したことを特徴とする集積回路装置。
2. 【請求項２】 プロセッサ部と、前記プロセッサ部によ
   ってアクセスされる情報が格納される内蔵メモリと、前
   記内蔵メモリおよび外部メモリと前記プロセッサ部との
   間で授受される前記情報が一時的に格納されるキャッシ
   ュメモリ部とを同一チップ内に含み、前記キャッシュメ
   モリ部と前記内蔵メモリとは、前記キャッシュメモリ部
   におけるキャッシュラインサイズ以上のバス幅で接続さ
   れた構成の集積回路装置において、 前記プロセッサ部から前記内蔵メモリにアクセスが発生
   した場合に、前記内蔵メモリから前記キャッシュメモリ
   に対して複数のキャッシュライン分の前記情報を複写す
   ることを特徴とするキャッシュメモリの制御方法。
3. 【請求項３】 請求項２記載のキャッシュメモリの制御
   方法において、 前記内蔵メモリから前記キャッシュメモリ内に複写され
   た複数のキャッシュラインのうちの最終アドレスのキャ
   ッシュラインへのアクセスが発生した場合に次の複数の
   キャッシュラインを前記内蔵メモリから前記キャッシュ
   メモリ内に複写することを特徴とするキャッシュメモリ
   の制御方法。