JP2002007373A

JP2002007373A - 半導体装置

Info

Publication number: JP2002007373A
Application number: JP2000184863A
Authority: JP
Inventors: Shigetoshi Wakayama; 繁俊若山; Yoshihisa Seito; 美寿齋籐
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-06-20
Filing date: 2000-06-20
Publication date: 2002-01-11

Abstract

(57)【要約】【課題】本発明は、命令演算部とメモリとを搭載した
チップに複数階層のキャッシュを設ける構成において、
アクセス遅延時間の短縮を図ることを目的とする。【解決手段】半導体装置は、半導体チップに搭載され
る命令演算部と、該半導体チップに搭載され１次キャッ
シュとして動作する第１の記憶部と、該半導体チップに
搭載され一部或いは全部が２次キャッシュとして動作す
る第２の記憶部と、該１次キャッシュ及び該２次キャッ
シュを単一のステートマシンで制御する制御部を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に命令演算部
とメモリを一つの半導体チップに搭載した半導体装置に
関し、詳しくはプロセッサチップに複数階層のキャッシ
ュメモリを搭載した半導体装置に関する。

【０００２】

【従来の技術】情報機器の高機能化を測る為にはプロセ
ッサの処理性能を向上させる必要があるが、プロセッサ
の処理性能を決定する要因としては、命令演算部の演算
速度と、命令演算部からメモリへのアクセス遅延とがあ
る。命令演算部の演算速度に関しては、演算処理アーキ
テクチャを改良することで向上が図られている。命令演
算部からメモリへのアクセス遅延に関しては、一般的に
は主記憶装置であるメモリチップと命令演算部を構成す
るプロセッサチップとが別のチップであるために、プロ
セッサチップから外付けのメモリチップに対するアクセ
ス遅延時間を小さくするには限界がある。

【０００３】近年ＬＳＩ製造プロセス技術の進歩に伴っ
て、命令演算部とＤＲＡＭ等のメモリとを同一のチップ
に搭載することが可能となっている。しかし現状ではチ
ップ内蔵メモリの容量は限られており、チップ内蔵メモ
リを主記憶として用いるのではなく、ＳＲＡＭ等の１次
キャッシュメモリに対する２次キャッシュメモリとして
用いることが現実的である。

【０００４】

【発明が解決しようとする課題】しかし複数階層キャッ
シュ構成において、各階層のキャッシュに対してコント
ローラを別個に設けて上位の階層から順次アクセスする
方式では、各層のキャッシュの判定時間が積算されるた
めに、アクセス遅延がそれ程改善されない。即ち、１次
キャッシュと２次キャッシュとが設けられている構成
で、１次キャッシュのヒット／ミス判定を完了した後に
２次キャッシュにアクセスする場合には、２次キャッシ
ュからのデータ読み出しは、１次キャッシュがヒットし
た場合の１次キャッシュからのデータ読み出しに比べて
遅くなってしまう。また２次キャッシュもミスした場合
には、１次キャッシュのヒット／ミス判定の時間と２次
キャッシュのヒット／ミス判定の時間との総和が、アク
セス時間に含まれることになってしまう。

【０００５】本発明は、命令演算部とメモリとを搭載し
たチップに複数階層のキャッシュを設ける構成におい
て、アクセス遅延時間の短縮を図ることを目的とする。

【０００６】

【課題を解決するための手段】請求項１の発明では、半
導体装置は、半導体チップに搭載される命令演算部と、
該半導体チップに搭載され１次キャッシュとして動作す
る第１の記憶部と、該半導体チップに搭載され一部或い
は全部が２次キャッシュとして動作する第２の記憶部
と、該１次キャッシュ及び該２次キャッシュを単一の制
御部で制御する制御部を含む。

【０００７】請求項２の発明では、請求項１記載の半導
体装置において、前記第１の記憶部と前記第２の記憶部
の一方または両方は、ダイナミック型メモリ、フラッシ
ュメモリ、或いは強誘電体メモリの何れか一つである。

【０００８】請求項３の発明では、請求項１記載の半導
体装置において、前記制御部は、前記１次キャッシュに
対するヒット／ミス判定をすると共に、その判定結果を
待つことなく、前記２次キャッシュに対するヒット／ミ
ス判定をする。

【０００９】請求項４の発明では、請求項１記載の半導
体装置において、前記２次キャッシュは、第１のアクセ
ス時間でデータを返送する動作と第１のアクセス時間よ
り長い第２のアクセス時間でデータを返送する動作との
何れの動作となるかが入力するアドレスに依存するメモ
リであり、該第１のアクセス時間に対応するアドレスに
対するヒット／ミスを示すキャッシュ用タグ記憶部を更
に含むことを特徴とする請求項４記載の半導体装置。

【００１０】請求項５の発明では、請求項２記載の半導
体装置において、前記制御部は、前記１次キャッシュに
対するヒット／ミス判定をすると共に、その判定結果を
待つことなく、前記２次キャッシュに対するヒット／ミ
ス判定をすることを特徴とする。

【００１１】このように本発明では１次キャッシュと２
次キャッシュとを単一のステートマシンで制御してヒッ
ト／ミス判定を同時に行なうため、従来のように各キャ
ッシュに別個のステートマシンを設けてヒット／ミス判
定を順次行なっていた場合に比較して、アクセス遅延時
間（アクセスレイテンシ）を短縮することが出来る。ま
た物理的な回路構成としては、１次キャッシュ用のコン
トローラと２次キャッシュ用のコントローラとを総合す
ることになるので、チップ面積の削減が可能になる。更
にページモードを備えた２次キャッシュの場合には、ペ
ージヒットの場合にアクセスレイテンシを大幅に削減す
ることが出来る。

【００１２】

【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。

【００１３】図１は、本発明の原理説明図である。

【００１４】図１において、半導体チップ１０には、命
令演算部１１と、１次キャッシュ１２と、２次キャッシ
ュ１３と、キャッシュコントローラ１４が設けられる。
チップ１０は、外部のメモリチップである外部記憶装置
１５に接続される。キャッシュコントローラ１４は、１
次キャッシュ用タグ記憶部１６と２次キャッシュ用タグ
記憶部１７とを含む。外部記憶装置１５は、主記憶の一
部又は全部を実装している。また本発明は、外部記憶装
置１５が３次キャッシュ等の階層的な記憶構造になって
いる場合も含む。

【００１５】命令演算部１１が、データ読み出しアクセ
ス要求を、キャッシュコントローラ１４に発行する。キ
ャッシュコントローラ１４は、１次キャッシュ用タグ記
憶部１６と２次キャッシュ用タグ記憶部１７とを実質的
に同時にアクセスし、即ち１次キャッシュ用タグ記憶部
１６のアクセス結果を待つことなく２次キャッシュ用タ
グ記憶部１７にもアクセスし、１次キャッシュ用タグ記
憶部１６と２次キャッシュ用タグ記憶部１７とに対して
ヒット／ミス判定結果を得る。

【００１６】１次キャッシュ用タグ記憶部１６がキャッ
シュヒットであれば、キャッシュコントローラ１４は、
１次キャッシュ１２から命令演算部１１にデータを転送
する。１次キャッシュ用タグ記憶部１６がキャッシュミ
スで２次キャッシュ用タグ記憶部１７がキャッシュヒッ
トであれば、キャッシュコントローラ１４は、１次キャ
ッシュ１２から命令演算部１１にデータを転送する。１
次キャッシュ用タグ記憶部１６と２次キャッシュ用タグ
記憶部１７とが共にキャッシュミスである場合には、命
令演算部１１が、外部記憶装置１５に対してデータ読み
出しを実行する。

【００１７】このように本発明では１次キャッシュと２
次キャッシュとに共通のコントローラを設けて両者に対
するヒット／ミス判定を同時に行なうため、従来のよう
に各キャッシュに別個のコントローラを設けてヒット／
ミス判定を順次行なっていた場合に比較して、アクセス
遅延時間（アクセスレイテンシ）を短縮することが出来
る。また１次キャッシュ用のコントローラと２次キャッ
シュ用のコントローラとを総合することで、チップ面積
の削減が可能になる。

【００１８】図２は、本発明による階層記憶装置の第１
の実施例を示す。

【００１９】本発明による階層記憶装置である半導体チ
ップ２０は、命令演算部２１、１次命令キャッシュ２
２、２次命令キャッシュ２３、命令キャッシュコントロ
ーラ２４、１次データキャッシュ２５、２次データキャ
ッシュ２６、及びデータキャッシュコントローラ２７を
含む。チップ２０は、外部のメモリチップである外部記
憶装置２８に接続される。命令キャッシュコントローラ
２４は、１次命令キャッシュ用タグ記憶部３１と２次命
令キャッシュ用タグ記憶部３２とを含む。データキャッ
シュコントローラ２７は、１次データキャッシュ用タグ
記憶部３３と２次データキャッシュ用タグ記憶部３４と
を含む。

【００２０】図２の構成では、命令側とデータ側でメモ
リのアクセスパスを分離したハーバードアーキテクチャ
ーとなっているが、本発明はこの構成に限定されるもの
ではなく、命令側とデータ側でメモリのアクセスパスを
分離しない構成であっても構わない。

【００２１】図３は、図２の構成におけるメモリから命
令演算部への読み出しアクセス動作を示すフローチャー
トである。

【００２２】ステップＳ１で、命令演算部からメモリへ
のアクセスが発生すると、１次キャッシュ用タグ記憶部
及び２次キャッシュ用タグ記憶部にアクセスする。

【００２３】ステップＳ２及びＳ３で、１次キャッシュ
用タグ記憶部及び２次キャッシュ用タグ記憶部の情報に
基づいて、アクセスしたアドレスに対するヒット或いは
ミスの判定をする。即ち図２の構成において、命令を読
み出す動作である場合には、１次命令キャッシュ用タグ
記憶部３１及び２次命令キャッシュ用タグ記憶部３２の
両方を同時にアクセスして、ヒット或いはミスの判定を
する。またデータを読み出す動作である場合には、１次
データキャッシュ用タグ記憶部３３及び２次データキャ
ッシュ用タグ記憶部３４の両方を同時にアクセスして、
ヒット或いはミスの判定をする。

【００２４】図４は、キャッシュ用タグ記憶部と、対応
するキャッシュ及びアドレスとの関係の一例を示した図
である。

【００２５】アドレス４０は、１次キャッシュに対して
は、エントリー４１と、インデックス４２と、オフセッ
ト４３の各部分よりなる。また２次キャッシュに対して
は、エントリー５１と、インデックス５２と、オフセッ
ト５３の各部分よりなる。このように１次キャッシュと
２次キャッシュとで、アドレス４０を各部分に分割する
大きさを異ならせることで、各々のキャッシュに対して
異なった大きさのデータ（異なったビット長のデータ）
を記憶することが可能になる。１次キャッシュ及び２次
キャッシュに同一の大きさのデータを格納するのであれ
ば、オフセット４３は、オフセット５３と同一の大きさ
（同一のビット長）でよい。

【００２６】１次キャッシュ用タグ記憶部３１或いは３
３は、有効ビットフィールド、変更ビットフィールド、
及びタグアドレスを含む。１次キャッシュ２２或いは２
５は、各インデックスに対して、オフセットの大きさに
よって決まるデータを格納する。１次キャッシュ用タグ
記憶部３１或いは３３の各行は各インデックスに対応し
ており、タグアドレスには、１次キャッシュに格納され
る対応するインデックスのデータのエントリーが格納さ
れる。

【００２７】この構成では、各インデックスに対して、
一つのデータのみが１次キャッシュに格納可能となって
いる。あるインデックスのデータが１次キャッシュに格
納されると、そのデータのエントリー４１が１次キャッ
シュ用タグ記憶部の対応するインデックスのタグアドレ
ス部に記録される。同一のインデックスで異なるエント
リーを有するデータを格納する場合には、そのインデッ
クスを有する最初のデータを置き換える形で新たなデー
タをキャッシュに格納すると共に、１次キャッシュ用タ
グ記憶部の対応するインデックスのタグアドレス部を書
き換える。

【００２８】なお上記記述は、ダイレクトマップ方式に
関するものであるが、セットアソシアティブ方式やフル
アソシアティブ方式等の他の方式を適用するものであっ
ても構わない。

【００２９】１次キャッシュ用タグ記憶部３１或いは３
３の有効ビットは、対応するインデックスのデータがキ
ャッシュに格納されていることを示す。初期状態でキャ
ッシュに全くデータが格納されていない場合には、有効
ビットは全てゼロである。１次キャッシュ用タグ記憶部
３１或いは３３の変更ビットは、キャッシュ内の対応す
るデータが変更されていることを示す。データが変更さ
れている場合には、変更されたデータを主記憶に戻す
（反映させる）必要がある。

【００３０】２次キャッシュ２３或いは２６及び２次キ
ャッシュ用タグ記憶部３２或いは３４に対しても上記と
同様である。

【００３１】図３に戻り、上記ステップＳ２及びＳ３で
は、１次キャッシュ用タグ記憶部及び２次キャッシュ用
タグ記憶部において、対応するインデックスのタグアド
レスをチェックすることで、ヒット或いはミスの判定を
行なう。

【００３２】ここで判定結果がミスの場合には、必要な
データ（或いは命令）を下位層のメモリから当該キャッ
シュに転送するが、このときに同一のインデックスのデ
ータが既に存在する場合にはこのデータを置き換える必
要がある。キャッシュ用タグ記憶部において、この置き
換え対象のデータの変更ビットが０であるか１であるか
によって、データアクセス動作が異なる。ここでは、置
き換え対象データが存在しない、または、置き換え対象
のデータの変更ビットが０でありデータを下位層メモリ
に戻す必要がない場合をクリーンミスと呼び、変更ビッ
トが１でありデータを下位層メモリに戻す必要がある場
合をダーティーミスと呼ぶ。

【００３３】１次キャッシュでヒットした場合には、ス
テップＳ４で、１次キャッシュからデータ（或いは命
令）を読み出して命令演算部に送る。

【００３４】１次キャッシュでクリーンミスして２次キ
ャッシュでヒットした場合には、ステップＳ５で、２次
キャッシュからデータ（或いは命令）を読み出して命令
演算部に送ると共に、ステップＳ６で、２次キャッシュ
から１次キャッシュにデータ（或いは命令）を転送す
る。

【００３５】１次キャッシュでダーティーミスして２次
キャッシュでヒットした場合には、ステップＳ５で、２
次キャッシュからデータ（或いは命令）を読み出して命
令演算部に送り、ステップＳ７で、１次キャッシュから
２次キャッシュに置換対象のデータを転送する。その
後、ステップＳ６で、２次キャッシュから１次キャッシ
ュにデータ（或いは命令）を転送する。

【００３６】２次キャッシュでクリーンミスした場合に
は、ステップＳ８で、外部記憶装置からデータ（或いは
命令）を読み出して命令演算部に送ると共に、ステップ
Ｓ９で、外部記憶装置から２次キャッシュ及び１次キャ
ッシュにデータ（或いは命令）を転送する。

【００３７】１次キャッシュでクリーンミスして２次キ
ャッシュでダーティーミスした場合には、ステップＳ１
０で、外部記憶装置からデータ（或いは命令）を読み出
して命令演算部に送ると共に、ステップＳ１１で、２次
キャッシュから外部記憶装置に置換対象のデータを転送
する。更に、ステップＳ９で、外部記憶装置から２次キ
ャッシュ及び１次キャッシュにデータ（或いは命令）を
転送する。

【００３８】１次キャッシュでダーティーミスして２次
キャッシュでダーティーミスした場合には、ステップＳ
１２で、外部記憶装置からデータ（或いは命令）を読み
出して命令演算部に送る。更にステップＳ１３で、１次
キャッシュから２次キャッシュに置換対象のデータを転
送した後、ステップＳ１１で、２次キャッシュから外部
記憶装置に置換対象のデータを転送する。更に、ステッ
プＳ９で、外部記憶装置から２次キャッシュ及び１次キ
ャッシュにデータ（或いは命令）を転送する。

【００３９】図５は、図２の構成における命令演算部か
らメモリへの書き込みアクセス動作を示すフローチャー
トである。

【００４０】ステップＳ１で、命令演算部からメモリへ
の書き込みアクセスが発生すると、１次キャッシュ用タ
グ記憶部及び２次キャッシュ用タグ記憶部にアクセスす
る。

【００４１】ステップＳ２及びＳ３で、１次キャッシュ
用タグ記憶部及び２次キャッシュ用タグ記憶部におい
て、対応するインデックスのタグアドレスをチェックす
ることで、ヒット或いはミスの判定を行なう。ここで判
定結果がミスの場合に、置き換え対象のデータの変更ビ
ットが０でありデータを下位層メモリに戻す必要がない
クリーンミスと、変更ビットが１でありデータを下位層
メモリに戻す必要があるダーティーミスとでは、以下に
示すようにアクセス動作が異なる。

【００４２】１次キャッシュでヒットした場合には、ス
テップＳ４で、１次キャッシュにデータ（或いは命令）
を書き込む。またステップＳ５で、１次キャッシュ用タ
グ記憶部及び２次キャッシュ用タグ記憶部の対応する変
更ビットを１にする。

【００４３】１次キャッシュでクリーンミスして２次キ
ャッシュでヒットした場合には、ステップＳ６で、２次
キャッシュから１次キャッシュにデータ（或いは命令）
を転送し、その後ステップＳ７で、１次キャッシュにデ
ータ（或いは命令）を書き込む。またステップＳ８で、
１次キャッシュ用タグ記憶部及び２次キャッシュ用タグ
記憶部の対応する変更ビットを１にする。

【００４４】１次キャッシュでダーティーミスして２次
キャッシュでヒットした場合には、ステップＳ９で、１
次キャッシュから２次キャッシュに置換対象のデータ
（或いは命令）を転送する。更にステップＳ６で、２次
キャッシュから１次キャッシュにデータ（或いは命令）
を転送し、その後ステップＳ７で、１次キャッシュにデ
ータ（或いは命令）を書き込む。またステップＳ８で、
１次キャッシュ用タグ記憶部及び２次キャッシュ用タグ
記憶部の対応する変更ビットを１にする。

【００４５】２次キャッシュでクリーンミスした場合に
は、ステップＳ１０で、外部記憶装置からデータ（或い
は命令）を読み出して２次キャッシュにデータ（或いは
命令）を転送する。その後、ステップＳ６乃至Ｓ８を実
行する。

【００４６】１次キャッシュでクリーンミスして２次キ
ャッシュでダーティーミスした場合には、ステップＳ１
１で、２次キャッシュから外部記憶装置に置換対象のデ
ータ（或いは命令）を転送し、ステップＳ１０で、外部
記憶装置からデータ（或いは命令）を読み出して２次キ
ャッシュにデータ（或いは命令）を転送する。更にその
後、ステップＳ６乃至Ｓ８を実行する。

【００４７】１次キャッシュでダーティーミスして２次
キャッシュでダーティーミスした場合には、ステップＳ
１２で、１次キャッシュから２次キャッシュに置換対象
のデータを転送する。更に、ステップＳ１１で、２次キ
ャッシュから外部記憶装置に置換対象のデータ（或いは
命令）を転送し、ステップＳ１０で、外部記憶装置から
データ（或いは命令）を読み出して２次キャッシュにデ
ータ（或いは命令）を転送する。更にその後、ステップ
Ｓ６乃至Ｓ８を実行する。

【００４８】以下に、本発明の第２の実施例を添付の図
面を用いて説明する。

【００４９】図６は、本発明による階層記憶装置の第２
の実施例を示す。図２において、図１の構成要素と同一
の構成要素は同一の記号で参照され、その説明は省略す
る。本発明による階層記憶装置である半導体チップ２０
Ａは、命令演算部２１、１次命令キャッシュ２２、２次
命令キャッシュ２３、命令キャッシュコントローラ２４
Ａ、１次データキャッシュ２５、２次データキャッシュ
２６Ａ、及びデータキャッシュコントローラ２７Ａを含
む。命令キャッシュコントローラ２４Ａは、１次命令キ
ャッシュ用タグ記憶部３１、２次命令キャッシュ用タグ
記憶部３２、及び２次命令キャッシュ用ページタグ記憶
部３５を含む。データキャッシュコントローラ２７Ａ
は、１次データキャッシュ用タグ記憶部３３、２次デー
タキャッシュ用タグ記憶部３４、２次データキャッシュ
用ページタグ記憶部３６を含む。２次命令キャッシュ用
ページタグ記憶部３５及び２次データキャッシュ用ペー
ジタグ記憶部３６は共に、図４に示されるキャッシュ用
タグ記憶部と同様の構成であり、有効ビット、変更ビッ
ト、及びタグアドレスを含む。

【００５０】図６に示される第２実施例では、２次命令
キャッシュ２３Ａと２次データキャッシュ２６Ａは、ペ
ージモードを有するメモリである。即ち、複数のアドレ
スからデータを読み出す或いは書き込む場合に、これら
複数のアドレスが同一のページに含まれるものであれ
ば、高速にデータ書き込み或いは読み出しが出来るよう
なメモリである。このようなメモリからなる２次キャッ
シュにアクセスする場合、ページヒット時のアクセス時
間は、ページミス時のアクセス時間よりも短くてすむ。

【００５１】この場合のキャッシュアクセスパターン
は、次の４つの場合に分類することが出来る。

【００５２】１）１次キャッシュヒット２）１次キャッシュミス及び２次キャッシュページヒッ
ト３）１次キャッシュミス及び２次キャッシュページミス４）１次キャッシュミス及び２次キャッシュミスここで、２次キャッシュページヒット及び２次キャッシ
ュページミスは共に、２次キャッシュのヒットを意味す
る。

【００５３】この第２の実施例の場合には、命令演算部
によるデータ読み出し動作及びデータ書き込み動作は、
基本的に図３及び図５に示される第１の実施例の処理と
同様になる。但し図３及び図５共に、ステップS３での
判定結果がキャッシュヒットであった場合に進む処理手
順は、２次キャッシュがページヒットの場合とページミ
スの場合、即ち上記２）及び３）の両方の場合に実行さ
れることになる。

【００５４】図７は、従来のキャッシュコントローラの
状態遷移図と第２の実施例におけるキャッシュコントロ
ーラの状態遷移図とを対比して示した図である。

【００５５】図７において、上部に示される２つが従来
の状態遷移図であり、左上が１次キャッシュ用コントロ
ーラの状態遷移図、右上が２次キャッシュ用コントロー
ラの状態遷移図である。従来の場合には、１次キャッシ
ュと２次キャッシュとを別々のキャッシュコントローラ
によって制御するために、図７に示されるように各々別
の状態遷移図が存在することになる。即ち、従来の構成
では、１次キャッシュと２次キャッシュとが別々のステ
ートマシンで制御されている。ここでステートマシンと
は、キャッシュの状態を格納するレジスタであり、キャ
ッシュの動作制御のために用いられる。

【００５６】図７において、下部に示されるのが第２の
実施例の状態遷移図であり、１次キャッシュ及び２次キ
ャッシュを同時に制御する単一のコントローラの状態遷
移図である。従来の場合と異なり、本発明では１次キャ
ッシュと２次キャッシュとを一つのキャッシュコントロ
ーラによって制御するために、図７に示されるように状
態遷移図が一つだけ存在することになる。

【００５７】本発明の第２の実施例において状態遷移は
以下のように進行する。

【００５８】１次キャッシュヒットのときは、ステー
トマシンの状態はＩＤＬＥのままである。このとき、１
次キャッシュのデータを命令演算部に転送する。

【００５９】１次キャッシュミス及び２次キャッシュ
ページヒットのときは、２次キャッシュのローアドレス
を変えることなくコラムアドレスだけを変えればよいた
め、２次キャッシュにおけるビット線対のイコライズや
前の選択ワード線の非活性化を含むＰＲＥＣＨＡＲＧＥ
動作、及び現在のワード線の活性化を含むＢＡＮＫ−Ａ
ＣＴＩＶＥ動作が不要である。従って、コラムアドレス
のみを変化させるＲＥＡＤ動作のみを行なえばよく、状
態はＩＤＬＥからＲＥＡＤに遷移する。

【００６０】１次キャッシュミス及び２次キャッシュ
ページミスのときは、２次キャッシュのローアドレス及
びコラムアドレスを変える必要がある。従って、２次キ
ャッシュにおけるビット線対のイコライズや前の選択ワ
ード線の非活性化を含むＰＲＥＣＨＡＲＧＥ動作、更に
現在のワード線の活性化を含むＢＡＮＫ−ＡＣＴＩＶＥ
動作を実行した後に、指定したコラムアドレスのＲＥＡ
Ｄ動作を実行すればよい。この場合、状態はＩＤＬＥか
ら、ＰＲＥＣＨＡＲＧＥ、ＢＡＮＫ−ＡＣＴＩＶＥを経
由して、ＲＥＡＤに到達する。

【００６１】１次キャッシュミス及び２次キャッシュ
ミスのときは、外部記憶装置にデータを取りに行く。従
って、外部インターフェースの了解信号を得るまでの状
態であるＢＦＩＢ（Block Fetch Interface Busy）に遷
移して、次に、外部記憶装置からデータが返ってくるま
での状態であるＢＦＭＳＤＷ（Block Fetch Main Stora
ge Data Wait）の状態に遷移する。

【００６２】上記説明したようにして本発明の第２の実
施例は動作するが、１次キャッシュと２次キャッシュと
を一つのキャッシュコントローラによって制御するため
に状態遷移図が一つだけ存在するという点、即ちステー
トマシンを一つだけ使用するという点は、当然ながら第
１の実施例にも当てはまることであり、従来技術に対す
る本発明の特徴であるといえる。

【００６３】このように本発明では１次キャッシュと２
次キャッシュとを単一のステートマシンで制御してヒッ
ト／ミス判定を同時に行なうため、従来のように各キャ
ッシュに別個のステートマシンを設けてヒット／ミス判
定を順次行なっていた場合に比較して、アクセス遅延時
間（アクセスレイテンシ）を短縮することが出来る。ま
た１次キャッシュ用のコントローラと２次キャッシュ用
のコントローラとを総合することで、チップ面積の削減
が可能になる。更に第２の実施例においては、ページヒ
ットの場合にアクセスレイテンシを大幅に削減すること
が出来る。

【００６４】図８は、本発明によるアクセスレイテンシ
の短縮を第２の実施例を例にして説明する図である。

【００６５】ここでは、キャッシュコントローラは、Ｐ
−Ｔ１−Ｔ２−Ｃ−Ｒの５つのパイプラインステージを
持つものとする。Pステージでは、内部及び外部からく
るリクエストに対して、優先順位が最も高いリクエスト
が選択される。T１ステージ及びT２ステージでは、キャ
ッシュ及びキャッシュ用タグ記憶部にアクセスを行な
う。Cステージでは、キャッシュヒット及びキャッシュ
ミスの判定結果を命令演算部に通知すると共に、キャッ
シュヒットであればキャッシュのデータを命令演算部に
転送する。Ｒステージでは、結果を格納する。

【００６６】図８（ａ）には、１次キャッシュがヒット
した場合が示される。この場合、T１ステージで、１次
キャッシュ用タグ記憶部にアクセスしてヒット判定を得
て、Ｃステージで、１次キャッシュのデータを命令演算
部に転送する。

【００６７】図８（ｂ）には、１次キャッシュミス及び
２次キャッシュページヒットの場合が示される。この場
合、T１ステージで、１次キャッシュ用タグ記憶部、２
次キャッシュ用タグ記憶部、及び２次キャッシュ用ペー
ジタグ記憶部にアクセスして、それぞれミス、ヒット、
及びヒットの判定が得られる。その後Ｃステージで、２
次キャッシュのページヒットしたデータを命令演算部に
転送する。

【００６８】図８（ｃ）には、１次キャッシュミス及び
２次キャッシュページミスの場合が示される。この場
合、T１ステージで、１次キャッシュ用タグ記憶部、２
次キャッシュ用タグ記憶部、及び２次キャッシュ用ペー
ジタグ記憶部にアクセスして、それぞれミス、ヒット、
及びミスの判定が得られる。ページミスであるので２次
キャッシュに対するアクセスからデータ読み出しまでの
レイテンシが大きくなり、２サイクル後のCステージで
データを命令演算部に転送することは出来ない。そこ
で、データを命令演算部に転送するタイミングがCステ
ージになるように、新しいリクエストを再度パイプライ
ンに流す。その後新しいパイプラインのＣステージで、
２次キャッシュのページミスしたデータを命令演算部に
転送する。

【００６９】図８（ｄ）には、１次キャッシュミス及び
２次キャッシュミスの場合が示される。この場合、T１
ステージで、１次キャッシュ用タグ記憶部、２次キャッ
シュ用タグ記憶部、及び２次キャッシュ用ページタグ記
憶部にアクセスして、それぞれミス、ミス、及びミスの
判定が得られる。外部記憶装置に対するアクセスからデ
ータ読み出しまでのレイテンシが非常に大きいので、２
サイクル後のCステージでデータを命令演算部に転送す
ることは出来ない。そこで、データを命令演算部に転送
するタイミングがCステージになるように、新しいリク
エストを再度パイプラインに流す。その後新しいパイプ
ラインのＣステージで、外部記憶装置のデータを命令演
算部に転送する。

【００７０】このように本発明では、１次キャッシュと
２次キャッシュとに対して同時にヒット／ミス判定をす
るので、１次キャッシュからデータを読み出す場合と２
次キャッシュからデータを読み出す場合とで、略同一の
タイミングでのデータ読み出しが可能になる。特に２次
キャッシュがページヒットした場合には、比較的低速な
例えばＤＲＡＭ等の２次キャッシュからのデータ読み出
しと、比較的高速な例えばＳＲＡＭ等の１次キャッシュ
からのデータ読み出しとを、同一のクロックサイクルで
実行することが可能になる。２次キャッシュがページミ
スした場合には、上述のように、比較的低速な例えばＤ
ＲＡＭ等の２次キャッシュからのデータ読み出しは、１
次キャッシュからのデータ読み出しに比べて遅くなって
しまう。しかしこの場合であっても、従来のように１次
キャッシュと２次キャッシュとを別々にヒット／ミス判
定していた場合に比較して、レイテンシを削減すること
が出来る。

【００７１】１次キャッシュとしては、一般にＳＲＡＭ
が用いられ、２次キャッシュとしては、ＤＲＡＭ、フラ
ッシュメモリ、強誘電体メモリ等を用いることが出来
る。このようにして、ＤＲＡＭ、フラッシュメモリ、或
いは強誘電体メモリをプロセッサチップに搭載したとき
に、ＤＲＡＭ、フラッシュメモリ、或いは強誘電体メモ
リを２次キャッシュとして使用して、１次キャッシュと
２次キャッシュとを同一のコントローラで制御すること
で、メモリアクセスレイテンシの削減を図ることが可能
になる。

【００７２】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。（付記１）半導体チップに搭載される命令演算部と、該
半導体チップに搭載され１次キャッシュとして動作する
第１の記憶部と、該半導体チップに搭載され一部或いは
全部が２次キャッシュとして動作する第２の記憶部と、
該１次キャッシュ及び該２次キャッシュを単一の制御部
で制御する制御部を含むことを特徴とする半導体装置。（付記２）前記第１の記憶部と前記第２の記憶部の一方
または両方は、ダイナミック型メモリ、フラッシュメモ
リ、或いは強誘電体メモリの何れか一つであることを特
徴とする付記１記載の半導体装置。（付記３）前記制御部は、前記１次キャッシュに対する
ヒット／ミス判定をすると共に、その判定結果を待つこ
となく、前記２次キャッシュに対するヒット／ミス判定
をすることを特徴とする付記１記載の半導体装置。（付記４）前記２次キャッシュは、第１のアクセス時間
でデータを返送する動作と第１のアクセス時間より長い
第２のアクセス時間でデータを返送する動作との何れの
動作となるかが入力するアドレスに依存するメモリであ
り、該第１のアクセス時間に対応するアドレスに対する
ヒット／ミスを示すキャッシュ用タグ記憶部を更に含む
ことを特徴とする付記１記載の半導体装置。（付記５）前記制御部は、前記１次キャッシュに対する
ヒット／ミス判定をすると共に、その判定結果を待つこ
となく、前記２次キャッシュに対するヒット／ミス判定
をすることを特徴とする付記２記載の半導体装置。（付記６）前記１次キャッシュに対するキャッシュ用タ
グ記憶部及び前記２次キャッシュに対するキャッシュ用
タグ記憶部を更に含み、該キャッシュ用タグ記憶部はタ
グアドレスが有効か否かを示す有効ビットと、データが
変更されたか否かを示す変更ビットを含むことを特徴と
する付記１記載の半導体装置。

【００７３】

【発明の効果】このように本発明では１次キャッシュと
２次キャッシュとを単一のステートマシンで制御してヒ
ット／ミス判定を同時に行なうため、従来のように各キ
ャッシュに別個のステートマシンを設けてヒット／ミス
判定を順次行なっていた場合に比較して、アクセス遅延
時間（アクセスレイテンシ）を短縮することが出来る。
また物理的な回路構成としては、１次キャッシュ用のコ
ントローラと２次キャッシュ用のコントローラとを総合
することになるので、チップ面積の削減が可能になる。
更にページモードを備えた２次キャッシュの場合には、
ページヒットの場合にアクセスレイテンシを大幅に削減
することが出来る。

【００７４】従って、プロセッサの処理速度を向上させ
ることが出来る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明による階層記憶装置の第１の実施例を示
す図である。

【図３】メモリから命令演算部への読み出しアクセス動
作を示すフローチャートである。

【図４】キャッシュ用タグ記憶部と対応するキャッシュ
及びアドレスとの関係の一例を示した図である。

【図５】図２の構成における命令演算部からメモリへの
書き込みアクセス動作を示すフローチャートである。

【図６】本発明による階層記憶装置の第２の実施例を示
す図である。

【図７】従来のキャッシュコントローラの状態遷移図と
第２の実施例におけるキャッシュコントローラの状態遷
移図とを対比して示した図である。

【図８】本発明によるアクセスレイテンシの短縮を第２
の実施例を例にして説明する図である。

【符号の説明】

１１命令演算部１２１次キャッシュ１３２次キャッシュ１４キャッシュコントローラ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 12/08 ５５３Ｇ０６Ｆ 12/08 ５５３Ｚ

Claims

【特許請求の範囲】

【請求項１】半導体チップに搭載される命令演算部と、該半導体チップに搭載され１次キャッシュとして動作す
る第１の記憶部と、該半導体チップに搭載され一部或いは全部が２次キャッ
シュとして動作する第２の記憶部と、該１次キャッシュ及び該２次キャッシュを単一の制御部
で制御する制御部を含むことを特徴とする半導体装置。
【請求項２】前記第１の記憶部と前記第２の記憶部の一
方または両方は、ダイナミック型メモリ、フラッシュメ
モリ、或いは強誘電体メモリの何れか一つであることを
特徴とする請求項１記載の半導体装置。
【請求項３】前記制御部は、前記１次キャッシュに対す
るヒット／ミス判定をすると共に、その判定結果を待つ
ことなく、前記２次キャッシュに対するヒット／ミス判
定をすることを特徴とする請求項１記載の半導体装置。
【請求項４】前記２次キャッシュは、第１のアクセス時
間でデータを返送する動作と第１のアクセス時間より長
い第２のアクセス時間でデータを返送する動作との何れ
の動作となるかが入力するアドレスに依存するメモリで
あり、該第１のアクセス時間に対応するアドレスに対す
るヒット／ミスを示すキャッシュ用タグ記憶部を更に含
むことを特徴とする請求項１記載の半導体装置。
【請求項５】前記制御部は、前記１次キャッシュに対す
るヒット／ミス判定をすると共に、その判定結果を待つ
ことなく、前記２次キャッシュに対するヒット／ミス判
定をすることを特徴とする請求項２記載の半導体装置。