JPH1031622A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、セットアソシアティブ方式のキャ
ッシュへのデータ書き込み時間を短縮することのできる
構成の簡単なキャッシュメモリ装置。 【解決手段】 セットアソシアティブ方式の下位レベル
キャッシュから上位レベルキャッシュへ転送した各ライ
ンに対して、下位レベルキャッシュ内のセット内ＲＯＷ
番号３１を、上位レベルキャッシュのタグ６内に記憶し
ておく。下位レベルキャッシュへの書き込み時、下位レ
ベルキャッシュのＲＯＷ選択に、上位レベルキャッシュ
のタグ６内に記憶しているＲＯＷ番号を使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ等のコンピュータに使用されるキャッシュメモリ装置
に係り、特に、主記憶装置に対するマッピング方式がセ
ットアソシアティブ方式である多階層のキャッシュメモ
リ装置に関する。

【０００２】

【従来の技術】一般に、コンピュータ等の記憶装置は、
階層構造に構成されている。通常、記憶階層は、幾つか
のレベルから構成されており、記憶管理は、隣接する２
つのレベル間毎に行われる。そして、より優先してデー
タ検索が行われる側の階層を上位レベルであるという。
すなわち、階層構造を持つ記憶装置に対してデータアク
セスが行われた場合、上位レベル記憶装置と下位レベル
記憶装置との両方にデータがあれば、上位レベル記憶装
置のデータが使用される。

【０００３】このため、上位レベル記憶装置は、下位レ
ベル記憶装置よりも高速の記憶装置が使用される。しか
し、高速な記憶装置は、高価であるため下位レベルの記
憶装置よりも一般に小容量である。なお、２つのレベル
の記憶装置において、記憶管理の対象となるデータの単
位をラインと呼ぶ。

【０００４】図２は一般のコンピュータに採用されてい
る階層構造を持つ記憶装置の構成を示すブロック図、図
３は４ウェイセットアソシアティブ方式を説明する図、
図４は４ウェイセットアソシアティヴ方式を２階層のキ
ャッシュ構成に対して採用したキャッシュメモリの構成
を示すブロック図、図５は図４に示すキャッシュメモリ
においてストア命令が実行された場合の動作を説明する
フローチャートである。図２〜図４において、１は主記
憶装置、２は２次キャッシュ、３、６はタグ部、４、７
はデータ部、５は１次キャッシュ、８はプロセッサ、９
はバス、１０はセット、１１はライン、１２〜１５はＲ
ＯＷ、１６は比較器、１７はＲＯＷ選択制御論理であ
る。

【０００５】図２に示す記憶装置は、階層構造を有し、
下位の記憶装置から順に、低速大容量の主記憶装置１
と、タグ部３、データ部４を有する中速中容量の２次キ
ャッシュ２と、タグ部６、データ部７を有する高速小容
量の１次キャッシュ５とにより構成されており、この例
は、１次キャッシュ５がプロセッサと同一のチップ内に
含まれているとしている。

【０００６】図２において、いま、プロセッサ８から記
憶装置に対してデータのアクセス要求が出されると、ま
ず、１次キャッシュ５が検索される。プロセッサ８は、
１次キャッシュ５にデータがある場合、すなわち、１次
キャッシュ５がヒットした場合、１次キャッシュ５に対
してアクセスを行う。しかし、１次キャッシュ５にデー
タがない場合、すなわち、１次キャッシュ５がミスした
場合、下位レベルにある２次キャッシュ２が検索され
る。１次キャッシュ５の場合と同様に、２次キャッシュ
２でヒットすれば、プロセッサ８は、２次キャッシュ２
をアクセスし、ミスすれば主記憶装置１に対してアクセ
スを行う。

【０００７】次に、キャッシュと下位の記憶装置とのマ
ッピング方式の１方式であるセットアソシアティブ方式
について図３を参照して説明する。

【０００８】図３に示す例は、４ウェイセットアソシア
ティブ方式の例であり、キャッシュのタグ部及びデータ
部が、４ウェイセットアソシアティブキャッシュとな
る。このような構成のキャッシュは、下位の記憶装置か
らデータを１ライン分読み込んでラインを書き込む際
に、セット１０内にあるＲＯＷ＃０番１２、ＲＯＷ＃１
番１３、ＲＯＷ＃２番１４、ＲＯＷ＃３番１５のいずれ
か１つを選択して書き込むことができるものである。

【０００９】この４ウェイセットアソシアティブ方式
は、プロセッサ８からのアクセスによるロード動作の場
合に、書き込む場所が１箇所であるダイレクトマッピン
グ方式に比較して、４箇所のＲＯＷから１つを選択する
必要があり、この選択のために時間がかかるという欠点
を有している。

【００１０】図３に示す４ウェイセットアソシアティブ
方式によるキャッシュの構成を用いて２階層のキャッシ
ュを構成した場合の構成例を図４に示している。図４に
示すような階層構造を持つキャッシュを有するコンピュ
ータシステムにおいて、プロセッサからストア命令が実
行された場合の動作が図５にフローチャートとして示さ
れており、以下、図４、図５を参照して、図４に示すキ
ャッシュに対するストア動作を説明する。なお、図５に
示す動作例は、１次キャッシュ５と２次キャッシュ２と
の間の書き込み処理にライトスルー方式及びライトアロ
ケート方式を採用した場合を示している。ライトスルー
方式とは、書き込みが１次キャッシュ５と２次キャッシ
ュ２との両方に対して行われる方式であり、ライトアロ
ケート方式とは、書き込みが１次キャッシュミス、２次
キャッシュヒットの場合、まず、２次キャッシュ２から
１次キャッシュ５へラインを転送し、それ以後、１次キ
ャッシュヒット時と同様の書き込み動作を行う方式であ
る。

【００１１】（１）ストア命令の実行が開始されると、
プロセッサ８は、１次キャッシュ５に対してデータの書
き込み要求を出し、１次キャッシュ５に対応アドレスが
存在するか否かのヒットチェックを行い、１次キャッシ
ュがヒットしたか否かを判定する（ステップ２０〜２
２）。

【００１２】（２）ステップ２２で、１次キャッシュヒ
ットチェックの結果が１次キャッシュヒットであること
が判明すると、１次キャッシュ５の対応アドレス位置に
データをストアする（ステップ２３）。

【００１３】（３）その後、１次キャッシュ５と、２次
キャッシュ２及び主記憶装置１とのデータの一致を図る
ため、２次キャッシュ２と主記憶装置１とにデータのス
トアを行う（ステップ２４、２５）。

【００１４】（４）ステップ２２で、１次キャッシュヒ
ットチェックの結果が１次キャッシュミスであることが
判明すると、次に２次キャッシュ２に対応アドレスが存
在するか否かのヒットチェックを行い、２次キャッシュ
がヒットしたか否かを判定する（ステップ２６、２
７）。

【００１５】（５）ステップ２７で、２次キャッシュヒ
ットチェックの結果が２次キャッシュヒットであること
が判明すると、１次キャッシュ５と２次キャッシュ２と
の間の書き込み処理方式にライトスルー方式及びライト
アロケート方式を採用した図５に示す例の場合、２次キ
ャッシュ２から１次キャッシュ５へライン転送を行い、
１次キャッシュ５の対応アドレス位置にデータをストア
する（ステップ２８、２９）。

【００１６】（６）その後、ステップ２４、２５の場合
と同様に、１次キャッシュ５と、２次キャッシュ２及び
主記憶装置１とのデータの一致を図るため、２次キャッ
シュ２と主記憶装置１とにデータのストアを行う（ステ
ップ３０、３１）。

【００１７】（７）ステップ２７で、２次キャッシュヒ
ットチェックの結果が２次キャッシュミスであることが
判明すると、主記憶装置１から２次キャッシュ２と１次
キャッシュ５とにライン転送を行う（ステップ３２）。

【００１８】（８）その後、ステップ２３〜２５の場合
と同様に、１次キャッシュ５、２次キャッシュ２、主記
憶装置１へのストアを順次行う（ステップ３３〜３
５）。

【００１９】前述した処理動作において、１次キャッシ
ュ５と２次キャッシュ２とは、共に４ウェイセットアソ
シアティブであるため、データを書き込む際にセット１
０内のＲＯＷを選択しなければならない。このため、書
き込み先アドレスを使用してタグ内のセット１０を選択
した後、セット１０内の各ＲＯＷに格納されているアド
レスを読み出して、そのアドレスと書き込み先アドレス
とを比較し、一致したＲＯＷにデータの書き込みを行
う。すなわち、データの書き込みに際しても、タグ内の
アドレスを一旦読み出してアドレス比較を行った後にし
か書き込みを行うことができない。

【００２０】これらの動作は、前述したステップ２３、
２９、３３の１次キャッシュへのストア処理、ステップ
２５、３０、３４の２次キャッシュへのストア処理のそ
れぞれで行う必要がある。このことは、キャッシュ性能
の低下を招く重大な問題である。一般に、２次キャッシ
ュ２は、１次キャッシュ５に比べ低速であるため、２次
キャッシュ２への書き込みの頻度が高いほど性能低下が
顕著になる。

【００２１】

【発明が解決しようとする課題】上位レベルキャッシュ
と下位レベルキャッシュとからなるキャッシュメモリ装
置において、下位レベルキャッシュがセットアソシアテ
ィブ方式である前述した従来技術は、データを下位レベ
ルキャッシュへ書き込む際に、下位レベルキャッシュの
セット１０内のＲＯＷ選択を行う必要があり、このた
め、データの書き込みを行う前に、下位レベルキャッシ
ュのタグ部を読み出し、アドレス比較を行うことにより
下位レベルキャッシュのセット１０内のＲＯＷを選択し
ているため、下位レベルキャッシュへのデータの書き込
みが低速になってしまうという問題点を有している。

【００２２】そして、セットアソシアティブ方式を採用
している２次キャッシュ２に対するデータ書き込み時の
ＲＯＷ選択時間を短縮することが、キャッシュ性能の向
上につながり、コンピュータシステム全体の性能の向上
のために、キャッシュの性能向上が不可欠である。

【００２３】従って、本発明の目的は、簡単な構成で下
位レベルキャッシュのセット１０内ＲＯＷの選択を高速
に行うことを可能にし、高速なデータの書き込みを行う
ことのできるキャッシュメモリ装置を提供することにあ
る。

【００２４】

【課題を解決するための手段】本発明によれば前記目的
は、主記憶装置に対するマッピング方式がセットアソシ
アティブ方式である下位レベルキャッシュと、前記下位
レベルキャッシュよりも優先してデータ検索が行われる
上位レベルキャッシュとからなるキャッシュメモリ装置
において、前記下位レベルキャッシュ内の各ラインに対
応するセット内ＲＯＷ番号を、上位レベルキャッシュ内
に記憶しておくことにより達成される。

【００２５】また、前記目的は、前記上位レベルキャッ
シュから前記下位レベルキャッシュへデータを書き込む
際、前記上位レベルキャッシュ内に記憶しておいた前記
下位レベルキャッシュ内のラインに対応するセット内Ｒ
ＯＷ番号を使用して前記下位レベルキャッシュ内のＲＯ
Ｗ選択を行うことにより達成される。

【００２６】さらに、前記目的は、前記下位レベルキャ
ッシュ内のラインを前記上位レベルキャッシュへ転送す
る際、前記下位レベルキャッシュ内のそのラインに対す
るセット内ＲＯＷ番号を同時に転送することにより、ま
た、主記憶装置に存在するラインを前記下位レベルキャ
ッシュ及び前記上位レベルキャッシュへ転送する際に、
前記下位レベルキャッシュ内のライン書き込み先ＲＯＷ
番号予め決定しておき、そのＲＯＷ番号を前記上位レベ
ルキャッシュへ同時に転送することにより達成される。

【００２７】

【発明の実施の形態】以下、本発明によるキャッシュメ
モリ装置の一実施形態を図面により詳細に説明する。

【００２８】図１は本発明の一実施形態による多階層構
造を持つキャッシュメモリ装置に使用する１次キャッシ
ュの詳細な構成を示すブロック図であり、図の符号は図
２、図３の場合と同一である。

【００２９】図１に示す本発明の一実施形態によるキャ
ッシュメモリ装置は、従来技術により説明した２階層の
キャッシュメモリにおいて、４ウェイセットアソシアテ
ィブ方式の１次キャッシュ５として、図１に示すキャッ
シュを使用するものである。

【００３０】図１に示す本発明の一実施形態に使用する
１次キャッシュ５は、タグ部６に、データ部７に格納し
ているライン１１のアドレス３０だけでなく、そのライ
ン１１の２次キャッシュ２内のセット内ＲＯＷ番号３１
をも記憶するように構成されている。図４により説明し
た従来技術の場合、キャッシュは、アドレスを格納して
いるタグ部６と、データを格納しているデータ部７とか
らなるが、図１に示す本発明の一実施形態による１次キ
ャッシュ５は、前述したように、タグ部６に、データ部
７に格納しているライン１１のアドレス３０だけでな
く、そのライン１１の２次キャッシュ２内のセット内Ｒ
ＯＷ番号３１も記録している点が、従来技術の場合と相
違している。なお、ＲＯＷ番号３１は、タグ部６以外の
部分に記憶されてもよい。

【００３１】そして、図１に示す構成を有する１次キャ
ッシュを使用して、２次キャッシュ、主記憶装置を含む
３階層のキャッシュメモリを構成する場合、１次キャッ
シュについてのみ、図１に示すように、タグ部６に、デ
ータ部７に格納しているライン１１のアドレス３０だけ
でなく、そのライン１１の２次キャッシュ２内のセット
内ＲＯＷ番号３１も記録するようにしておけばよい。

【００３２】本発明の一実施形態によるキャッシュメモ
リ装置は、２次キャッシュ２へデータを書き込む際に、
１次キャッシュ５のタグ部６に格納している２次キャッ
シュ２のＲＯＷ番号３１を使用して、２次キャッシュの
セット１０内のＲＯＷ選択を行うことができる。このた
め、本発明の一実施形態によれば、２次キャッシュ２へ
のデータ書き込みに際して、２次キャッシュのセット１
０内の各ＲＯＷのタグ部を読み込んでＲＯＷの選択を行
う必要がなく、１次キャッシュ５から読み出された２次
キャッシュのＲＯＷにデータの書き込み処理を行えばよ
いことになる。

【００３３】図１に示すような構成を持つ１次キャッシ
ュを用いて構成される本発明の実施形態によるキャッシ
ュメモリ装置においても、プロセッサからストア命令が
実行された場合の動作は、図５に示すフローで説明した
従来技術の場合と同様に行われる。そして、本発明の実
施形態において、従来技術の場合との相違は、図５に示
すステップ２４、３０、３４における２次キャッシュ２
へのストア処理時の詳細な動作である。以下、これらに
ついて説明する。なお、本発明の一実施形態において
も、１次キャッシュ５と２次キャッシュ２との間の書き
込み処理方式として、ライトスルー方式及びライトアロ
ケート方式を使用するものとしている。

【００３４】本発明の一実施形態の場合も、１次キャッ
シュ５と２次キャッシュ２とは、共に４ウェイセットア
ソシアティブであるため、各キャッシュにデータを書き
込む際に、セット１０内のＲＯＷを選択しなければなら
ない。

【００３５】そして、本発明の一実施形態は、２次キャ
ッシュ２へデータの書き込みを行う場合、２次キャッシ
ュ２のＲＯＷ選択を、図１に示した１次キャッシュ５の
タグ部６から読み出した２次キャッシュ２のＲＯＷ番号
により行うことができる。従って、本発明の一実施形態
によれば、２次キャッシュ２のタグ部３を読み出すこと
なく、２次キャッシュ２に対する書き込みを行うことが
でき、これにより、従来技術によるキャッシュメモリに
比較して高速な書き込み処理を行うことができる。

【００３６】また、本発明の一実施形態は、２次キャッ
シュ２内のラインを１次キャッシュ５へ転送する際、前
記２次キャッシュ２内のそのラインに対するセット内Ｒ
ＯＷ番号を同時に転送している。さらに、本発明の一実
施形態は、主記憶装置１に存在するラインを２次キャッ
シュ２及び１次キャッシュ５へ転送する際、予め２次キ
ャッシュ２のＲＯＷ番号を決定しておき、２次キャッシ
ュ２内のライン書き込み先ＲＯＷ番号を１次キャッシュ
へ同時に転送している。

【００３７】次に、これらのことを図５に示すフローに
より説明する。

【００３８】まず、１次キャッシュ５のヒットで、１次
キャッシュ５へのストア後、２次キャッシュ２へのスト
アを行うステップ２４の処理について見る。この場合、
１次キャッシュヒットであるので、対応する書き込みア
ドレスのデータが必ず２次キャッシュ２に存在する。そ
して、１次キャッシュのタグ部３には、対応する書き込
みアドレスのデータが存在する２次キャッシュ２内のＲ
ＯＷ番号が格納されている。従って、ステップ２４の処
理で、２次キャッシュ２へのストアを行う場合、１次キ
ャッシュ５に記憶されている２次キャッシュ２内のその
ラインに対するセット内ＲＯＷ番号を用いることによ
り、２次キャッシュ２のタグ部３を読み出すことなく、
２次キャッシュ２に対する書き込みを行うことができ
る。

【００３９】次に、ステップ３０の処理における１次キ
ャッシュ５へのストア後、２次キャッシュ２へのストア
について見る。この場合、１次キャッシュミスである
が、２次キャッシュヒットであるので、図５に示すよう
に、ステップ２８の処理において、２次キャッシュ２か
ら１次キャッシュ５にライン転送が行われる。このと
き、前述したように、２次キャッシュ２内のそのライン
に対するセット内ＲＯＷ番号が１次キャッシュに転送さ
れる。従って、その後の１次キャッシュ５へのストア
後、２次キャッシュ２へのストアの処理を行うステップ
３０においても、前述したステップ２４の場合と同様
に、１次キャッシュ５に記憶されている２次キャッシュ
２内のそのラインに対するセット内ＲＯＷ番号を用いる
ことができ、２次キャッシュ２のタグ部３を読み出すこ
となく、２次キャッシュ２に対する書き込みを行うこと
ができる。

【００４０】さらに、ステップ３４の処理における１次
キャッシュ５へのストア後、２次キャッシュ２へのスト
アについて見る。この場合、１次、２次の両方のキャッ
シュミスであるので、図５のステップ３２に示すよう
に、主記憶装置１に存在するラインを２次キャッシュ２
及び１次キャッシュ５へ転送している。ところで、ステ
ップ２６の処理における２次キャッシュヒットチェック
において、２次キャッシュのタグ部の読み出しを行って
いる。そして、この読み出しと同時に、一番古いＲＯＷ
を追い出して、そのＲＯＷに新たなデータを書き込むこ
とにすると、この時点で、２次キャッシュの書き込み先
のＲＯＷを決定することができる。

【００４１】この結果を使用して、ステップ３２の処理
で、２次キャッシュＲＯＷ番号を１次キャッシュへのラ
イン転送時に同時に転送しておくことにより、その後の
１次キャッシュ５へのストア後、２次キャッシュ２への
ストアの処理を行うステップ３４においても、前述した
ステップ２４の場合と同様に、１次キャッシュ５に記憶
されている２次キャッシュ２内のそのラインに対するセ
ット内ＲＯＷ番号を用いることができ、２次キャッシュ
２のタグ部３を読み出すことなく、２次キャッシュ２に
対する書き込みを行うことができる。

【００４２】前述したように、本発明の一実施形態によ
れば、１次キャッシュ５へのストア後、２次キャッシュ
２へのストアの処理を行うステップ２４、３０、３４に
おいて、２次キャッシュ２のタグ部３を読み出すことな
く、２次キャッシュ２に対する書き込みを行うことがで
きるので、２次キャッシュに対する書き込みを高速に行
うことができ、コンピュータシステム全体の性能の向上
を図ることができる。

【００４３】前述した本発明の一実施形態は、本発明を
１次、２次の２つのキャッシュと主記憶装置からなる３
階層の構造を有するメモリ装置に適用したとして説明し
たが、本発明は、キャッシュとして、１次から３次の３
つのキャッシュを備えるようなメモリ装置にも適用する
ことができる。この場合、上位レベルにある２つのキャ
ッシュのタグ部に、そのキャッシュの１つ下位のキャッ
シュのセット内ＲＯＷ番号を記憶しておくようにすれば
よい。

【００４４】また、本発明の一実施形態によれば、下位
レベルキャッシュ内のセット内ＲＯＷ番号を記憶するた
めの記憶量は僅かであり、前述した構成のキャッシュメ
モリを最小限の面積増加で提供することができる。

【００４５】

【発明の効果】以上説明したように本発明によれば、キ
ャッシュメモリに階層構造を採用している場合、上位レ
ベルキャッシュのライン毎に下位レベルキャッシュ内の
セット内ＲＯＷ番号を記憶しているので、下位レベルキ
ャッシュに対してデータの書き込みが発生したとき、上
位レベルキャッシュ内の下位レベルキャッシュのセット
内ＲＯＷ番号を読み出して、下位レベルキャッシュのＲ
ＯＷ選択を行うことができ、これにより、高速な書き込
みの処理を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による多階層構造を持つキ
ャッシュメモリ装置に使用する１次キャッシュの詳細な
構成を示すブロック図である。

【図２】一般のコンピュータに採用されている階層構造
を持つ記憶装置の構成を示すブロック図である。８はプ
ロセッサ、９はバス、１０はセット、１１はライン、１
２〜１５はＲＯＷ、１６は比較器、１７はＲＯＷ選択制
御論理

【図３】４ウェイセットアソシアティブ方式を説明する
図である。

【図４】４ウェイセットアソシアティヴ方式を２階層キ
ャッシュ構成に対して採用したキャッシュメモリの構成
を示すブロック図である。

【図５】図４に示すキャッシュメモリにおいてストア命
令が実行された場合の動作を説明するフローチャートで
ある。

【符号の説明】

１ 主記憶装置 ２ ２次キャッシュ ３、６ タグ部 ４、７ データ部 ５ １次キャッシュ ６ １次キャッシュのタグ部 ７ １次キャッシュのデータ部 ８ セット １０ セット １１ ライン １２〜１５ ＲＯＷ １６ 比較器 １７ ＲＯＷ選択制御論理

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主記憶装置に対するマッピング方式がセ
   ットアソシアティブ方式である下位レベルキャッシュ
   と、前記下位レベルキャッシュよりも優先してデータ検
   索が行われる上位レベルキャッシュとからなるキャッシ
   ュメモリ装置において、前記下位レベルキャッシュ内の
   各ラインに対応するセット内ＲＯＷ番号を、前記上位レ
   ベルキャッシュ内に記憶しておくことを特徴とするキャ
   ッシュメモリ装置。
2. 【請求項２】 前記下位レベルキャッシュへデータを書
   き込む際、前記上位レベルキャッシュ内に記憶しておい
   た前記下位レベルキャッシュ内のラインに対応するセッ
   ト内ＲＯＷ番号を使用して前記下位レベルキャッシュ内
   のＲＯＷ選択を行うことを特徴とする請求項１記載のキ
   ャッシュメモリ装置。
3. 【請求項３】 前記下位レベルキャッシュ内のラインを
   前記上位レベルキャッシュへ転送する際、前記下位レベ
   ルキャッシュ内のそのラインに対するセット内ＲＯＷ番
   号を同時に転送することを特徴とする請求項１または２
   記載のキャッシュメモリ装置。
4. 【請求項４】 主記憶装置に存在するラインを前記下位
   レベルキャッシュ及び前記上位レベルキャッシュへ転送
   する際に、前記下位レベルキャッシュ内のライン書き込
   み先ＲＯＷ番号予め決定しておき、そのＲＯＷ番号を前
   記上位レベルキャッシュへ同時に転送することを特徴と
   する請求項１または２記載のキャッシュメモリ装置。