JP2852232B2

JP2852232B2 - コンピュータ

Info

Publication number: JP2852232B2
Application number: JP8102328A
Authority: JP
Inventors: 雅隆渡辺
Original assignee: Niigata Fuji Xerox Manufacturing Co Ltd
Current assignee: Niigata Fuji Xerox Manufacturing Co Ltd
Priority date: 1996-04-24
Filing date: 1996-04-24
Publication date: 1999-01-27
Anticipated expiration: 2016-04-24
Also published as: JPH09288616A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】キャッシュを有するコンピュ
ータに関し、特に、高速で効率的な２次キャッシュを有
するコンピュータに関する。

【０００２】

【従来の技術】従来のＬ２キャッシュ（以下、１次キャ
ッシュをレベル１キャッシュまたはＬ１キャッシュと呼
び、２次キャッシュをレベル２キャッシュまたはＬ２キ
ャッシュと呼ぶ。）を有するコンピュータに関して図を
参照して説明する。

【０００３】図１２は従来のＬ２キャッシュを有するコ
ンピュータのブロック図である。

【０００４】図１２において、このコンピュータは、ホ
ストバス３４にＬ１キャッシュ３２を有するＣＰＵ３１
と、Ｌ２キャッシュ３３（ダイレクトマップ方式のキャ
ッシュ）と、メインメモリ３６をコントロールするコン
トローラ３５が接続され、メインメモリ３６はコントロ
ーラ３５に接続されている。

【０００５】Ｌ１キャッシュ３２はＣＰＵ３１に内臓さ
れているのでＬ２キャッシュ３３より高速処理が可能で
ある。Ｌ１キャッシュ３２には、メインメモリ３６内の
データの一部が格納される。Ｌ２キャッシュはメインメ
モリ３６より高速処理が可能で、一般的に、Ｌ１キャッ
シュ３２よりも大容量である。ホストバス３４はアドレ
ス、データ、ステータス等を転送するバスである。

【０００６】また、ダイレクトマップ方式のキャッシュ
とは１ウェイセットアソシアティブ方式のキャッシュで
ある。

【０００７】上述した構成において、Ｌ２キャッシュ３
３は、Ｌ１キャッシュ３２に格納されていないメインメ
モリ３６のデータを格納することにより、性能を向上さ
せる役目を持っている。

【０００８】従来のダイレクトマップ方式のＬ２キャッ
シュは、Ｌ２キャッシュとメモリマップとの関係におい
て、Ｌ２キャッシュエリア、ノンキャッシュエリア、ラ
イトスルーエリア、ライトバックエリア等の設定が可能
である。しかし、ダイレクトマップ方式のシステムにお
いて、特定のメモリエリア（以下、このエリアをＬ２Ｓ
キャッシュエリアと記す）をＬ２キャッシュに保持する
ための仕組みは無い。

【０００９】２ウェイ以上のセットアソシアティブ方式
を改良して、１ウェイをＬ２Ｓキャッシュエリア専用に
割り当てる方法は存在する。ただし、この方法の場合、
システム構成費用が高くなり、低コストでシステムを実
現する事はできない。この結果、システム構成を低コス
トで実現可能でメモリ性能をある程度向上させる事が可
能なダイレクトマップ方式のＬ２キャッシュシステムが
普及している。

【００１０】ダイレクトマップ方式のＬ２キャッシュシ
ステムは、キャッシュメモリ（Ｌ２データＳＲＡＭ）と
ディレクトリ（ＴＡＧＲＡＭ）の下位アドレスが１対１
に対応した構成からなるシステムである。この方式で
は、ディレクトリ（ＴＡＧＲＡＭ）に格納する下位アド
レスは一意であり、従って、同一の下位アドレスを持っ
たラインを２組同時にＬ２キャッシュに格納する事は不
可能である。

【００１１】Ｌ２キャッシュの有効利用の視点から、
「特開平５−７３４１５号公報」においては、ＣＰＵ内
部のＬ１キャッシュと、外部のＬ２キャッシュに格納さ
れるラインが重複する事を削減する目的のための手段が
提示されている。この手段はＬ２キャッシュの容量がＬ
１キャッシュの容量より少ない時、ＣＰＵが要求するア
ドレスに対応するラインがＬ１キャッシュに存在しない
が、しかし、Ｌ２キャッシュに存在する場合、Ｌ２キャ
ッシュに存在したラインとＬ１キャッシュに存在したラ
インを相互交換する手段を使用する事で、Ｌ１キャッシ
ュとＬ２キャッシュの有効利用を実現している。

【００１２】また「特開平５−２５７８０７号公報」で
はＬ１キャッシュリードミスし、さらにＬ２キャッシュ
リードミスした場合のメインメモリからのリードの処理
速度向上の手段が提示されている。

【００１３】「特開平４−２８８６４４号公報」では、
Ｌ１、Ｌ２同時にリードミスした場合、主メモリからの
リードデータをＬ１、Ｌ２キャッシュに単純に重複格納
するのではなく、Ｌ１キャッシュモニターを採用する事
で、Ｌ１キャッシュの内部状態によって、例えば、Ｌ１
キャッシュにノンヴァリッドキャッシュラインが存在し
ないケースなどはＬ２キャッシュにのみ主メモリからの
キャッシュラインを格納し、Ｌ１キャッシュには格納し
ないなどの処理を行う事でＬ１、Ｌ２キャッシュ有効利
用と、Ｌ１、Ｌ２キャッシュの同時リードミスを削減す
る手段が提示されている。

【００１４】

【発明が解決しようとする課題】上述した従来の技術の
第１の問題は、ダイレクトマップ方式のＬ２キャッシュ
システムでは、たとえば、マルチタスク処理等で、ＴＡ
ＧＲＡＭに格納される同じ下位アドレスをもったＡライ
ンとＢラインが頻繁にＣＰＵからリードアクセスされる
時、ＡラインとＢラインの両方をＬ２キャッシュに同時
に入れることが不可能であるため、ＡラインとＢライン
を交互にアクセスするたびにキャッシュラインフィルが
行われてしまうことである。したがって、この時のアク
セスはＬ２キャッシュアクセスではなく、主メモリリー
ドサイクルに返還されてしまい、Ａライン、Ｂラインは
キャッシュエリアに属するラインであるが処理速度が遅
くなってしまう。

【００１５】第２の問題は、ダイレクトマップ方式では
システム起動中にユーザができる限りＬ２キャッシュア
クセスしたいエリア（Ｌ２Ｓキャッシュエリア）があ
り、システムが動作中に現在のキャッシュエリアの範囲
に別のキャッシュエリアの追加または削除を実施する場
合には、Ｌ２キャッシュ全てをフラッシュしなければな
らないことである。また、ダイレクトマップ方式のＬ２
キャッシュシステムではＬ２キャッシュエリアが複数に
分割してＬ２キャッシュマップを構成している場合、特
定のエリアだけを優先させてＬ２キャッシュに格納して
置くことはできない。

【００１６】本発明の目的は、ダイレクトマップライト
スルー方式を採用するＬ２キャッシュシステムの制限事
項、「ＴＡＧＲＡＭのアドレス、言い替えれば、Ｌ２キ
ャッシュラインの下位アドレスにおいて、同一の下位ア
ドレスを持ったラインをＬ２キャッシュに２組格納する
事は不可能である。」に対し、可能な限りコストを抑え
てその制限から生じる上述してきた欠点を緩和し、高速
処理化を実現することである。

【００１７】詳述すると、第１の目的は、システムに高
負荷のマルチタスク処理をさせる場合、ユーザが設定し
た特定メモリエリア（Ｌ２Ｓキャッシュエリア）アクセ
スに対しては、Ｌ２キャッシュリードミスした場合で
も、Ｌ２キャッシュと同等に近い（主メモリよりも高速
な）アクセス可能な補助バッファにＬ２Ｓキャッシュエ
リアに属するラインを格納することで、他のＬ２キャッ
シュエリアよりも高速処理を可能にすることである。

【００１８】第２の目的は、Ｌ２Ｓキャッシュエリアの
処理はＬ２キャッシュ自身と独立制御可能に構成するこ
とで、システム動作中にＬ２ＳキャッシュエリアをＬ２
キャッシュに影響を与えること無く切り替え可能とする
ことである。

【００１９】

【課題を解決するための手段】本発明の第１のコンピュ
ータは、（ａ）第１のキャッシュを内蔵するＣＰＵと、（ｂ）主記憶装置と、（ｃ）前記主記憶装置のアドレスとデータの一部を格納
するダイレクトマップライトスルー方式の第２のキャッ
シュと、（ｄ）ユーザが頻繁にリード、ライトを繰り返す特定領
域に対し、前記第２のキャッシュから追い出されたアド
レスとデータとを複数組格納するアドレス・データバッ
ファと、（ｅ）前記第２のキャッシュでキャッシュミスの場合に
は、前記アドレス・データバッファにアクセスし、前記
アドレス・データバッファに前記ＣＰＵからリクエスト
されたデータが存在すれば、前記アドレス・データバッ
ファから前記ＣＰＵに前記データを転送する手段と、を
備える。

【００２０】本発明の第２のコンピュータは、前記第２
のキャッシュのエントリに対応して、各エントリが前記
特定領域であるかどうかを示すフラグを格納する手段を
備える。

【００２１】本発明の第３のコンピュータは、（ａ）前
記アドレス・データバッファ内の各組の各アドレスが前
記ＣＰＵによってアクセスされた回数を保持する複数の
カウンタと、（ｂ）前記カウンタが規定値を越えると、
そのカウンタに対応する前記アドレス・データバッファ
のアドレスおよびデータを前記第２のキャッシュに書き
込む手段と、を備える。

【００２２】

【発明の実施の形態】次に、本発明のコンピュータにつ
いて図面を参照して説明する。図１は、本発明のコンピ
ュータのブロック図である。図２は、本発明のコンピュ
ータのメモリマップ図である。図３は、アドレスのフォ
ーマット図である。図４（ａ）は、図１のＬ２Ｓアドレ
スバッファのブロック図である。図４（ｂ）は、図１の
Ｌ２Ｓデータバッファのブロック図である。

【００２３】図１を参照すると、本発明のコンピュータ
は、Ｌ１キャッシュ１００を有するＣＰＵ１と、レベル
２キャッシュのアドレス部が各エントリに格納されるＬ
２−ＴＡＧＲＡＭ２と、このＬ２−ＴＡＧＲＡＭ２の各
エントリに対応して各エントリがＬ２Ｓキャッシュエリ
アであるかどうかを示すＳＤフラグが格納されるＬ２Ｓ
−ＳＲＡＭ３と、Ｌ２−ＴＡＧＲＡＭ２に対応するデー
タが格納されるＬ２データＳＲＡＭ４と、システムコン
トローラ７と、上記全てを接続するホストバス８と、シ
ステムコントローラ７とバス５を介して接続されるメイ
ンメモリ６とから構成される。

【００２４】Ｌ２キャッシュ２００は、Ｌ２−ＴＡＧＲ
ＡＭ２と、Ｌ２データＳＲＡＭ４とから構成される。

【００２５】また、システムコントローラ７は、Ｌ２Ｓ
キャッシュエリアのアドレス部とデータが複数個格納さ
れるＬ２Ｓバッファ１５と、通常のＬ２キャッシュエリ
アに関する制御を実施するＬ２コントロール部１１と、
Ｌ２Ｓキャッシュエリアに関する制御を実施するＬ２Ｓ
コントロール部１２と、メインメモリ６を制御するメイ
ンメモリコントロール部１０と、その他図示しない機能
回路とから構成される。また、Ｌ２Ｓバッファ１５は、
Ｌ２Ｓキャッシュエリアのアドレス部が複数個格納され
るＬ２Ｓアドレスバッファ１３と、このアドレス部のメ
インメモリ上のアドレスに格納されているデータを複数
保持するＬ２Ｓデータバッファ１４とから構成される。

【００２６】図２を参照すると、本発明のコンピュータ
のメモリ空間は、最大で４Ｇバイトであり、したがっ
て、アドレスは３２ビットである。メモリマップはアド
レス０ｈ〜ＦＦＦＦＦＦＦＦｈ（ｈは１６進数であるこ
とを示す。）となる。そして、システムの初期化時に、
メモリ空間の中でＬ２キャッシュエリアとしてアドレス
０ｈ〜Ａ、Ｂ〜Ｃ、Ｄ〜ＦＦＦＦＦＦＦＦｈまでが設定
され、さらにＬ２ＳキャッシュエリアとしてＬ２キャッ
シュエリアのＢ〜Ｃのブロックの一部であるＥ〜Ｆの領
域が設定される。Ｌ２ＳキャッシュエリアはＬ２キャッ
シュエリアの一部であり、Ｌ２キャッシュエリアの１ラ
インとＬ２Ｓキャッシュエリアの１ライン長は同一ライ
ン長である。

【００２７】次に、このメモリ空間と図１のそれぞれの
ブロックに接続されるアドレスとの関係を図３を参照し
て説明する。

【００２８】図３（ａ）を参照すると、本発明のコンピ
ュータで扱うアドレスは、３２ビットであり、アドレス
上位ＡＤ−１（ＡＤ３１−ＡＤ＊）と、アドレス下位Ａ
Ｄ−２（ＡＤ＊＊−ＡＤ０５）と、Ｌ２キャッシュライ
ン内アドレスＡＤ−３（ＡＤ０４−ＡＤ０３）とに区分
される。ここで、＊＝＊＊＋１である。

【００２９】図３（ｂ）を参照すると、Ｌ２−ＴＡＧＲ
ＡＭ２に格納されるアドレスは、アドレス上位ＡＤ−１
であり、Ｌ２−ＴＡＧＲＡＭ２を索引するアドレスは、
アドレス下位ＡＤ−２である。

【００３０】図３（ｃ）を参照すると、Ｌ２Ｓ−ＳＲＡ
Ｍ３に格納されるデータは、ＳＤフラグであり、Ｌ２Ｓ
−ＳＲＡＭ３を索引するアドレスは、アドレス下位ＡＤ
−２である。

【００３１】図３（ｄ）を参照すると、Ｌ２Ｓアドレス
バッファ１３に格納されるアドレスは、アドレス上位Ａ
Ｄ−１および、アドレス下位ＡＤ−２である。

【００３２】図３（ｅ）を参照すると、Ｌ２データＳＲ
ＡＭ４を索引するアドレスであり、アドレス下位ＡＤ−
２である。

【００３３】Ｌ２Ｓバッファ１５について図４を参照し
て説明する。

【００３４】Ｌ２Ｓバッファ１５はＬ２Ｓアドレスバッ
ファ１３とＬ２Ｓデータバッファ１４とから構成され
る。

【００３５】図４（ａ）を参照すると、Ｌ２Ｓアドレス
バッファ１３は、インタフェースのラッチであるＬ２Ｓ
アドレス入力バッファ１３０と、出力バッファ１３９
と、実質的なアドレスバッファであるＬ２Ｓアドレスバ
ッファ第１段１３１〜Ｌ２Ｓアドレスバッファ第４段１
３４と、これらに対応する比較回路であるＬ２Ｓアドレ
ス第１段コンペア部１３５〜Ｌ２Ｓアドレス第４段コン
ペア部１３８と、Ｌ２Ｓアドレスバッファ第１段１３１
〜Ｌ２Ｓアドレスバッファ第４段１３４に対応し各アド
レスのアクセス回数を格納するＬ２Ｓアクセスカウンタ
第１段１３１Ａ〜Ｌ２Ｓアクセスカウンタ第４段１３４
Ａとから構成される。

【００３６】図４（ｂ）を参照すると、Ｌ２Ｓデータバ
ッファ１４は、インタフェースのラッチであるＬ２Ｓデ
ータ入力バッファ１４０およびＬ２Ｓデータ出力バッフ
ァ１４５と、Ｌ２Ｓアドレスバッファ第１段１３１〜Ｌ
２Ｓアドレスバッファ第４段１３４に対応するデータが
格納されるＬ２Ｓデータバッファ第１段１４１〜Ｌ２Ｓ
データバッファ第４段１４４とから構成される。

【００３７】次に本発明のコンピュータの動作について
図面を参照して説明する。

【００３８】図５〜図１１は下記の動作（１）〜（５）
の動作の概念図である。

【００３９】ＡＤ−２が等しいＬ２Ｓキャッシュエリア
に属する２組のラインをＡ、Ｂとし、また、ＡＤ−２が
Ａ、Ｂと等しい任意のラインをＣラインとする。

【００４０】（１）まず、ＣＰＵ１からのＢラインに対
するメインメモリ６へのリードリクエストの結果が、Ｌ
２キャッシュ２００でミスした場合について説明する
（図５参照）。

【００４１】ＣＰＵ１がリクエストしたＢラインのアド
レスをホストバス８を介してＬ２−ＴＡＧＲＡＭ２が受
け取ると、Ｌ２キャッシュミスであることが判明する。
メインメモリ６に対しては、メインメモリコントロール
部１０からＬ２キャッシュ２００およびＬ２Ｓバッファ
１５でのヒット・ミスの判定を待たずにリード要求が発
行される。もしヒットであれば、後からそのリード要求
をキャンセルする。

【００４２】メインメモリコントロール部１０は、ホス
トバス８上のリクエストのアドレスによって指定される
データを、メインメモリ６を制御することにより、Ｂラ
インをメインメモリ６からリードして、ホストバス８を
介してＣＰＵ１に転送する。また、Ｌ２コントロール部
１１によってＢラインはＬ２データＳＲＡＭ４に格納さ
れ、さらに、Ｂラインのアドレスの上位アドレスＡＤ−
１が下位アドレスＡＤ−２で指されるＬ２−ＴＡＧＲＡ
Ｍ２のエントリに格納される。

【００４３】また、Ｌ２Ｓコントロール部１２は、ＣＰ
Ｕ１がリードリクエストしたこのアドレスがＬ２Ｓキャ
ッシュエリアかどうかを検出し、そうであれば、Ｌ２Ｓ
−ＳＲＡＭ３の対応するエントリのＳＤフラグをＬ２Ｓ
キャッシュエリアを示すように変更する。

【００４４】また、ＣＰＵがリクエストしたＢラインの
アドレスをホストバス８に出力すると同時に、Ｌ２Ｓコ
ントロール部１２は、Ｌ２Ｓ−ＳＲＡＭ３のリクエスト
に対応するエントリを索引し、Ｌ２−ＴＡＧＲＡＭ２か
ら追い出されるアドレスがＬ２Ｓキャッシュエリアかど
うか、ＳＤフラグを調べる。この結果、ＳＤフラグが、
Ｌ２Ｓキャッシュエリアで無いことを示していれば、
（１）の処理を行うだけである。

【００４５】（２）もし、追い出されるライン（以下Ａ
ラインと記す。）がＬ２Ｓキャッシュエリアであれば、
Ｂラインをメインメモリ６からＣＰＵ１に転送し、Ｌ２
キャッシュ２００に格納する前に、ＡラインをＬ２Ｓバ
ッファ１５の空いている（有効でない）段に格納する
（図６参照）。すなわち、Ｌ２Ｓアドレスバッファ１３
のＬ２Ｓアドレス入力バッファ１３０に、Ｌ２−ＴＡＧ
ＲＡＭ２から追い出されたメモリアドレスのアドレス上
位ＡＤ−１およびリクエストのアドレス下位ＡＤ−２を
入れ、その後、Ｌ２Ｓアドレスバッファ第１段１３１〜
第４段１３４のいずれかにＡＤ−１およびＡＤ−２を格
納する（アドレスバッファは、ＦＩＦＯ形式等が可能で
ある。）。

【００４６】また、ＡラインのデータをＬ２Ｓデータバ
ッファ１４のＬ２Ｓデータ入力バッファ１４０を介して
Ｌ２Ｓアドレスバッファ１３の対応する段に格納する。
（２）の動作を示した概念図が図６である。そして、
（２）の動作後ＢラインのＣＰＵ１への転送とＬ２キャ
ッシュ２００への格納の処理を行う（図７参照）。

【００４７】また、ＡラインをＬ２Ｓバッファ１５に格
納する際、Ｌ２Ｓバッファ１５に空きがない場合、Ｌ２
Ｓアクセスカウンタ第１段１３１Ａ〜第４段１３４Ａの
うち、カウンタ値が最小の段をクリアし、その段に、Ａ
ラインを格納する。また、カウンタ値が全て同一値であ
るときには、あらかじめ指定した段のバッファをクリア
し、その段にＡラインを格納する。

【００４８】（３）次に、（２）の動作後、Ｌ２−ＴＡ
ＧＲＡＭ２から追い出されてＬ２Ｓアドレスバッファ１
３に格納されているＡラインに対して、リクエストが出
された場合について説明する（図８参照）。（１）の場
合と同様に、Ｌ２−ＴＡＧＲＡＭ２でキャッシュミスが
発生する。また、Ｌ２Ｓアドレスバッファ１３にもリク
エストのメモリアドレスが入力され、Ｌ２Ｓアドレスバ
ッファ第１段１３１〜Ｌ２Ｓアドレスバッファ第４段１
３４に格納されているアドレスとＬ２Ｓアドレス第１段
コンペア部１３５〜Ｌ２Ｓアドレス第４段コンペア部１
３８により比較される。この時、（２）においてＡライ
ンのアドレスがＬ２Ｓアドレスバッファ第１段１３１〜
第４段１３４のいずれかに格納されているので、比較し
た結果は一致する。

【００４９】ＣＰＵ１からのリクエストがＡラインのリ
ードであった場合、Ｌ２Ｓコントロール部１２は、Ｌ２
Ｓアドレスバッファ第１段１３１〜第４段１３４の一致
した段に対応するＬ２Ｓデータバッファ第１段１４１〜
Ｌ２Ｓデータバッファ第４段１４４のいずれかからデー
タを読み出し、ホストバス８を介してＣＰＵ１に転送す
る。

【００５０】ＣＰＵのリクエストがＡラインに対するラ
イトであった場合、ホストバス８に出力されたＡライン
のデータをＬ２Ｓデータ入力バッファ１４０にラッチし
た後、Ｌ２Ｓデータバッファ第１段１４１〜第４段１４
４の一致した段にＡラインのデータを格納し、メインメ
モリ６にも格納する。

【００５１】また、この時、Ｌ２Ｓアクセスカウンタ第
１段１３１Ａ〜Ｌ２Ｓアクセスカウンタ第４段１３４Ａ
のうち一致した段に対応するものがカウントアップされ
る。

【００５２】（４）次に、（３）の結果、Ｌ２Ｓアドレ
スバッファ１３に格納されているＡラインに対応するア
クセスカウンタが規定値に到達した場合について説明す
る。Ｌ２Ｓコントロール部１２はホストバス８がアイド
ルの状態の時、Ｌ２Ｓ−ＳＲＡＭ３にＡラインのＡＤ−
２をドライブすることによって、対応するＳＤフラグを
入力し、Ｌ２キャッシュ２００にエントリされている対
応するライン（以下Ｃラインと記す。）がＬ２Ｓキャッ
シュエリアかどうか判断する。その結果、（５）ＣラインがＬ２Ｓキャッシュエリアでない場合
（図９参照）、ホストバス８がアイドルの状態の時、Ｌ
２Ｓコントロール部１２がＡラインのアドレスＡＤ−
１、ＡＤ−２とデータをバス８にドライブする。Ｌ２コ
ントロール部１１はＡラインのデータをＬ２データＳＲ
ＡＭ４に格納し、Ｌ２−ＴＡＧＲＡＭ２のＡＤ−２で示
されるアドレスにＡＤ−１を格納し、Ｌ２Ｓ−ＳＲＡＭ
３のＳＤフラグにＡラインがＬ２Ｓキャッシュエリアで
あることを記録する。さらに、Ｌ２Ｓバッファ１５のＡ
ラインが格納されていた段のバッファのデータがクリア
される。

【００５３】（６）逆に、ＣラインがＬ２Ｓキャッシュ
エリアの場合（図１０参照）、ホストバス８がアイドル
の状態の時、Ｌ２Ｓコントロール部１２はＡラインのＡ
Ｄ−２をホストバスにドライブする。Ｌ２コントロール
部１１はＬ２−ＴＡＧＲＡＭ２から対応するＣラインの
アドレスＡＤ−１を、Ｌ２データＳＲＡＭ４から対応す
るデータをホストバス８に出力させることで、Ｌ２Ｓコ
ントロール部１２はＡＤ−１をＬ２Ｓアドレス入力バッ
ファ１３０に格納させ、データをＬ２Ｓデータ入力バッ
ファ１４０に格納させる。

【００５４】その後、Ｌ２Ｓコントロール部１２はＡラ
インのＡＤ−１とデータをホストバス８に出力すること
でＬ２コントロール部１１はＡラインのＡＤ−１をＬ２
−ＴＡＧＲＡＭのアドレスＡＤ−２にエントリし、デー
タをＬ２データＳＲＡＭ４に格納し、Ｌ２Ｓ−ＳＲＡＭ
３のＳＤフラグにＡラインがＬ２Ｓキャッシュエリアで
あることを記録する（図１１参照）。次に、Ｌ２Ｓバッ
ファ１５のＡラインが格納されていた段のＬ２Ｓアドレ
スバッファおよびＬ２Ｓデータバッファに、それぞれ、
Ｌ２Ｓアドレス入力バッファ１３０およびＬ２Ｓデータ
入力バッファ１４０からアドレスおよびデータを格納す
る。

【００５５】また、Ｌ２Ｓキャッシュエリアを変更する
場合には、システムコントローラ７がホストバス８を獲
得し、Ｌ２Ｓバッファ１５とＬ２Ｓ−ＳＲＡＭ３とをク
リアし、Ｌ２Ｓコントロール部１２内に設定されている
Ｌ２Ｓキャッシュエリアを変更する。

【００５６】

【発明の効果】以上説明したように、本発明のコンピュ
ータは、システムに高負荷のマルチタスク処理をさせる
場合、ユーザが設定した特定メモリエリア（Ｌ２Ｓキャ
ッシュエリア）アクセスに対しては、Ｌ２キャッシュリ
ードミスした場合でも、Ｌ２キャッシュと同等に近い
（主メモリよりも高速な）アクセス可能な補助バッファ
にＬ２Ｓキャッシュエリアに属するラインを格納し、Ｃ
ＰＵのリクエストに対応することで、他のＬ２キャッシ
ュエリアよりも高速処理が可能となる。

【００５７】また、Ｌ２Ｓキャッシュエリアの処理はＬ
２キャッシュ自身と独立制御可能に構成することで、シ
ステム動作中にＬ２ＳキャッシュエリアをＬ２キャッシ
ュに影響を与えること無く切り替え可能となる。

【図面の簡単な説明】

【図１】本発明のコンピュータのブロック図である。

【図２】本発明のコンピュータのメモリマップ図であ
る。

【図３】アドレスのフォーマット図である。

【図４】分図（ａ）は、図１のＬ２Ｓアドレスバッファ
のブロック図である。分図（ｂ）は、図１のＬ２Ｓデー
タバッファのブロック図である。

【図５】本発明のコンピュータの動作を説明する概念図
である。

【図６】本発明のコンピュータの動作を説明する概念図
である。

【図７】本発明のコンピュータの動作を説明する概念図
である。

【図８】本発明のコンピュータの動作を説明する概念図
である。

【図９】本発明のコンピュータの動作を説明する概念図
である。

【図１０】本発明のコンピュータの動作を説明する概念
図である。

【図１１】本発明のコンピュータの動作を説明する概念
図である。

【図１２】従来のコンピュータのブロック図である。

【符号の説明】

１、３１ＣＰＵ２Ｌ２−ＴＡＧＲＡＭ３Ｌ２Ｓ−ＳＲＡＭ４Ｌ２データＳＲＡＭ５、８、３４バス６メインメモリ７システムコントローラ１０メインメモリコントロール部１１Ｌ２コントロール部１２Ｌ２Ｓコントロール部１３Ｌ２Ｓアドレスバッファ１４Ｌ２Ｓデータバッファ１５Ｌ２Ｓバッファ３２、１００Ｌ１キャッシュ３３、２００Ｌ２キャッシュ３５コントローラ１３０Ｌ２Ｓアドレス入力バッファ１３１〜１３４Ｌ２Ｓアドレスバッファ第１段〜第
４段１３１Ａ〜１３４ＡＬ２Ｓアクセスカウンタ第１段
〜第４段１３５〜１３８Ｌ２Ｓアドレス第１段コンペア部〜
第４段コンペア部１４０Ｌ２Ｓデータ入力バッファ１４１〜１４４Ｌ２Ｓデータバッファ第１段〜第４
段１４５Ｌ２Ｓデータ出力バッファ

Claims

(57)【特許請求の範囲】

【請求項１】（ａ）第１のキャッシュを内蔵するＣＰＵ
と、（ｂ）主記憶装置と、（ｃ）前記主記憶装置のアドレスとデータの一部を格納
するダイレクトマップライトスルー方式の第２のキャッ
シュと、（ｄ）ユーザが頻繁にリード、ライトを繰り返す特定領
域に対し、前記第２のキャッシュから追い出されたアド
レスとデータとを複数組格納するアドレス・データバッ
ファと、（ｅ）前記第２のキャッシュでキャッシュミスの場合に
は、前記アドレス・データバッファにアクセスし、前記
アドレス・データバッファに前記ＣＰＵからリクエスト
されたデータが存在すれば、前記アドレス・データバッ
ファから前記ＣＰＵに前記データを転送する手段と、を有することを特徴とするコンピュータ。
【請求項２】前記第２のキャッシュのエントリに対応
して、各エントリが前記特定領域であるかどうかを示す
フラグを格納する手段を有することを特徴とする請求項
１記載のコンピュータ。
【請求項３】（ａ）前記アドレス・データバッファ内の
各組の各アドレスが前記ＣＰＵによってアクセスされた
回数を保持する複数のカウンタと、（ｂ）前記カウンタ
が規定値を越えると、そのカウンタに対応する前記アド
レス・データバッファのアドレスおよびデータを前記第
２のキャッシュに書き込む手段と、を有することを特徴
とする請求項２記載のコンピュータ。