JP2015111114A

JP2015111114A - 半導体装置

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Publication number: JP2015111114A
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Inventors: 黒川　義元; Yoshimoto Kurokawa; 義元黒川
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Publication date: 2015-06-18
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Abstract

【課題】設計後においても、新たなテストパターンを生成することができ、通常の動作時に不要となる回路の面積規模を縮小することができる半導体装置の提供。
【解決手段】第１の集積回路と、第２の集積回路と、を有し、上記第１の集積回路は、データが記憶される記憶回路と、上記データに従って互いの導通状態が上記記憶回路により制御されることで、上記第２の集積回路の動作を試験するための信号を生成する複数の回路と、を有し、上記第２の集積回路は、上記信号に従って動作が試験された後に、上記記憶回路を緩衝記憶装置として用いる半導体装置。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、テスト回路が内蔵された半導体装置に関する。

ＢＩＳＴ（ｂｕｉｌｔ−ｉｎｓｅｌｆｔｅｓｔ）は、半導体試験装置の一つであるテスタの機能を集積回路内に組み込む試験手法であり、ＢＩＳＴを用いることで、半導体装置の動作試験に要するコストを削減でき、当該動作試験の高速化を実現できることが知られている。下記の特許文献１では、自己テスト（ＢＩＳＴ）回路を、ＦＰＧＡ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ）を使って実現する技術について開示されている。

特開平５−１４２２９７号公報

ＢＩＳＴを用いた動作試験の品質を高めるため、或いは、複雑な機能を有する半導体装置に対応した動作試験を行うためには、多種多様なテストパターンを用意する必要がある。しかし、生成すべきテストパターンの数及び種類が増加するほど、テストパターンを生成する機能を備えた回路（以下、ＢＩＳＴ回路と呼ぶ）の規模が大きくなり、ＢＩＳＴ回路と被試験回路が組み込まれた半導体装置の面積が増加する。

また、上記ＢＩＳＴ回路では、設計段階において生成できるテストパターンが定められるために、設計後に追加で動作試験を実行する場合には、新たなテストパターンを半導体装置の外部から供給する必要がある。この場合、動作試験の高速化、動作試験に要するコストの削減など、ＢＩＳＴによりもたらされるメリットを享受できない。

上述したような技術的背景のもと、本発明の一態様は、通常の動作時に不要となる回路の面積規模を縮小することができる半導体装置の提供を、課題の一つとする。或いは、本発明の一態様は、設計後においても、新たなテストパターンを生成することができる半導体装置の提供を、課題の一つとする。

本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、を有し、上記第１の回路は、データが記憶される第３の回路と、上記データに従って互いの導通状態が上記第３の回路により制御されることで、上記第２の回路の動作を試験するための信号を生成する複数の第４の回路と、を有し、上記第３の回路は、上記信号に従って動作が試験された後に、上記第２の回路の緩衝記憶装置として機能する。

本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、を有し、上記第１の回路は、データが記憶される第３の回路と、上記データに従って互いの導通状態が上記第３の回路により制御されることで、上記第２の回路の動作を試験するための信号を生成する複数の第４の回路と、を有し、上記第２の回路は、上記信号に従って動作が試験されているときには、単独でセット連想方式の緩衝記憶装置として機能し、上記信号に従って動作が試験された後は、上記第３の回路と共にセット連想方式の緩衝記憶装置として機能する第５の回路を有する。

さらに、本発明の一態様にかかる半導体装置では、上記第３の回路が、第１トランジスタと、上記第１トランジスタを介して入力される上記データに従って、オンまたはオフが選択される第２トランジスタとを、少なくともそれぞれ含む複数の組を有していても良い。

さらに、本発明の一態様にかかる半導体装置では、上記第１トランジスタが、酸化物半導体膜にチャネル形成領域を有していても良い。

さらに、本発明の一態様にかかる半導体装置では、上記酸化物半導体膜が、Ｉｎ、Ｇａ、及びＺｎを含んでいても良い。

本発明の一態様により、通常の動作時に不要となる回路の面積規模を縮小することができる半導体装置を提供することができる。また、本発明の一態様により、設計後においても、新たなテストパターンを生成することができる半導体装置を提供することができる。

本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成例。半導体装置の構成例。半導体装置の構成例。半導体装置の構成例。セルアレイの構成例。記憶回路の構成例。タイミングチャート。セルアレイの構成例。セルアレイの構成例。半導体装置の構成例。回路の具体的な構成例。回路の具体的な構成例。プロセッサの構成を示す図。電子機器の図。トランジスタの構造を示す図。トランジスタの構造を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明は、ＲＦタグ、半導体表示装置など、半導体集積回路を含むあらゆる半導体装置を、その範疇に含む。また、半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）など、半導体集積回路を駆動回路に有している半導体表示装置が、その範疇に含まれる。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態にすることができるような回路構成になっている場合に相当する。従って、接続している回路構成とは、直接接続している回路構成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している回路構成も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

〈半導体装置の構成例１〉
図１に、本発明の一態様にかかる半導体装置の構成を、一例として示す。図１に示す半導体装置１０は、集積回路１１と、集積回路１２とを有する。集積回路１１は、複数のトランジスタを有している。そのため、集積回路１１は、半導体集積回路であってもよく、一例としては、順序回路や組み合わせ回路などの各種の論理回路を有する回路であってもよい。また、集積回路１２は、複数の回路１３と、記憶回路１４とを有する。

記憶回路１４は、データを記憶する機能と、上記データに従って複数の回路１３間の導通状態を制御する機能を有する。そして、記憶回路１４に記憶された回路構成の情報を含むデータに従って、複数の回路１３間の導通状態が記憶回路１４により制御されることで、集積回路１１の動作状態を試験するための信号（以下、テストパターンと呼ぶ）を生成する機能が、複数の回路１３に付加される。記憶回路１４の具体的な構成については、後述する。

また、集積回路１２において生成されたテストパターンに従って集積回路１１が動作し、それによって集積回路１１から信号が出力される。本発明の一態様にかかる半導体装置１０では、当該信号を用いて集積回路１１の動作状態を評価する機能が、記憶回路１４に記憶された回路構成の情報を含むデータに従って、複数の回路１３に付加されても良い。

さらに、集積回路１２では、複数の回路１３の一つまたは複数が、論理演算の種類、具体的には、入力信号の論理値に対する出力信号の論理値が、回路構成の情報を含むデータによって定められる構成を有していても良い。複数の回路１３のそれぞれを、論理演算の内容の変更が可能な構成とすることで、複数の回路１３において生成できるテストパターンの種類を変更することができる。よって、本発明の一態様にかかる半導体装置１０では、複数の回路１３のゲート数を小さく抑えつつ、複数の回路１３において生成できるテストパターンの種類を増やすことができる。また、新たなテストパターンを半導体装置の外部から供給しなくとも、追加で動作状態の試験を実行することができる。

なお、集積回路１２は、複数の回路１３のそれぞれにおいて行われる論理演算の種類を定めるための、回路構成の情報を含むデータを記憶するための記憶回路を、さらに有していても良い。

また、複数の回路１３において生成されるテストパターンは、集積回路１１が有する一部の回路の動作状態を試験するための信号であっても良いし、集積回路１１全体の動作状態を試験するための信号であっても良い。例えば、集積回路１１が記憶回路を有する場合、複数の回路１３は、当該記憶回路の動作状態を試験するためのテストパターンを生成することができる。また、例えば、集積回路１１が位相を同期することが出来る機能を有する回路などのアナログ回路を有する場合、複数の回路１３は、当該アナログ回路の動作状態を試験するためのテストパターンを生成することができる。

そして、本発明の一態様では、集積回路１１の動作状態の試験が行われないとき、すなわち、通常の動作時において、記憶回路１４と集積回路１１の間において、データのやり取りが行われる。通常の動作時における半導体装置１０の動作状態を、図１に半導体装置１０ｎとして示す。半導体装置１０ｎでは、記憶回路１４が有する、データを記憶する機能が、集積回路１１において用いられる。

なお、記憶回路１４により複数の回路１３間の導通状態が制御される動作状態と、記憶回路１４と集積回路１１の間においてデータのやり取りが行われる動作状態との切り替えは、入力装置（図示せず）から入力される命令に従って行うことができる。或いは、動作状態の切り替えを行う命令が、集積回路１１が有する記憶装置（図示せず）内に記憶されており、半導体装置１０への電源の投入時において、当該命令に従って動作状態の切り替えが行われても良い。

そして、上記動作状態の切り替えに伴う、信号の経路の切り替えは、スイッチ（図示せず）により行われても良い。或いは、複数の回路１３の出力をハイインピーダンスとすることで、複数の回路１３間の導通状態を全て非導通とし、その結果、信号の経路の切り替えが行われるようにしても良い。

本発明の一態様に係る半導体装置１０では、集積回路１１の通常の動作時において、集積回路１１で行われる論理演算に用いられるデータ、集積回路１１で行われる論理演算の結果得られたデータ、或いは、集積回路１１で行われる各種の命令などを、記憶回路１４に記憶させることができる。すなわち、記憶回路１４は、集積回路１１の動作状態の試験が行われるときのみならず、通常の動作時にも半導体装置１０の動作に利用される。よって、本発明の一態様に係る半導体装置１０では、通常の動作時に不要となる回路の面積規模を縮小することができる。

〈半導体装置の構成例２〉
次いで、図１に示した半導体装置１０の、より具体的な構成の一例を図２に示す。

図２に示す半導体装置１０は、図１に示す半導体装置１０と同様に、集積回路１１と、集積回路１２とを有し、集積回路１２は、複数の回路１３と、記憶回路１４とを有する。ただし、図２に示す半導体装置１０では、集積回路１１が記憶回路１５を有する。

そして、複数の回路１３において生成されるテストパターンは、集積回路１１が有する一部の回路の動作状態を試験するための信号であっても良いし、集積回路１１全体の動作状態を試験するための信号であっても良い。図２に示す半導体装置１０では、複数の回路１３が、記憶回路１５の動作状態を試験するためのテストパターンを生成することができる。

通常の動作時における半導体装置１０の動作状態を、図２に半導体装置１０ｎとして示す。図１に示す半導体装置１０と同様に、集積回路１１の通常の動作時において、記憶回路１４と集積回路１１の間において、データのやり取りが行われる。半導体装置１０ｎでは、記憶回路１４が有する、データを記憶する機能が、集積回路１１において用いられる。

さらに、図２に示す半導体装置１０では、通常の動作時には、記憶回路１５を記憶回路１４と共に、セット連想方式の緩衝記憶装置として機能させることができる。具体的には、例えば、集積回路１１の動作状態の試験が行われるときは、記憶回路１５をｎウェイセット連想方式（ｎは２以上の自然数）の緩衝記憶装置として機能させ、通常の動作時には、記憶回路１５及び記憶回路１４をｎ＋ｍウェイセット連想方式（ｍは自然数）の緩衝記憶装置として機能させることができる。

本発明の一態様に係る半導体装置１０では、記憶回路１４を、集積回路１１の動作状態の試験が行われるときのみならず、通常の動作時にも半導体装置１０の動作に利用することができる。よって、本発明の一態様に係る半導体装置１０では、通常の動作時に不要となる回路の面積規模を縮小することができる。また、本発明の一態様では、通常の動作時に、記憶回路１５を記憶回路１４と共に、セット連想方式の緩衝記憶装置として機能させることで、記憶回路１４をセット連想方式の緩衝記憶装置の一部として用いない場合に比べて、緩衝記憶装置のセット数を増加させることができる。よって、半導体装置１０のスラッシングを生じにくくすることができ、それにより、緩衝記憶装置のヒット率を高め、半導体装置１０の性能を高めることができる。

〈半導体装置の具体的な構成例〉
次いで、図２に示した半導体装置１０の具体的な構成例を、図３及び図４に示す。図３は、集積回路１１の動作状態の試験が行われるときの、半導体装置１０の構成例を示しており、図４は、通常の動作時の、半導体装置１０の構成例を示している。

まず、図３に示す半導体装置１０の構成について説明する。図３に示す半導体装置１０は、図２に示す半導体装置１０と同様に、集積回路１１と、集積回路１２とを有する。また、図３に示す半導体装置１０では、集積回路１１は、プロセッサ１６と、記憶回路１５とを有し、集積回路１２は、複数の回路１３を含む回路１３ａと、記憶回路１４とを有する。

また、図３では、記憶回路１５が、２ウェイセット連想方式の緩衝記憶装置としての機能を有する場合を例示している。具体的に、記憶回路１５は、第１の記憶領域を有するセット１７ａと、第２の記憶領域を有するセット１７ｂとを有する。そして、セット１７ａが有する第１の記憶領域と、セット１７ｂが有する第２の記憶領域とは、所定の情報量を有する複数の記憶領域（以下、ラインと呼ぶ）をそれぞれ有する。図３では、セット１７ａ及びセット１７ｂのそれぞれが、ｔ個（ｔは２以上の自然数）のラインを有する場合を例示している。

そして、セット１７ａが有する各ラインは、データが記憶される記憶領域に相当するデータフィールド１９ａと、当該データのアドレスの上位ビットが記憶される記憶領域に相当するタグフィールド１８ａとを、それぞれ有する。また、セット１７ｂが有する各ラインも、データフィールド１９ｂと、データフィールド１９ｂに記憶されているデータのアドレスの上位ビットが記憶されるタグフィールド１８ｂとを、それぞれ有する。そして、データがどのラインのデータフィールドに記憶されるのかは、アドレスの下位ビットにより定められる。

また、記憶回路１５は、各セットに対応した複数の比較回路２０と、選択回路２１とを有する。比較回路２０は、プロセッサ１６からアクセス要求のあったアドレスの上位ビットと、タグフィールド１８ａ及びタグフィールド１８ｂから読み出されたアドレスの上位ビットと、を比較することができる機能を有する。選択回路２１は、複数のセットからそれぞれ入力された複数のデータのいずれかを、複数の比較回路２０における比較の結果に従って選択することができる機能を有する。また、選択回路２１は、複数の比較回路２０における比較の結果、すなわち、プロセッサ１６にアクセス要求されたデータが記憶回路１５に記憶されている状態（以下、キャッシュヒットと呼ぶ）か、記憶されていない状態（以下、キャッシュミスと呼ぶ）かを、情報として含む信号を出力することができる機能を有する。

なお、複数の比較回路２０における比較の結果を情報として含む信号は、選択回路２１とは別の回路、例えばＯＲ回路などを用いて、生成することも可能である。

具体的に、集積回路１１では、プロセッサ１６からデータのアクセス要求があると、当該データのアドレスの下位ビットがセット１７ａ及びセット１７ｂに送られて、当該データのアドレスの上位ビットが複数の比較回路２０のそれぞれに送られる。そして、セット１７ａ及びセット１７ｂでは、上記アドレスの下位ビットにより定められるラインの、タグフィールド１８ａ及びタグフィールド１８ｂに記憶されているアドレスの上位ビットが読み出され、当該上位ビットが複数の比較回路２０に送られる。また、セット１７ａ及びセット１７ｂでは、上記アドレスの下位ビットにより定められるラインの、データフィールド１９ａ及びデータフィールド１９ｂに記憶されているデータが読み出され、選択回路２１に送られる。

複数の比較回路２０では、プロセッサ１６からアクセス要求のあったアドレスの上位ビットと、タグフィールド１８ａ及びタグフィールド１８ｂから読み出されたアドレスの上位ビットとが比較される。比較の結果、アドレスの上位ビットが一致したら、当該比較回路２０に対応するセットにおいて、プロセッサ１６からアクセス要求があったデータが記憶されていることとなる。また、比較の結果、アドレスの上位ビットが一致しなかったら、いずれのセットにおいても、プロセッサ１６からアクセス要求があったデータが記憶されていないこととなる。当該比較の結果は、選択回路２１に送られる。

選択回路２１では、複数の比較回路２０における比較の結果、アドレスの上位ビットが一致したラインが存在する場合、当該ラインから読み出されたデータを選択し、出力する。また、選択回路２１では、複数の比較回路２０における比較の結果を情報として含む信号を生成し、出力する。

なお、図３では図示していないが、記憶回路１５が有する各ラインでは、当該ラインのデータフィールドに記憶されているデータが有効か無効かの識別情報が、特定の記憶領域に記憶されている。

なお、図３では、記憶回路１５が、２ウェイセット連想方式の緩衝記憶装置としての機能を有する場合を例示しているが、本発明の一態様にかかる半導体装置１０は、記憶回路１５が、セット数が２以外の、ｎウェイセット連想方式の緩衝記憶装置としての機能を有していても良い。

そして、図３に示すように、集積回路１１の動作状態の試験が行われるとき、集積回路１２では、記憶回路１４によって回路１３ａに含まれる複数の回路１３間の導通状態が制御される。その結果、集積回路１１の動作状態を試験するためのテストパターンを生成する機能２２が、回路１３ａに付加される。さらに、図３では、上記テストパターンに従って集積回路１１を動作させた結果、集積回路１１から出力された信号を用いて、集積回路１１の動作状態を評価する機能２３が、回路１３ａに付加されている場合を例示している。

そして、図３に示すように、集積回路１１の動作状態の試験が行われるとき、プロセッサ１６からアクセス要求されたデータが記憶回路１４に存在しないという情報を含む信号を、記憶回路１４から選択回路２１に送る。その結果、記憶回路１４に記憶されているデータは、選択回路２１において選択されない。或いは、記憶回路１４に記憶されている全てのデータが無効であることを示す識別情報を、記憶回路１４から集積回路１１に入力するようにしても良い。

次いで、図４に示す半導体装置１０の構成について説明する。図４に示す半導体装置１０は、回路１３ａ及び記憶回路１４の構成が図３に示す半導体装置１０とは異なる。図４に示すように、本発明の一態様にかかる半導体装置１０では、通常の動作時において、記憶回路１４を記憶回路１５と共に、ｎ＋ｍウェイセット連想方式（ｍは自然数）の緩衝記憶装置として機能させる。具体的に、図４に示す半導体装置１０では、記憶回路１４がｔ個のラインを有し、各ラインがタグフィールド１８ｃ及びデータフィールド１９ｃを有する場合を例示している。

また、図４に示す半導体装置１０では、集積回路１２が比較回路２４を有する。比較回路２４は、比較回路２０と同様に、プロセッサ１６からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定されるラインにおけるタグフィールドに記憶されているデータと、を比較する機能を有する。

なお、比較回路２４は、記憶回路１４に設けられていてもよい。また、比較回路２４としての機能が回路１３ａに付加されていても良い。比較回路２４としての機能が回路１３ａに付加されている場合、記憶回路１４の一部の記憶領域には、比較回路２４としての機能を回路１３ａに付加するための、回路構成の情報を含むデータが記憶されている。或いは、比較回路２４は、記憶回路１５に設けられていても良い。

記憶回路１４及び記憶回路１５が、ｎ＋ｍウェイセット連想方式の緩衝記憶装置として機能する場合、記憶回路１４はｍセットの記憶領域として機能する領域を有する。図４では、記憶回路１４がセット１７ｃとして機能する記憶領域を有する場合を例示している。

具体的に、図４に示す半導体装置１０では、プロセッサ１６からデータのアクセス要求があると、当該データのアドレスの下位ビットがセット１７ａ乃至セット１７ｃに送られて、当該データのアドレスの上位ビットが複数の比較回路２０及び比較回路２４のそれぞれに送られる。そして、セット１７ａ乃至セット１７ｃでは、上記アドレスの下位ビットにより定められるラインの、タグフィールド１８ａ乃至タグフィールド１８ｃに記憶されているアドレスの上位ビットが読み出され、複数の比較回路２０及び比較回路２４に送られる。また、セット１７ａ乃至セット１７ｃでは、上記アドレスの下位ビットにより定められるラインの、データフィールド１９ａ乃至データフィールド１９ｃに記憶されているデータが読み出され、選択回路２１に送られる。

複数の比較回路２０及び比較回路２４では、プロセッサ１６からアクセス要求のあったアドレスの上位ビットと、タグフィールド１８ａ乃至タグフィールド１８ｃから読み出されたアドレスの上位ビットとが比較される。比較の結果、アドレスの上位ビットが一致したら、当該比較回路２０及び比較回路２４に対応するセットにおいて、プロセッサ１６からアクセス要求があったデータが記憶されていることとなる。また、比較の結果、アドレスの上位ビットが一致しなかったら、いずれのセットにおいても、プロセッサ１６からアクセス要求があったデータが記憶されていないこととなる。当該比較の結果は、選択回路２１に送られる。

選択回路２１では、複数の比較回路２０及び比較回路２４における比較の結果、アドレスの上位ビットが一致したラインが存在する場合、当該ラインから読み出されたデータを選択し、出力する。また、選択回路２１では、複数の比較回路２０及び比較回路２４における比較の結果を情報として含む信号を生成し、出力する。

図３及び図４に例示したように、本発明の一態様にかかる半導体装置１０では、記憶回路１４を、集積回路１１の動作状態の試験が行われるときのみならず、通常の動作時にも半導体装置１０の動作に利用することができる。よって、本発明の一態様に係る半導体装置１０では、通常の動作時に不要となる回路の面積規模を縮小することができる。そして、通常の動作時に、記憶回路１５を記憶回路１４と共に、セット連想方式の緩衝記憶装置として機能させることで、記憶回路１４をセット連想方式の緩衝記憶装置の一部として用いない場合に比べて、緩衝記憶装置のセット数を増加させることができる。よって、半導体装置１０のスラッシングを生じにくくすることができ、それにより、緩衝記憶装置のヒット率を高め、半導体装置１０の性能を高めることができる。

〈セルアレイの構成例１〉
次いで、記憶回路１４が有するセルアレイ１４ａの、具体的な構成の一例について説明する。

図５に示すセルアレイ１４ａは、配線ＢＬ−１乃至配線ＢＬ−ｘ（ｘは複数の自然数）で示す複数の配線ＢＬと、配線ＯＬ−１乃至配線ＯＬ−ｘで示す複数の配線ＯＬと、配線ＰＬＥＩＮと、配線ＷＬ−１乃至配線ＷＬ−ｙ（ｙは複数の自然数）で示す複数の配線ＷＬと、配線ＣＬ−１乃至配線ＣＬ−ｙで示す複数の配線ＣＬとを有する。さらに、図５に示すセルアレイ１４ａは、ｘ×ｙ個の回路４０を有する。各回路４０は、トランジスタ４１と、トランジスタ４２と、トランジスタ４３と、容量素子４８とを、少なくとも有する。

そして、ｘ×ｙ個の回路４０は、配線ＷＬ−ｊ及び配線ＣＬ−ｊ（ｊはｙ以下の自然数）に接続されているｘ個の回路４０で構成されている組４４を、ｙ個有する。

具体的に、ｊ行ｉ列目（ｉはｘ以下の自然数）の回路４０において、トランジスタ４１は、そのゲートが配線ＷＬ−ｊに電気的に接続されている。また、トランジスタ４１のソース及びドレインは、一方が配線ＢＬ−ｉに電気的に接続され、他方がトランジスタ４２のゲートに電気的に接続されている。トランジスタ４２のソース及びドレインは、一方が配線ＯＬ−ｉに電気的に接続され、他方がトランジスタ４３のソース及びドレインの一方に電気的に接続されている。トランジスタ４３のソース及びドレインの他方は、配線ＰＬＥＩＮに電気的に接続されている。トランジスタ４３のゲートは、配線ＣＬ−ｊに電気的に接続されている。

容量素子４８の一方の端子は、トランジスタ４２のゲートに電気的に接続されている。容量素子４８の他方の端子は、配線に電気的に接続されている。なお、その配線は、一定の電位が供給されていることが好ましい。例えば、その配線としては、高電位側電源電圧を供給することが出来る機能を有する配線、低電位側電源電圧を供給することが出来る機能を有する配線、または、接地電位を供給することが出来る機能を有する配線などがあげられる。ただし、本発明の一態様は、これに限定されない。場合によっては、または、状況におうじて、パルス信号を供給することが出来る機能を有する配線であってもよい。

回路４０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。

図５に示すセルアレイ１４ａでは、トランジスタ４１がオンのときに配線ＢＬにデータを含む信号の電位が与えられると、トランジスタ４１を介してトランジスタ４２のゲートに上記電位が供給される。次いで、トランジスタ４１がオフになると、トランジスタ４２のゲートに与えられた電位が保持される。そして、トランジスタ４２は、データが反映されたゲートの電位に従って、導通状態が選択される。

トランジスタ４３は、トランジスタ４２と直列に電気的に接続されているため、トランジスタ４２と共に、配線ＯＬと配線ＰＬＥＩＮの間の導通状態（オンまたはオフ）を制御する機能を有する。具体的には、トランジスタ４２及びトランジスタ４３がオンであるとき、配線ＯＬと配線ＰＬＥＩＮとの間が導通状態となり、電流を流すことが可能となる。また、トランジスタ４２及びトランジスタ４３の少なくとも一つがオフであるとき、配線ＯＬと配線ＰＬＥＩＮとは電気的に分離した状態となる。すなわち、各回路４０に保持されたデータを含む信号の電位に従って、複数の配線ＯＬと一の配線ＰＬＥＩＮの接続構造が定められることとなる。

そして、配線ＯＬには、図１または図２に示した複数の回路１３のいずれか一つが接続されており、配線ＰＬＥＩＮには複数の回路１３の別のいずれか一つが接続されている。よって、セルアレイ１４ａの各回路４０に書き込まれたデータに従って、回路１３間の導通状態が制御されることとなる。

さらに、図５は、セルアレイ１４ａに、配線ＰＬＥＩＮと所定の電位が与えられた配線４５との間の導通状態を制御するスイッチ４６が設けられている場合を例示している。図５では、スイッチ４６として、一のトランジスタが用いられている場合を例示している。スイッチ４６は配線ＩＮＩＴに入力される信号に従って導通状態の選択（スイッチング）が行われる。具体的に、スイッチ４６がオンであるとき、配線４５の電位が配線ＰＬＥＩＮに与えられ、スイッチ４６がオフであるとき、配線４５の電位は配線ＰＬＥＩＮに与えられない。

スイッチ４６をオンにすることで、配線ＰＬＥＩＮの電位が所定の高さになるよう初期化することができる。なお、データを保持している期間において、配線ＰＬＥＩＮや配線ＯＬの電位が不定状態となっても、配線ＰＬＥＩＮの電位を初期化することで、配線ＰＬＥＩＮと複数の配線ＯＬの間に大量に電流が流れるのを防ぐことができる。それにより、記憶回路１４の破損が引き起こされるのを、防ぐことができる。

また、データを保持している期間において、配線ＰＬＥＩＮが、ハイレベルとローレベルの間の中間電位になってしまう場合がある。中間電位が回路１３の入力端子に与えられると、配線ＰＬＥＩＮに接続された回路１３において貫通電流が生じやすい。しかし、上述したように、配線ＰＬＥＩＮの電位を初期化することができるので、電源が投入された直後において入力端子が中間電位になるのを防ぐことができ、よって、上記貫通電流が生じるのを防ぐことができる。

また、配線ＰＬＥＩＮに、ラッチが電気的に接続されていても良い。図５では、初期化を行うためのスイッチ４６に加えて、ラッチ４７が配線ＰＬＥＩＮに電気的に接続されている場合を例示する。ラッチ４７は、配線ＰＬＥＩＮの電位を、ハイレベルかローレベルのいずれか一方に保つ機能を有する。ラッチ４７を配線ＰＬＥＩＮに電気的に接続させることによって、配線ＰＬＥＩＮの電位をハイレベルかローレベルのいずれか一方に保つことができるので、中間の電位が配線ＰＬＥＩＮに与えられることで、入力端子が配線ＰＬＥＩＮに接続された回路１３（図１及び図２に示す）に貫通電流が生じるのを、防ぐことができる。

具体的に、図５に示すラッチ４７は、電位の極性を反転させる機能を有する回路６０と、トランジスタ６１とを有する。回路６０として、例えばインバータを用いることができる。回路６０の入力端子は配線ＰＬＥＩＮに電気的に接続され、回路６０の出力端子はトランジスタ６１のゲートに電気的に接続されている。トランジスタ６１のソース及びドレインは、一方が、配線４５よりも高い電位が与えられている配線６２に電気的に接続され、他方が、配線ＰＬＥＩＮに電気的に接続されている。

なお、図５に示すセルアレイ１４ａにおいて、トランジスタ４１は、トランジスタ４２のゲートの電位を保持する機能を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ４１として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタ４１を用いることで、トランジスタ４２のゲートに保持されている電荷が、リークするのを防ぐことができる。

また、図５に示すセルアレイ１４ａにおいて、回路４０では、トランジスタ４１がオフであるときトランジスタ４２のゲートが、他の電極や配線との間における絶縁性が極めて高い浮遊状態になることから、以下に述べるブースティング効果が得られる。すなわち、回路４０では、トランジスタ４２のゲートが浮遊状態にあると、配線ＯＬの電位がローレベルからハイレベルに変化するのに伴い、スイッチとして機能するトランジスタ４２のソースとゲートの間に形成される容量Ｃｇｓにより、トランジスタ４２のゲートの電位が上昇する。そして、そのトランジスタ４２のゲートの電位の上昇幅は、上記トランジスタ４２のゲートに入力された電位の論理レベルによって異なる。具体的に、回路４０に書き込まれたデータの電位が”０”の論理レベルである場合、上記トランジスタは弱反転モードにあるため、トランジスタ４２のゲートの電位の上昇に寄与する容量Ｃｇｓには、ゲート電極の電位、すなわちトランジスタ４２のゲートの電位に依存しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。一方、回路４０に書き込まれたデータの電位が”１”の論理レベルである場合、上記トランジスタは強反転モードにあるため、トランジスタ４２のゲートの電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、チャネル形成領域とゲート電極の間に形成される容量Ｃｏｘの一部が含まれる。したがって、電位が”１”の論理レベルである場合、トランジスタ４２のゲートの電位の上昇に寄与する容量Ｃｇｓが、電位が”０”の論理レベルである場合よりも大きいこととなる。よって、回路４０では、電位が”１”の論理レベルである場合の方が、電位が”０”の論理レベルである場合よりも、配線ＯＬの電位の変化に伴い、トランジスタ４２のゲートの電位をより高く上昇させるというブースティング効果を得ることができる。よって、回路４０に書き込まれたデータの電位が”１”の論理レベルである場合に、配線ＢＬに入力されたデータを含む信号の電位に対して、スイッチが有するトランジスタ４１の閾値電圧分、トランジスタ４２のゲートの電位が降下していたとしても、ブースティング効果によりトランジスタ４２のゲートの電位を上昇させることができるので、スイッチとして機能するトランジスタをオンにすることができ、回路４０のスイッチ速度を向上させることができる。また、電位が”０”の論理レベルである場合には、スイッチとして機能する上記トランジスタ４１をオフのままにすることができる。

〈記憶回路の構成例〉
次いで、セルアレイ１４ａを有する記憶回路１４の、具体的な構成の一例について説明する。

図６に示す記憶回路１４は、複数のセルアレイ１４ａを有するセルアレイ１４ｂと、配線ＣＬへの電位の供給を制御することができる機能を有する駆動回路５０と、配線ＢＬへのデータを含む信号の供給を制御することができる機能を有する駆動回路５１と、配線ＷＬへの電位の供給を制御することができる機能を有する駆動回路５２とを有する。

駆動回路５１は、データを含む信号Ｓｉｇをサンプリングするタイミングを制御することができる機能を有する、シフトレジスタやデコーダなどの回路５３と、回路５３で定められたタイミングに従って、上記信号のサンプリングを行うことができる機能を有する回路５４と、サンプリングされた上記信号の、配線ＢＬへの供給をそれぞれ制御することができる機能を有する複数のスイッチ５５とを有する。図６では、スイッチ５５として、信号ＷＥに従ってハイインピーダンスとなるスリーステートバッファを用いる場合を例示する。

具体的に、図６では、信号ＷＥの電位がハイレベルのとき、スイッチ５５は、入力端子に入力された信号と同じ論理レベルを有する信号を、配線ＢＬに与える。また、信号ＷＥの電位がローレベルのとき、スイッチ５５はハイインピーダンスとなり、入力端子に入力された信号は、配線ＢＬに与えられない。

記憶回路１４を緩衝記憶装置のセットとして用いる場合には、図６に示すように、駆動回路５１は、緩衝記憶装置のデータ幅に合わせて、並列にデータをセルアレイ１４ｂに供給できる構成であることが好ましい。

また、駆動回路５０は、配線ＣＬの電位を制御することで、各セルアレイ１４ａが有する複数の組４４から、複数の配線ＯＬと一の配線ＰＬＥＩＮとの間の接続構造を定める一の組４４を、選択する機能を有する。また、駆動回路５０は、配線ＣＬの電位を制御することで、各セルアレイ１４ａが有する複数の組４４から、データが読み出される一の組４４を、選択する機能を有する。

具体的に、図６に示す駆動回路５０は、ｓ個（ｓは自然数）のセルアレイ１４ａから一のセルアレイ１４ａを選択するための信号を生成する機能を有する回路５６と、配線ＣＯＮＴＥＸＴ１乃至配線ＣＯＮＴＥＸＴｙに入力される信号に従って、選択されたセルアレイ１４ａから一の組４４を選択する機能を有する複数の回路５７とを有する。回路５６として、例えばデコーダを用いることができる。また、回路５７として、例えばＡＮＤ回路を用いることができる。

図６に示す駆動回路５０において、回路構成の情報を含むデータが記憶された各セルアレイ１４ａが有する複数の組４４のうち、一の組４４を選択するには、回路５６から出力される信号の電位を全てハイレベルにし、配線ＣＯＮＴＥＸＴ１乃至配線ＣＯＮＴＥＸＴｙのうち、選択される一の組４４に対応する配線ＣＯＮＴＥＸＴに供給する電位のみをハイレベルにすれば良い。なお、図６では、回路５６から出力される信号の電位を全てハイレベルにするか否かの制御が、配線ＡＬＬＥＮから回路５６に供給される電位に従って行われる構成を例示している。

一の組４４が選択されることで、複数の配線ＯＬと一の配線ＰＬＥＩＮとの間の接続構造が定められる。また、駆動回路５０により一の組４４が選択された状態で、図５に示したスイッチ４６をオンにして、配線ＰＬＥＩＮに配線４５の電位を供給することで、選択された組４４のデータを配線ＯＬ１乃至配線ＯＬｘに出力することができる。

また、図６に示す駆動回路５０において、配線ＣＡＤＲから供給される、アドレスを情報として含む信号を回路５６でデコードすることで、複数の組４４のうち、データが読み出される一の組が選択される。

駆動回路５２は、配線ＷＬ−１乃至配線ＷＬ−ｓｙの電位を制御することで、各セルアレイ１４ａが有する複数の組４４から、データが入力される一の組を選択する機能を有する。具体的に、図６に示す駆動回路５２は、複数の組４４から一の組４４を選択するための信号を生成する機能を有する回路５８を有する。回路５８として、例えばデコーダを用いることができる。そして、図６に示す駆動回路５２において、一の組４４を選択するには、配線ＷＡＤＲから供給される、アドレスを情報として含む信号を回路５８でデコードすることで、データが入力される一の組が選択される。

〈記憶回路の動作例〉
次いで、図６に示した記憶回路１４の動作の一例について、図７に示すタイミングチャートを用いて説明する。

まず、期間Ｔ１乃至期間Ｔ４における、記憶回路１４の動作について説明する。期間Ｔ１乃至期間Ｔ４は、回路構成の情報を含むデータを記憶回路１４に記憶させる期間に相当する。

また、図７では示していないが、集積回路１２に電源電圧を供給した直後に、全ての回路４０に記憶されているデータを”０”としても良い。具体的には、配線ＷＬ−１乃至配線ＷＬ−ｓｙに供給される電位を全てハイレベルにし、配線ＢＬ−１乃至配線ＢＬ−ｘに供給される電位を全てローレベルとすることで、全ての回路４０に記憶されているデータを”０”とすることが可能である。上記動作により、配線ＯＬ−１乃至配線ＯＬ−ｘ間での回路４０を介した不要な短絡を避けることができる。

まず、期間Ｔ１において、配線ＷＡＤＲに供給される、アドレスを含む信号（以下、アドレス信号と呼ぶ）が、回路５８でデコードされることで、配線ＷＬ−１にハイレベルの電位が供給される。そして、配線ＢＬ−１にハイレベルの電位が、配線ＢＬ−ｘにローレベルの電位が、それぞれ供給される。上記動作により、１行１列目の回路４０にデータ”１”が書き込まれ、１行ｘ列目の回路４０にデータ”０”が書き込まれる。

次いで、期間Ｔ２において、配線ＷＡＤＲに供給されるアドレス信号が、回路５８でデコードされることで、配線ＷＬ−ｙにハイレベルの電位が供給される。そして、配線ＢＬ−１にローレベルの電位が、配線ＢＬ−ｘにハイレベルの電位が、それぞれ供給される。上記動作により、ｙ行１列目の回路４０にデータ”０”が書き込まれ、ｙ行ｘ列目の回路４０にデータ”１”が書き込まれる。

次いで、期間Ｔ３において、配線ＷＡＤＲに供給されるアドレス信号が、回路５８でデコードされることで、配線ＷＬ−（ｓ−１）ｙ＋１にハイレベルの電位が供給される。そして、配線ＢＬ−１にハイレベルの電位、配線ＢＬ−ｘにローレベルの電位が、それぞれ供給される。上記動作により、（ｓ−１）ｙ＋１行１列目の回路４０にデータ”１”が書き込まれ、（ｓ−１）ｙ＋１行ｘ列目の回路４０にデータ”０”が書き込まれる。

次いで、期間Ｔ４において、配線ＷＡＤＲに供給されるアドレス信号が、回路５８でデコードされることで、配線ＷＬ−ｓｙにハイレベルの電位が供給される。そして、配線ＢＬ−１にローレベルの電位、配線ＢＬ−ｘにハイレベルの電位が、それぞれ供給される。上記動作により、ｓｙ行１列目の回路４０にデータ”０”が書き込まれ、ｓｙ行ｘ列目の回路４０にデータ”１”が書き込まれる。

次いで、期間Ｔ５及び期間Ｔ６における、記憶回路１４の動作について説明する。期間Ｔ５及び期間Ｔ６は、記憶回路１４に記憶されているデータに従って、集積回路１２が動作する期間に相当する。

まず、期間Ｔ５において、配線ＡＬＬＥＮにハイレベルの電位が供給される。配線ＡＬＬＥＮにハイレベルの電位が供給されることで、回路５６から回路５７に供給される電位が、全てハイレベルの電位になる。また、期間Ｔ５において、配線ＣＯＮＴＥＸＴ１にハイレベルの電位、配線ＣＯＮＴＥＸＴｙにローレベルの電位が、それぞれ供給される。よって、配線ＣＬ−１、配線ＣＬ−ｙ＋１、配線ＣＬ−（ｓ−１）ｙ＋１など、配線ＣＯＮＴＥＸＴ１に対応した配線ＣＬが選択され、その結果、当該配線ＣＬに対応した組４４が選択される。そして、選択された組４４の、回路４０に記憶されたデータに従って、回路１３ａ（図３に示す）の回路構成が定められる。

次いで、期間Ｔ６において、配線ＡＬＬＥＮにハイレベルの電位が供給される。配線ＡＬＬＥＮにハイレベルの電位が供給されることで、回路５６から回路５７に供給される電位が、全てハイレベルの電位になる。また、期間Ｔ６において、配線ＣＯＮＴＥＸＴ１にローレベルの電位、配線ＣＯＮＴＥＸＴｙにハイレベルの電位が、それぞれ供給される。よって、配線ＣＬ−ｙ、配線ＣＬ−２ｙ、配線ＣＬ−ｓｙなど、配線ＣＯＮＴＥＸＴｙに対応した配線ＣＬが選択され、その結果、当該配線ＣＬに対応した組４４が選択される。そして、選択された組４４の、回路４０に記憶されたデータに従って、回路１３ａ（図３に示す）の回路構成が定められる。

次いで、期間Ｔ７乃至期間Ｔ１０における、記憶回路１４の動作について説明する。期間Ｔ７乃至期間Ｔ１０は、記憶回路１４を、記憶回路１５（図３に示す）と共にセット連想方式の緩衝記憶装置として用いる期間に相当する。

期間Ｔ７において、配線ＣＡＤＲに供給されるアドレス信号が回路５６でデコードされることで、さらに、配線ＣＯＮＴＥＸＴ１にハイレベルの電位、配線ＣＯＮＴＥＸＴｙにローレベルの電位がそれぞれ供給されることで、配線ＣＬ−１がハイレベルの電位になる。また、配線ＩＮＩＴ（図５に示す）にハイレベルの電位が供給されることで、配線４５（図５に示す）のローレベルの電位が配線ＰＬＥＩＮに供給される。また、配線ＯＬ−１乃至配線ＯＬ−ｘにそれぞれ信号を供給する回路１３ａ（図４）の出力をハイインピーダンスにした後、配線ＯＬ−１乃至配線ＯＬ−ｘの電位を一旦ハイレベルにする。上記動作により、配線ＣＬ−１に対応する組４４の回路４０に記憶されているデータが、配線ＯＬ−１乃至配線ＯＬ−ｘに出力される。なお、図７では、図５に示す配線４５の電位がローレベルである場合のタイミングチャートを例示しているが、配線４５の電位はハイレベルであっても良い。

次いで、期間Ｔ８において、配線ＣＡＤＲに供給されるアドレス信号が回路５６でデコードされることで、さらに、配線ＣＯＮＴＥＸＴ１にローレベルの電位、配線ＣＯＮＴＥＸＴｙにハイレベルの電位がそれぞれ供給されることで、配線ＣＬ−ｙがハイレベルの電位になる。また、配線ＩＮＩＴ（図５に示す）にハイレベルの電位が供給されることで、配線４５（図５に示す）のローレベルの電位が配線ＰＬＥＩＮに供給される。また、配線ＯＬ−１乃至配線ＯＬ−ｘにそれぞれ信号を供給する回路１３ａ（図４）の出力をハイインピーダンスにした後、配線ＯＬ−１乃至配線ＯＬ−ｘの電位を一旦ハイレベルにする。上記動作により、配線ＣＬ−ｙに対応する組４４の回路４０に記憶されているデータが、配線ＯＬ−１乃至配線ＯＬ−ｘに出力される。

次いで、期間Ｔ９において、配線ＣＡＤＲに供給されるアドレス信号が回路５６でデコードされることで、さらに、配線ＣＯＮＴＥＸＴ１にハイレベルの電位、配線ＣＯＮＴＥＸＴｙにローレベルの電位がそれぞれ供給されることで、配線ＣＬ−（ｓ−１）ｙ＋１がハイレベルの電位になる。また、配線ＩＮＩＴ（図５に示す）にハイレベルの電位が供給されることで、配線４５（図５に示す）のローレベルの電位が配線ＰＬＥＩＮに供給される。また、配線ＯＬ−１乃至配線ＯＬ−ｘにそれぞれ信号を供給する回路１３ａ（図４）の出力をハイインピーダンスにした後、配線ＯＬ−１乃至配線ＯＬ−ｘの電位を一旦ハイレベルにする。上記動作により、配線ＣＬ−（ｓ−１）ｙ＋１に対応する組４４の回路４０に記憶されているデータが、配線ＯＬ−１乃至配線ＯＬ−ｘに出力される。

次いで、期間Ｔ１０において、配線ＣＡＤＲに供給されるアドレス信号が回路５６でデコードされることで、さらに、配線ＣＯＮＴＥＸＴ１にローレベルの電位、配線ＣＯＮＴＥＸＴｙにハイレベルの電位がそれぞれ供給されることで、配線ＣＬ−ｓｙがハイレベルの電位になる。また、配線ＩＮＩＴ（図５に示す）にハイレベルの電位が供給されることで、配線４５（図５に示す）のローレベルの電位が配線ＰＬＥＩＮに供給される。また、配線ＯＬ−１乃至配線ＯＬ−ｘにそれぞれ信号を供給する回路１３ａ（図４）の出力をハイインピーダンスにした後、配線ＯＬ−１乃至配線ＯＬ−ｘの電位を一旦ハイレベルにする。上記動作により、配線ＣＬ−ｓｙに対応する組４４の回路４０に記憶されているデータが、配線ＯＬ−１乃至配線ＯＬ−ｘに出力される。

〈セルアレイの構成例２〉
次いで、記憶回路１４が有するセルアレイ１４ａの、図５とは異なる具体的な構成例について説明する。

図８に示すセルアレイ１４ａは、配線ＢＬと、配線ＯＬと、配線ＰＬＥＩＮと、配線ＷＬ−１乃至配線ＷＬ−ｙ（ｙは複数の自然数）で示す複数の配線ＷＬと、配線ＣＬ−１乃至配線ＣＬ−ｙで示す複数の配線ＣＬとを有する。さらに、図８に示すセルアレイ１４ａは、ｙ個の回路４０を有する。各回路４０は、トランジスタ４１と、トランジスタ４２と、容量素子４８とを、少なくとも有する。

具体的に、ｊ行目（ｊはｙ以下の自然数）の回路４０において、トランジスタ４１は、そのゲートが配線ＷＬ−ｊに電気的に接続されている。また、トランジスタ４１のソース及びドレインは、一方が配線ＢＬに電気的に接続され、他方がトランジスタ４２のゲートに電気的に接続されている。トランジスタ４２のソース及びドレインは、一方が配線ＯＬに電気的に接続され、他方が配線ＰＬＥＩＮに電気的に接続されている。容量素子４８が有する一対の端子は、一方がトランジスタ４２のゲートに電気的に接続され、他方が配線ＣＬ−ｊに電気的に接続されている。

図８に示すセルアレイ１４ａでは、トランジスタ４１がオンのときに配線ＢＬにデータを含む信号の電位が与えられると、トランジスタ４１を介してトランジスタ４２のゲートに上記電位が供給される。次いで、トランジスタ４１がオフになると、トランジスタ４２のゲートに与えられた電位が保持される。そして、容量素子４８は、トランジスタ４２のゲートの電位を保持する機能の他、トランジスタ４２のゲートを浮遊状態に保ちつつ、配線ＣＬの電位の変化分をトランジスタ４２のゲート電位に加算する機能を有する。トランジスタ４２は、配線ＣＬの電位と、データが反映されたゲートの電位とに従って、導通状態が選択される。

そして、トランジスタ４２がオンであるとき、配線ＯＬと配線ＰＬＥＩＮとが電気的に接続される。また、トランジスタ４２がオフであるとき、配線ＯＬと配線ＰＬＥＩＮとは電気的に分離した状態となる。すなわち、各回路４０に保持されたデータを含む信号の電位に従って、複数の配線ＯＬと一の配線ＰＬＥＩＮとの間の接続構造が定められることとなる。

さらに、図８に示すセルアレイ１４ａは、配線ＰＬＥＩＮに、所定の電位が与えられた配線４５との間の導通状態を制御するスイッチ４６が、設けられている場合を例示している。データを保持している期間において、配線ＰＬＥＩＮや配線ＯＬの電位が不定状態となっても、配線ＰＬＥＩＮの電位を初期化することで、配線ＰＬＥＩＮと複数の配線ＯＬの間に大量に電流が流れるのを防ぐことができる。それにより、記憶回路１４の破損が引き起こされるのを、防ぐことができる。

また、配線ＰＬＥＩＮに、ラッチが電気的に接続されていても良い。図８では、初期化を行うためのスイッチ４６に加えて、ラッチ４７が配線ＰＬＥＩＮに電気的に接続されている場合を例示する。

なお、図８に示すセルアレイ１４ａにおいて、トランジスタ４１は、トランジスタ４２のゲートの電位を保持する機能を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ４１として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタ４１を用いることで、トランジスタ４２のゲートに保持されている電荷が、リークするのを防ぐことができる。

〈セルアレイの構成例３〉
次いで、記憶回路１４が有するセルアレイ１４ａの、図５及び図８とは異なる具体的な構成例について説明する。

図９に示すセルアレイ１４ａは、図５に示すセルアレイ１４ａと同様に、配線ＢＬ−１乃至配線ＢＬ−ｘ（ｘは複数の自然数）で示す複数の配線ＢＬと、配線ＯＬ−１乃至配線ＯＬ−ｘで示す複数の配線ＯＬと、配線ＰＬＥＩＮと、配線ＷＬ−１乃至配線ＷＬ−ｙ（ｙは複数の自然数）で示す複数の配線ＷＬと、配線ＣＬ−１乃至配線ＣＬ−ｙで示す複数の配線ＣＬとを有する。さらに、図９に示すセルアレイ１４ａは、ｘ×ｙ個の回路４０を有する。各回路４０は、トランジスタ４１と、トランジスタ４２と、トランジスタ４３とを、少なくとも有する。ただし、図９に示すセルアレイ１４ａは、トランジスタ４２のゲートの電位を保持するための回路６３及び回路６４が設けられている点において、図５及び図８に示すセルアレイ１４ａとは構成が異なる。

回路６３及び回路６４は、電位の極性を反転させる機能を有しており、例えばインバータなどを用いることができる。具体的に、図９では、回路６３の入力端子及び回路６４の出力端子が、トランジスタ４２のゲートに電気的に接続されており、回路６３の出力端子と回路６４の入力端子とは電気的に接続されている。図９に示す回路４０では、上記構成により、トランジスタ４２のゲートの電位を、回路６３及び回路６４により保持することができる。

なお、図９では、トランジスタ４３が、トランジスタ４２が有するソース及びドレインの他方と、配線ＰＬＥＩＮの間に、電気的に接続されている場合を例示している。トランジスタ４３は、トランジスタ４２が有するソース及びドレインの一方と、配線ＯＬの間に、電気的に接続されていても良い。

〈集積回路の構成例〉
次いで、図１及び図２に示した半導体装置１０が有する、集積回路１２の具体的な構成の一例について説明する。

図１０（Ａ）に、集積回路１２の構成の一部を例示する。図１０（Ａ）では、複数の回路１３を有する第１の列７０−１と、複数の回路１３を有する第２の列７０−２と、複数の回路１３を有する第３の列７０−３とが、集積回路１２に設けられている。図１０（Ａ）では、図面に向かって左側から順に、第１の列７０−１、第２の列７０−２、及び第３の列７０−３が、並列に配置されている場合を例示している。

また、図１０（Ａ）では、複数の配線１３２と、複数の配線１３３と、複数の配線１３４と、複数の配線１３５と、複数の配線１３６と、複数の配線１３７と、複数の配線１３８とが、集積回路１２に設けられている。

そして、第１の列７０−１が有する各回路１３の第１出力端子は、複数の配線１３２のいずれか一つに、それぞれ電気的に接続されている。第１の列７０−１が有する各回路１３の第２出力端子は、複数の配線１３３のいずれか一つに、それぞれ電気的に接続されている。

また、第２の列７０−２が有する各回路１３の第１出力端子は、複数の配線１３５のいずれか一つに、それぞれ電気的に接続されている。第２の列７０−２が有する各回路１３の第２出力端子は、複数の配線１３６のいずれか一つに、それぞれ電気的に接続されている。

また、第３の列７０−３が有する各回路１３の第１出力端子は、複数の配線１３４のいずれか一つに、それぞれ電気的に接続されている。第３の列７０−３が有する各回路１３の第２出力端子は、複数の配線１３８のいずれか一つに、それぞれ電気的に接続されている。

なお、各回路１３が有する第１出力端子の数と、第２出力端子の数は、必ずしも一つとは限らず、いずれか一方が複数であっても良いし、両方とも複数であっても良い。ただし、第１出力端子が複数であっても、第２出力端子が複数であっても、一の配線には、必ず一の出力端子が接続されるものとする。よって、一の列が有する回路１３の数がＹ（Ｙは自然数）であるならば、集積回路１２は、第１出力端子に接続されるＹ本の配線と、第２出力端子に接続されるＹ本の配線とを、少なくとも有する。

そして、第１の列７０−１は、複数の配線１３２と複数の配線１３３の間に配置されている。第２の列７０−２は、複数の配線１３５と複数の配線１３６の間に配置されている。第３の列７０−３は、複数の配線１３４と複数の配線１３８の間に配置されている。

さらに、第２の列７０−２が有する各回路１３の第１出力端子に接続された複数の配線１３５は、第１の列７０−１と第２の列７０−２の間と、第１の列７０−１と、図１０（Ａ）の図面に向かって第１の列７０−１の左側に配置される回路１３の列（図示せず）の間とに、跨るように配置されている。第３の列７０−３が有する各回路１３の第１出力端子に接続された複数の配線１３４は、第１の列７０−１と第２の列７０−２の間と、第２の列７０−２と第３の列７０−３の間とに、跨るように配置されている。また、図１０（Ａ）の図面に向かって第３の列７０−３の右側に配置される各回路１３（図示せず）の、第１出力端子に接続された複数の配線１３７は、第２の列７０−２と第３の列７０−３の間と、第３の列７０−３と第３の列７０−３の右側に配置される回路１３の列（図示せず）の間とに、跨るように配置されている。

すなわち、第Ｎの列（Ｎは３以上の自然数）に着目すると、上記列が有する各回路１３の第１出力端子に接続された複数の配線は、第Ｎの列と第（Ｎ−１）の列の間と、第（Ｎ−１）の列と第（Ｎ−２）の列の間とに、跨るように配置されている。なお、Ｎが２である場合、第２の列が有する各回路１３の第１出力端子に電気的に接続された複数の配線は、第２の列と第１の列の間と、第１の列とＩＯの間とに、跨るように配置される。上記ＩＯは、集積回路１２外部から回路１３への信号の入力、または回路１３から集積回路１２外部への信号の出力を制御する、インターフェースとしての機能を有する。

また、本発明の一態様では、第（Ｎ−１）の列（Ｎは３以上の自然数）に着目すると、上記列が有する各回路１３の第１出力端子に電気的に接続された複数の配線と、第Ｎの列が有する各回路１３の第１出力端子に電気的に接続された複数の配線と、第（Ｎ−２）の列が有する各回路１３の第２出力端子に電気的に接続された複数の配線とが、回路１１０を介して、第（Ｎ−１）の列が有する各回路１３の複数の入力端子に電気的に接続されている。

具体的に、図１０（Ａ）の場合、例えば、第２の列７０−２が有する各回路１３の第１出力端子に電気的に接続された複数の配線１３５と、第３の列７０−３が有する各回路１３の第１出力端子に電気的に接続された複数の配線１３４と、第１の列７０−１が有する各回路１３の第２出力端子に電気的に接続された複数の配線１３３とが、回路１１０を介して、第２の列７０−２が有する各回路１３の複数の入力端子に電気的に接続されている。

図１０（Ｂ）に、図１０（Ａ）に示した、複数の配線１３３、複数の配線１３４、及び複数の配線１３５と、第２の列７０−２が有する各回路１３の複数の入力端子との、電気的な接続を制御する回路１１０の回路図を、抜き出して示す。図１０（Ｂ）において、複数の配線１２４は、第２の列７０−２が有する一の回路１３の複数の入力端子に、それぞれ電気的に接続されている。

そして、回路１１０は、図５、図８、図９にて例示したセルアレイ１４ａを複数有する。図１０（Ｃ）に、図１０（Ｂ）に示した回路１１０のより具体的な構成例を示す。図１０（Ｂ）に示した回路１１０は、図１０（Ｃ）に示すように、３つのセルアレイ１４ａを有する。

なお、図１０（Ｃ）では、３本の配線１２４に対応する回路１１０を例示しているため、回路１１０が３つのセルアレイ１４ａを有する場合が図示されている。回路１１０が有するセルアレイ１４ａの数は、回路１３が有する複数の入力端子の数に従って、定めることができる。

また、図１０（Ｂ）及び図１０（Ｃ）では、複数の配線１３３、複数の配線１３４、及び複数の配線１３５と、複数の配線１２４との電気的な接続を制御する回路１１０を代表例として図示しているが、図１０（Ａ）において複数の配線と複数の配線の電気的な接続を制御する他の回路１１０も、同様の構成を有するものとする。

次いで、図１０（Ｃ）に示す回路１１０の、さらに具体的な構成例を図１１に示す。図１１では、複数の配線１３３、複数の配線１３４、及び複数の配線１３５と、回路１１０との接続関係をより詳細に示している。図１１に示すように、各セルアレイ１４ａは、複数の配線１３３、複数の配線１３４、及び複数の配線１３５の全てと、複数の配線１２４の一つとの間の導通状態を制御する。

図５、図８、図９に示すセルアレイ１４ａを図１１に用いる場合、図１１に示す複数の配線１３３、複数の配線１３４、及び複数の配線１３５が、図５に示す配線ＯＬ−１乃至配線ＯＬ−ｘに相当し、図１１に示す配線１２４が、図５に示す配線ＰＬＥＩＮに相当する。

上述したように、本発明の一態様では、回路１３の出力端子に電気的に接続された配線１３３、配線１３４、配線１３５などの複数の配線のうち、一の配線を回路４０に記憶されているデータに従って選択し、選択された当該一の配線と、回路１３の入力端子に電気的に接続された配線１２４などの一の配線とを、上記セルアレイ１４ａにより電気的に接続する。そして、本発明の一態様では、上記構成を有するセルアレイ１４ａを含む回路１１０と、回路１１０により導通状態が制御される上記各種配線とを、第１の列７０−１、第２の列７０−２、第３の列７０−３などの回路１３を含む列間に設けることで、図１０（Ａ）に示した集積回路１２において、第２の列７０−２が有する一の回路１３と、第２の列７０−２が有する別の一の回路１３との間の導通状態を、一のセルアレイ１４ａにより制御することができる。また、第１の列７０−１が有する一の回路１３と第２の列７０−２が有する一の回路１３との間の導通状態を、一のセルアレイ１４ａにより制御することができる。また、第２の列７０−２が有する一の回路１３と第３の列７０−３が有する一の回路１３との間の導通状態を、一のセルアレイ１４ａにより制御することができる。よって、本発明の一態様では、集積回路１２における設計の自由度を高めつつ、回路４０間の導通状態を制御するスイッチの数を抑えることができる。

〈回路の構成例〉
次いで、集積回路が有する回路１３の構成例について説明する。

図１２（Ａ）に、回路１３の一形態を例示する。図１２（Ａ）に示す回路１３は、ＬＵＴ（ルックアップテーブル）１６０と、フリップフロップ１６１と、記憶装置１６２と、を有する。ＬＵＴ１６０は、記憶装置１６２が有するデータに従って、行われる論理演算の種類が定められる。具体的に、ＬＵＴ１６０では、上記データに従って、入力端子１６３に与えられた入力信号の論理値に対する出力信号の論理値が定められる。そして、ＬＵＴ１６０からは、上記出力信号の論理値を含む信号が出力される。フリップフロップ１６１は、ＬＵＴ１６０から出力される信号を保持し、信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子１６４及び第２出力端子１６５から出力する。

なお、回路１３がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ１６０からの出力信号がフリップフロップ１６１を経由するか否かを選択できるようにしても良い。

また、データによって、フリップフロップ１６１の種類を定義できる構成にしても良い。具体的には、データによって、フリップフロップ１６１がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。

また、図１２（Ｂ）に、回路１３の別の一形態を例示する。図１２（Ｂ）に示す回路１３は、図１２（Ａ）に示した回路１３に、ＡＮＤ回路１６６が追加された構成を有している。ＡＮＤ回路１６６には、フリップフロップ１６１からの信号が、正論理の入力として与えられ、配線ＰＬＥＩＮ（図５、図８、図９に示す）の電位を初期化するための配線ＩＮＩＴの電位が、負論理の入力として与えられている。上記構成により、配線ＩＮＩＴの電位に従って配線ＰＬＥＩＮの電位が初期化される際に、回路１３からの出力信号が供給される配線を、配線４５（図５、図８、図９に示す）の電位で初期化することができる。よって、回路１３間で大量の電流が流れることを未然に防ぎ、集積回路１２の破損が引き起こされるのを防ぐことができる。

また、図１２（Ｃ）に、回路１３の別の一形態を例示する。図１２（Ｃ）に示す回路１３は、図１２（Ａ）に示した回路１３に、マルチプレクサ１６８が追加された構成を有している。また、図１２（Ｃ）に示す回路１３は、記憶装置１６２ａ及び記憶装置１６２ｂで示される二つの記憶装置１６２を有する。ＬＵＴ１６０は、記憶装置１６２ａが有するデータに従って、行われる論理演算の種類が定められる。また、マルチプレクサ１６８は、ＬＵＴ１６０からの出力信号と、フリップフロップ１６１からの出力信号とが入力されている。そして、マルチプレクサ１６８は、記憶装置１６２ｂに格納されているデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ１６８からの出力信号は、第１出力端子１６４及び第２出力端子１６５から出力される。

〈半導体装置の構成例〉
本発明の一態様にかかる半導体装置１０の、具体的な構成例について説明する。図１３に、半導体装置１０の構成をブロック図で一例として示す。

図１３に示す半導体装置１０は、集積回路１１と、集積回路１２とを有する。集積回路１１は、制御装置６０１と、演算装置６０２と、メインメモリ６０３と、入力装置６０４と、出力装置６０５、ＩＦ（インターフェース）６０６と、緩衝記憶装置６０７とを有する。集積回路１２は、回路１３ａと、記憶回路１４とを有する。

制御装置６０１は、半導体装置１０が有する演算装置６０２、メインメモリ６０３、入力装置６０４、出力装置６０５、ＩＦ６０６、緩衝記憶装置６０７の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。演算装置６０２は、四則演算、論理演算などの各種演算処理を行う機能を有する。

なお、図１３では、制御装置６０１と演算装置６０２とを独立したブロックとしてそれぞれ図示しているが、半導体装置１０は、制御装置６０１の機能と、演算装置６０２の機能とを併せ持った中央演算処理装置を、制御装置６０１及び演算装置６０２の代わりに有していても良い。

メインメモリ６０３は、制御装置６０１において実行される、複数の命令で構成されるアプリケーションなどのプログラムと、演算装置６０２における演算処理に用いられるデータとを、記憶する機能を有する。

緩衝記憶装置６０７は、演算装置６０２の演算処理の途中で得られたデータ、或いは演算装置６０２の演算処理の結果得られたデータなどを記憶する機能を有する。また、アプリケーションなどのプログラムを一時的に記憶する機能を有していても良い。

入力装置６０４は、半導体装置の外部から入力される命令を、半導体装置１０に送る機能を有する。入力装置６０４として、例えば、キーボード、マウス、タッチパネルなどを用いることができる。

出力装置６０５は、半導体装置１０の動作状態、アプリケーションなどのプログラムの実行により得られた結果などを、情報として出力する機能を有する。出力装置６０５として、例えば、ディスプレイ、プロジェクタ、プリンタ、プロッター、音声出力装置などを用いることができる。

ＩＦ６０６は、集積回路１１と集積回路１２との間におけるデータの経路に相当する。具体的に、回路１３ａで生成されたテストパターンは、ＩＦ６０６を介して集積回路１１に送られる。そして、テストパターンに従って集積回路１１が動作することで得られた信号は、ＩＦ６０６を介して回路１３ａに送られる。また、記憶回路１４が、緩衝記憶装置６０７と共にセット連想方式の緩衝記憶装置として機能する場合、記憶回路１４は、緩衝記憶装置６０７と共に、演算装置６０２の演算処理の途中で得られたデータ、或いは演算装置６０２の演算処理の結果得られたデータなどを記憶する機能を有する。また、アプリケーションなどのプログラムを一時的に記憶する機能を有していても良い。

制御装置６０１において命令の実行が繰り返されることで、プログラムが実行される。

〈トランジスタについて〉
本発明の一態様に係る半導体装置では、図５または図８に示すトランジスタ４１のオフ電流が小さいと、データの保持期間を長くすることができる。そのため、トランジスタ４１として、酸化物半導体膜にチャネル形成領域を有するトランジスタを用いることが望ましい。

図１５に、酸化物半導体膜にチャネル形成領域を有するトランジスタ４１の構成を、一例として示す。図１５（Ａ）には、トランジスタ４１の上面図を示す。なお、図１５（Ａ）では、トランジスタ４１のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１５（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１５（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１５（Ｃ）に示す。

図１５に示すように、トランジスタ４１は、絶縁膜８１上において順に積層された酸化物半導体膜８２ａ及び酸化物半導体膜８２ｂと、酸化物半導体膜８２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜８３及び導電膜８４と、酸化物半導体膜８２ｂ、導電膜８３及び導電膜８４上の酸化物半導体膜８２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜８２ｃ上に位置する絶縁膜８５と、ゲート電極としての機能を有し、なおかつ絶縁膜８５上において酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃと重なる導電膜８６とを有する。

また、トランジスタ４１の、具体的な構成の別の一例を、図１６に示す。図１６（Ａ）には、トランジスタ４１の上面図を示す。なお、図１６（Ａ）では、トランジスタ４１のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１６（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１６（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１６（Ｃ）に示す。

図１６に示すように、トランジスタ４１は、絶縁膜８１上において順に積層された酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃと、酸化物半導体膜８２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜８３及び導電膜８４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜８２ｃ、導電膜８３及び導電膜８４上に位置する絶縁膜８５と、ゲート電極としての機能を有し、なおかつ絶縁膜８５上において酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃと重なる導電膜８６とを有する。

なお、図１５及び図１６では、積層された酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃを用いるトランジスタ４１の構成を例示している。トランジスタ４１が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。

酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃが順に積層されている半導体膜をトランジスタ４１が有する場合、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃは、酸化物半導体膜８２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜８２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ４１が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜８２ｂにチャネル領域が形成される。即ち、酸化物半導体膜８２ｂと絶縁膜８５との間に酸化物半導体膜８２ｃが設けられていることによって、絶縁膜８５と離隔している酸化物半導体膜８２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜８２ｃは、酸化物半導体膜８２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜８２ｂと酸化物半導体膜８２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ４１の電界効果移動度が高くなる。

また、酸化物半導体膜８２ｂと酸化物半導体膜８２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ４１の閾値電圧が変動してしまう。しかし、酸化物半導体膜８２ａは、酸化物半導体膜８２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜８２ｂと酸化物半導体膜８２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ４１の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ以上１×１０^−４Ｐａ以下程度）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜８２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜８２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜８２ｂとしてＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、酸化物半導体膜８２ａ、酸化物半導体膜８２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜８２ａ、酸化物半導体膜８２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜８２ａ、酸化物半導体膜８２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜８２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜８２ｂが結晶質であることにより、トランジスタ４１に安定した電気的特性を付与することができるため、酸化物半導体膜８２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ４１の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜８２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜８２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、Ｉｎ−Ｇａ−Ｚｎ酸化物を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、酸化物半導体膜８２ａ乃至８２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法を使っても良い。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

また、トランジスタ４１において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ４１の移動度及びオン電流を高めることができ、それにより、トランジスタ４１を用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ４１に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜８２ｂにまで達していることが、トランジスタ４１の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。

絶縁膜８１は、加熱により酸素を酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜８１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜８１は、加熱により酸素を酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜８１は、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図１５及び図１６に示すトランジスタ４１は、チャネル領域が形成される酸化物半導体膜８２ｂの端部のうち、導電膜８３及び導電膜８４とは重ならない端部、言い換えると、導電膜８３及び導電膜８４が位置する領域とは異なる領域に位置する端部と、導電膜８６とが、重なる構成を有する。酸化物半導体膜８２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすい。しかし、図１５及び図１６に示すトランジスタ４１では、導電膜８３及び導電膜８４とは重ならない酸化物半導体膜８２ｂの端部と、導電膜８６とが重なるため、導電膜８６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜８２ｂの端部を介して導電膜８３と導電膜８４の間に流れる電流を、導電膜８６に与える電位によって制御することができる。このようなトランジスタ４１の構造を、ＳｕｒｒｏｕｎｄｅｄＣｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ４１がオフとなるような電位を導電膜８６に与えたときは、当該端部を介して導電膜８３と導電膜８４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ４１では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜８２ｂの端部における導電膜８３と導電膜８４の間の長さが短くなっても、トランジスタ４１のオフ電流を小さく抑えることができる。よって、トランジスタ４１は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ４１がオンとなるような電位を導電膜８６に与えたときは、当該端部を介して導電膜８３と導電膜８４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ４１の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜８２ｂの端部と、導電膜８６とが重なることで、酸化物半導体膜８２ｂにおいてキャリアの流れる領域が、絶縁膜８５に近い酸化物半導体膜８２ｂの界面近傍のみでなく、酸化物半導体膜８２ｂの広い範囲においてキャリアが流れるため、トランジスタ４１におけるキャリアの移動量が増加する。この結果、トランジスタ４１のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

以下では、酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１４に示す。

図１４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１４（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１４（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１４（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図１４（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図１４（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図１４（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。

１０半導体装置
１０ｎ半導体装置
１１集積回路
１２集積回路
１３回路
１３ａ回路
１４記憶回路
１４ａセルアレイ
１４ｂセルアレイ
１５記憶回路
１６プロセッサ
１７ａセット
１７ｂセット
１７ｃセット
１８ａタグフィールド
１８ｂタグフィールド
１８ｃタグフィールド
１９ａデータフィールド
１９ｂデータフィールド
１９ｃデータフィールド
２０比較回路
２１選択回路
２２機能
２３機能
２４比較回路
４０回路
４１トランジスタ
４２トランジスタ
４３トランジスタ
４４組
４５配線
４６スイッチ
４７ラッチ
４８容量素子
５０駆動回路
５１駆動回路
５２駆動回路
５３回路
５４回路
５５スイッチ
５６回路
５７回路
５８回路
６０回路
６１トランジスタ
６２配線
６３回路
６４回路
７０−１列
７０−２列
７０−３列
８１絶縁膜
８２ａ酸化物半導体膜
８２ｂ酸化物半導体膜
８２ｃ酸化物半導体膜
８３導電膜
８４導電膜
８５絶縁膜
８６導電膜
１１０回路
１２４配線
１３２配線
１３３配線
１３４配線
１３５配線
１３６配線
１３７配線
１３８配線
１６０ＬＵＴ
１６１フリップフロップ
１６２記憶装置
１６２ａ記憶装置
１６２ｂ記憶装置
１６３入力端子
１６４出力端子
１６５出力端子
１６６ＡＮＤ回路
１６８マルチプレクサ
６０１制御装置
６０２演算装置
６０３メインメモリ
６０４入力装置
６０５出力装置
６０６ＩＦ
６０７緩衝記憶装置
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカー
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

第１の回路と、第２の回路と、を有し、
前記第１の回路は、データが記憶される第３の回路と、前記データに従って互いの導通状態が前記第３の回路により制御されることで、前記第２の回路の動作を試験するための信号を生成する複数の第４の回路と、を有し、
前記第３の回路は、前記信号に従って動作が試験された後に、前記第２の回路の緩衝記憶装置として機能する半導体装置。
第１の回路と、第２の回路と、を有し、
前記第１の回路は、データが記憶される第３の回路と、前記データに従って互いの導通状態が前記第３の回路により制御されることで、前記第２の回路の動作を試験するための信号を生成する複数の第４の回路と、を有し、
前記第２の回路は、前記信号に従って動作が試験されているときには、単独でセット連想方式の緩衝記憶装置として機能し、前記信号に従って動作が試験された後は、前記第３の回路と共にセット連想方式の緩衝記憶装置として機能する第５の回路を有する、半導体装置。
請求項１または請求項２において、前記第３の回路は、第１トランジスタと、前記第１トランジスタを介して入力される前記データに従って、オンまたはオフが選択される第２トランジスタとを、少なくともそれぞれ含む複数の組を有する半導体装置。
請求項３において、
前記第１トランジスタは、酸化物半導体膜にチャネル形成領域を有するトランジスタである半導体装置。
請求項４において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む半導体装置。