JP2000347862A - 命令入換え回路 - Google Patents
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- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
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- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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Abstract
(57)【要約】
【課題】 パイプライン処理するＣＰＵが、ＲＯＭコレ
クション機能を作用させる対象アドレスを複数設定して
も、夫々の対象アドレスに対して正しい優先順位が判断
できる命令入換え回路を提供する。 【解決手段】 ＲＯＭコレクションユニット３は、対象
アドレスを設定するＣＡレジスタ３１と、ＲＯＭコレク
ション機能の可否を制御するＣＣレジスタ３７、及び、
ＲＯＭコレクション機能による分岐命令ＪＭＰの実行の
可否を示すＣＲＦレジスタ３３を備えている。ＣＰＵ１
は、ＣＲＦレジスタ３３を参照することで、複数の対象
アドレスに対して正しい優先順位が判断できる。
クション機能を作用させる対象アドレスを複数設定して
も、夫々の対象アドレスに対して正しい優先順位が判断
できる命令入換え回路を提供する。 【解決手段】 ＲＯＭコレクションユニット３は、対象
アドレスを設定するＣＡレジスタ３１と、ＲＯＭコレク
ション機能の可否を制御するＣＣレジスタ３７、及び、
ＲＯＭコレクション機能による分岐命令ＪＭＰの実行の
可否を示すＣＲＦレジスタ３３を備えている。ＣＰＵ１
は、ＣＲＦレジスタ３３を参照することで、複数の対象
アドレスに対して正しい優先順位が判断できる。
Description
【０００１】
【発明の属する技術分野】本発明は、パイプライン処理
するマイクロコンピュータに係り、より詳細には、ＣＰ
Ｕが実際に実行する際に現行命令と修正命令とを入れ換
える命令入換え回路に関するものである。
するマイクロコンピュータに係り、より詳細には、ＣＰ
Ｕが実際に実行する際に現行命令と修正命令とを入れ換
える命令入換え回路に関するものである。
【０００２】
【従来の技術】マスクＲＯＭを搭載するシングルチップ
型マイクロコンピュータ（ＩＣ）では、マスクＲＯＭ領
域に記憶されたプログラム中にバグが発見されても、Ｉ
Ｃ製造後にはこれを修正することはできない。従って、
バグを有するプログラム命令をＣＰＵが読み出す際に、
この命令に代えて修正された命令（修正命令）に入れ換
えて修正プログラムを実行する機能（以下、ＲＯＭコレ
クション機能と呼ぶ）が提案されている。
型マイクロコンピュータ（ＩＣ）では、マスクＲＯＭ領
域に記憶されたプログラム中にバグが発見されても、Ｉ
Ｃ製造後にはこれを修正することはできない。従って、
バグを有するプログラム命令をＣＰＵが読み出す際に、
この命令に代えて修正された命令（修正命令）に入れ換
えて修正プログラムを実行する機能（以下、ＲＯＭコレ
クション機能と呼ぶ）が提案されている。
【０００３】特開平８−９５９４６号公報には、上記Ｒ
ＯＭコレクション機能を有するマイクロコンピュータが
記載されている。図１１は、該公報に記載のマイクロコ
ンピュータのブロック図である。マイクロコンピュータ
９３は、命令キュー９５を有しパイプライン処理するＣ
ＰＵ８７と、ＲＯＭ８３にある現行プログラムのバグ部
分のアドレスを格納するレジスタ８６と、修正プログラ
ムを格納するＲＡＭ８４と、命令キュー９５に取り込む
べき命令のアドレスを示すフェッチポインタ８１と、レ
ジスタ８６とフェッチポインタ８１との内容を比較し選
択信号９２を出力する比較回路８５と、修正プログラム
にジャンプする分岐命令を出力する分岐命令出力回路８
９と、選択信号９２に基づいてＲＯＭ８３からの現行命
令又は分岐命令出力回路８９からの分岐命令のいずれか
を選択する選択回路８８とを備えている。選択回路８８
は、比較結果が一致した場合に、アドレスのフェッチ段
階でＣＰＵ８７に分岐命令を出力する。ＣＰＵ８７は、
この分岐命令により、ＲＯＭ８３領域の現行プログラム
のバグ部分を回避し、ＲＡＭ８４領域の修正プログラム
を実行する。
ＯＭコレクション機能を有するマイクロコンピュータが
記載されている。図１１は、該公報に記載のマイクロコ
ンピュータのブロック図である。マイクロコンピュータ
９３は、命令キュー９５を有しパイプライン処理するＣ
ＰＵ８７と、ＲＯＭ８３にある現行プログラムのバグ部
分のアドレスを格納するレジスタ８６と、修正プログラ
ムを格納するＲＡＭ８４と、命令キュー９５に取り込む
べき命令のアドレスを示すフェッチポインタ８１と、レ
ジスタ８６とフェッチポインタ８１との内容を比較し選
択信号９２を出力する比較回路８５と、修正プログラム
にジャンプする分岐命令を出力する分岐命令出力回路８
９と、選択信号９２に基づいてＲＯＭ８３からの現行命
令又は分岐命令出力回路８９からの分岐命令のいずれか
を選択する選択回路８８とを備えている。選択回路８８
は、比較結果が一致した場合に、アドレスのフェッチ段
階でＣＰＵ８７に分岐命令を出力する。ＣＰＵ８７は、
この分岐命令により、ＲＯＭ８３領域の現行プログラム
のバグ部分を回避し、ＲＡＭ８４領域の修正プログラム
を実行する。
【０００４】
【発明が解決しようとする課題】上記公報に記載の技術
は、現行プログラム中のバグ部分の対象アドレスを対象
アドレスレジスタに予め設定して、これとフェッチポイ
ンタとを比較し、ＲＯＭコレクション機能を作用させて
修正プログラムを実行させるものである。
は、現行プログラム中のバグ部分の対象アドレスを対象
アドレスレジスタに予め設定して、これとフェッチポイ
ンタとを比較し、ＲＯＭコレクション機能を作用させて
修正プログラムを実行させるものである。
【０００５】上記公報に記載の技術には、複数のバグに
対して夫々異なる修正ができるとあります。しかし、Ｒ
ＯＭコレクション機能を複数の対象アドレスに対応させ
るには、夫々の対象アドレスに対して優先順位を与え、
ＣＰＵがこの優先順位を正しく判断できる必要がある。
対して夫々異なる修正ができるとあります。しかし、Ｒ
ＯＭコレクション機能を複数の対象アドレスに対応させ
るには、夫々の対象アドレスに対して優先順位を与え、
ＣＰＵがこの優先順位を正しく判断できる必要がある。
【０００６】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、ＲＯ
Ｍコレクション機能を作用させる複数の対象アドレスに
対して夫々の優先順位が正しく判断できる命令入換え回
路を提供することを目的とする。
する問題点を解決するためになされたものであり、ＲＯ
Ｍコレクション機能を作用させる複数の対象アドレスに
対して夫々の優先順位が正しく判断できる命令入換え回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の命令入換え回路は、実行する命令群を記憶
するＲＯＭと、該ＲＯＭの命令群に基づいて各命令を順
次にパイプライン処理するＣＰＵと、前記ＲＯＭから送
られる現行命令を、所定の条件下で対応する修正命令に
入れ換える入換え機能を有する命令入換え回路におい
て、入換え対象となる命令の対象アドレスを設定する対
象アドレスレジスタと、前記ＣＰＵのフェッチステージ
に割り当てられた現行命令のアドレスと前記対象アドレ
スとを比較する比較回路と、該比較回路の比較結果に基
づいて前記現行命令又は対応する修正命令の何れかを選
択する選択回路と、該選択回路が前記修正命令を選択し
た旨を表示する動作フラグとを有するＲＯＭコレクショ
ンユニットを、複数の入換え対象の命令に対応して複数
備えることを特徴とする。
め、本発明の命令入換え回路は、実行する命令群を記憶
するＲＯＭと、該ＲＯＭの命令群に基づいて各命令を順
次にパイプライン処理するＣＰＵと、前記ＲＯＭから送
られる現行命令を、所定の条件下で対応する修正命令に
入れ換える入換え機能を有する命令入換え回路におい
て、入換え対象となる命令の対象アドレスを設定する対
象アドレスレジスタと、前記ＣＰＵのフェッチステージ
に割り当てられた現行命令のアドレスと前記対象アドレ
スとを比較する比較回路と、該比較回路の比較結果に基
づいて前記現行命令又は対応する修正命令の何れかを選
択する選択回路と、該選択回路が前記修正命令を選択し
た旨を表示する動作フラグとを有するＲＯＭコレクショ
ンユニットを、複数の入換え対象の命令に対応して複数
備えることを特徴とする。
【０００８】本発明の命令入換え回路は、対象アドレス
レジスタ、比較回路、選択回路、及び、動作フラグを有
するＲＯＭコレクションユニットを、複数の対象アドレ
スに対応して複数備えるので、ＲＯＭコレクション機能
を作用させる対象アドレスを複数設定でき、且つ、動作
フラグによってそれらの間の優先順位を設定できるの
で、ＣＰＵは対象アドレスに対応する修正プログラムを
容易に判断できる。
レジスタ、比較回路、選択回路、及び、動作フラグを有
するＲＯＭコレクションユニットを、複数の対象アドレ
スに対応して複数備えるので、ＲＯＭコレクション機能
を作用させる対象アドレスを複数設定でき、且つ、動作
フラグによってそれらの間の優先順位を設定できるの
で、ＣＰＵは対象アドレスに対応する修正プログラムを
容易に判断できる。
【０００９】本発明の命令入換え回路の好ましい態様で
は、前記動作フラグは前記ＣＰＵの実行ステージで設定
される。
は、前記動作フラグは前記ＣＰＵの実行ステージで設定
される。
【００１０】この場合、対象アドレスが検出されたＲＯ
ＭコレクションユニットがＣＰＵの実行ステージで動作
フラグを立てるので、ＣＰＵはその実行ステージで当該
ＲＯＭコレクションユニットを選択してアクセスでき、
正しい優先順位を判断できる。ここで、命令のフェッチ
段階で動作フラグを立てることも考えられるが、この場
合にはＲＯＭコレクション機能とは関係なく動作フラグ
が立ってしまい、優先順位が定まらない。
ＭコレクションユニットがＣＰＵの実行ステージで動作
フラグを立てるので、ＣＰＵはその実行ステージで当該
ＲＯＭコレクションユニットを選択してアクセスでき、
正しい優先順位を判断できる。ここで、命令のフェッチ
段階で動作フラグを立てることも考えられるが、この場
合にはＲＯＭコレクション機能とは関係なく動作フラグ
が立ってしまい、優先順位が定まらない。
【００１１】また、前記修正命令を任意に設定できるこ
とも本発明の好ましい態様である。この場合、ＩＣの製
造後に発見されたバグに対応して修正命令を容易に与え
ることができる。
とも本発明の好ましい態様である。この場合、ＩＣの製
造後に発見されたバグに対応して修正命令を容易に与え
ることができる。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態例の命
令入換え回路について図面を参照して説明する。図１
は、本発明の一実施形態例のＲＯＭコレクションユニッ
トを備えたマイクロコンピュータのブロック図である。
令入換え回路について図面を参照して説明する。図１
は、本発明の一実施形態例のＲＯＭコレクションユニッ
トを備えたマイクロコンピュータのブロック図である。
【００１３】本実施形態例のマイクロコンピュータは、
パイプライン処理するＣＰＵ１、現行プログラムが記憶
されているＲＯＭ２、ＲＯＭコレクション機能を有する
ＲＯＭコレクションユニット３、及び、システムクロッ
ク９を発生するシステムクロック発生ユニット４で構成
される。ＲＯＭコレクションユニット３は、複数存在し
ており、ＣＰＵ１が命令フェッチに際にどのアドレスを
指定するかで、複数のＲＯＭコレクションユニット３か
ら所定のＲＯＭコレクションユニット３が選択される。
また、本マイクロコンピュータには、図示しないＲＡ
Ｍ、及び、外部インターフェイスが配設されており、外
部から修正プログラムを入力できる。
パイプライン処理するＣＰＵ１、現行プログラムが記憶
されているＲＯＭ２、ＲＯＭコレクション機能を有する
ＲＯＭコレクションユニット３、及び、システムクロッ
ク９を発生するシステムクロック発生ユニット４で構成
される。ＲＯＭコレクションユニット３は、複数存在し
ており、ＣＰＵ１が命令フェッチに際にどのアドレスを
指定するかで、複数のＲＯＭコレクションユニット３か
ら所定のＲＯＭコレクションユニット３が選択される。
また、本マイクロコンピュータには、図示しないＲＡ
Ｍ、及び、外部インターフェイスが配設されており、外
部から修正プログラムを入力できる。
【００１４】ＣＰＵ１、ＲＯＭ２、及び、ＲＯＭコレク
ションユニット３は、システムクロック発生ユニット４
から供給されるシステムクロック９に同期して動作す
る。ＣＰＵ１は、パイプライン処理される各命令のアド
レス計算を行う際に、命令フェッチステージに割り当て
られた命令のアドレスを、アドレスバス８を介してＲＯ
Ｍ２及びＲＯＭコレクションユニット３に出力し、ま
た、命令実行ステージに割り当てられた命令のアドレス
を、ＰＣＥＸステージバス７を介してＲＯＭコレクショ
ンユニット３に出力する。
ションユニット３は、システムクロック発生ユニット４
から供給されるシステムクロック９に同期して動作す
る。ＣＰＵ１は、パイプライン処理される各命令のアド
レス計算を行う際に、命令フェッチステージに割り当て
られた命令のアドレスを、アドレスバス８を介してＲＯ
Ｍ２及びＲＯＭコレクションユニット３に出力し、ま
た、命令実行ステージに割り当てられた命令のアドレス
を、ＰＣＥＸステージバス７を介してＲＯＭコレクショ
ンユニット３に出力する。
【００１５】ＲＯＭ２は、現行プログラムのアドレス指
定された命令を、データバス５を介してＲＯＭコレクシ
ョンユニット３に出力する。ＲＯＭコレクションユニッ
ト３は、データバス５から入力した命令、又は、ＲＯＭ
コレクション機能により入れ換えた命令のいずれかをデ
ータバス１０を介してＣＰＵ１に出力する。
定された命令を、データバス５を介してＲＯＭコレクシ
ョンユニット３に出力する。ＲＯＭコレクションユニッ
ト３は、データバス５から入力した命令、又は、ＲＯＭ
コレクション機能により入れ換えた命令のいずれかをデ
ータバス１０を介してＣＰＵ１に出力する。
【００１６】ここで、ＣＰＵ１が行うパイプライン処理
について説明する。ＣＰＵ１は、命令の処理が完了する
までの１サイクル中に５つのステージを持つ。５つのス
テージは、メモリから命令を読み出す命令フェッチ（Ｉ
ｎｓｔｒｕｃｔｉｏｎＦｅｔｃｈ）ステージ（以下、Ｉ
Ｆステージと呼ぶ）、命令コードを解析しレジスタの値
を読み出す命令デコード（ＩｎｓｔｒｕｃｔｉｏｎＤｅ
ｃｏｄｅ）ステージ（以下、ＩＤステージと呼ぶ）、論
理演算又は算術演算する実行（Ｅｘｅｃｕｔｉｏｎ）ス
テージ（以下、ＥＸステージと呼ぶ）、メモリにデータ
を書き込むメモリ書込み（Ｍｅｍｏｒｙｗｒｉｔｅ−ｉ
ｎ）ステージ（以下、ＭＥＭステージと呼ぶ）、及び、
レジスタに結果を書き込む書戻し（ＷｒｉｔｅＢａｃ
ｋ）ステージ（以下、ＷＢステージと呼ぶ）である。Ｃ
ＰＵ１は、各命令に異なるステージを割り当て処理する
ことで、複数の命令を並行処理するパイプライン処理が
できる。
について説明する。ＣＰＵ１は、命令の処理が完了する
までの１サイクル中に５つのステージを持つ。５つのス
テージは、メモリから命令を読み出す命令フェッチ（Ｉ
ｎｓｔｒｕｃｔｉｏｎＦｅｔｃｈ）ステージ（以下、Ｉ
Ｆステージと呼ぶ）、命令コードを解析しレジスタの値
を読み出す命令デコード（ＩｎｓｔｒｕｃｔｉｏｎＤｅ
ｃｏｄｅ）ステージ（以下、ＩＤステージと呼ぶ）、論
理演算又は算術演算する実行（Ｅｘｅｃｕｔｉｏｎ）ス
テージ（以下、ＥＸステージと呼ぶ）、メモリにデータ
を書き込むメモリ書込み（Ｍｅｍｏｒｙｗｒｉｔｅ−ｉ
ｎ）ステージ（以下、ＭＥＭステージと呼ぶ）、及び、
レジスタに結果を書き込む書戻し（ＷｒｉｔｅＢａｃ
ｋ）ステージ（以下、ＷＢステージと呼ぶ）である。Ｃ
ＰＵ１は、各命令に異なるステージを割り当て処理する
ことで、複数の命令を並行処理するパイプライン処理が
できる。
【００１７】図２は、図１のＣＰＵ１の具体的な構成例
を示すブロック図である。ＣＰＵ１の内部では、各種の
制御や演算が行われいるが、パイプライン処理される各
命令に対するアドレス計算について説明する。ＣＰＵ１
は、ＩＤステージにある命令アドレスとその命令コード
とを保持するＩＦ／ＩＤレジスタ１１、ＥＸステージに
ある命令アドレスと加算データとセレクト信号２５とを
保持するＩＤ／ＥＸレジスタ１２、ＭＥＭステージにあ
る命令アドレスを保持するＥＸ／ＭＥＭレジスタ１３、
データバス１０の命令コードを解読するデコーダ１４、
プログラムカウントをアップする加算器１５、分岐先ア
ドレスを計算する加算器１６、プログラムカウンタに出
力する値を選択するセレクタ１７、及び、プログラムカ
ウンタとなるＰＣレジスタ１８を有する。ＩＦ／ＩＤレ
ジスタ１１、ＩＤ／ＥＸレジスタ１２、ＥＸ／ＭＥＭレ
ジスタ１３、及び、ＰＣレジスタ１８は、保持している
データを出力し入力するデータを保持する動作をシステ
ムクロック９に同期して行う。
を示すブロック図である。ＣＰＵ１の内部では、各種の
制御や演算が行われいるが、パイプライン処理される各
命令に対するアドレス計算について説明する。ＣＰＵ１
は、ＩＤステージにある命令アドレスとその命令コード
とを保持するＩＦ／ＩＤレジスタ１１、ＥＸステージに
ある命令アドレスと加算データとセレクト信号２５とを
保持するＩＤ／ＥＸレジスタ１２、ＭＥＭステージにあ
る命令アドレスを保持するＥＸ／ＭＥＭレジスタ１３、
データバス１０の命令コードを解読するデコーダ１４、
プログラムカウントをアップする加算器１５、分岐先ア
ドレスを計算する加算器１６、プログラムカウンタに出
力する値を選択するセレクタ１７、及び、プログラムカ
ウンタとなるＰＣレジスタ１８を有する。ＩＦ／ＩＤレ
ジスタ１１、ＩＤ／ＥＸレジスタ１２、ＥＸ／ＭＥＭレ
ジスタ１３、及び、ＰＣレジスタ１８は、保持している
データを出力し入力するデータを保持する動作をシステ
ムクロック９に同期して行う。
【００１８】ＰＣレジスタ１８は、ＩＦステージにある
命令アドレスをプログラムカウンタ値として保持し、そ
のプログラムカウンタ値を、被加数２１として加算器１
５に、保持値としてＩＦ／ＩＤレジスタ１１に夫々出力
する。加算器１５は、被加数２１に各命令の語長である
１を加数２２として加算し、セレクタ１７に出力する。
セレクタ１７は、ＩＤ／ＥＸレジスタ１２からのセレク
ト信号２５がない場合に、加算器１５の加算出力を選択
して、アドレスバス８及びＰＣレジスタ１８に出力す
る。ＰＣレジスタ１８は、保持値が加算器１５の加算出
力に更新されることで、プログラムカウンタをカウント
アップする。
命令アドレスをプログラムカウンタ値として保持し、そ
のプログラムカウンタ値を、被加数２１として加算器１
５に、保持値としてＩＦ／ＩＤレジスタ１１に夫々出力
する。加算器１５は、被加数２１に各命令の語長である
１を加数２２として加算し、セレクタ１７に出力する。
セレクタ１７は、ＩＤ／ＥＸレジスタ１２からのセレク
ト信号２５がない場合に、加算器１５の加算出力を選択
して、アドレスバス８及びＰＣレジスタ１８に出力す
る。ＰＣレジスタ１８は、保持値が加算器１５の加算出
力に更新されることで、プログラムカウンタをカウント
アップする。
【００１９】ＩＦ／ＩＤレジスタ１１は、保持している
命令アドレスをＩＤ／ＥＸレジスタ１２に、保持してい
る命令コードをデコーダ１４に夫々出力する。ＩＦ／Ｉ
Ｄレジスタ１１は、ＰＣレジスタ１８からの命令アドレ
ス、及び、データバス１０からの命令コードを入力して
保持する。デコーダ１４は、ＩＦ／ＩＤレジスタ１１か
らの命令コードを入力し解読して、加算データ及びセレ
クト信号２５をＩＤ／ＥＸレジスタ１２に出力する。デ
コーダ１４は、分岐命令以外であれば、加算データとし
て０を出力し、分岐命令であれば、加算データとしてＥ
Ｘステージの命令アドレスから分岐先アドレスまでの
値、及び、セレクト信号２５を出力する。
命令アドレスをＩＤ／ＥＸレジスタ１２に、保持してい
る命令コードをデコーダ１４に夫々出力する。ＩＦ／Ｉ
Ｄレジスタ１１は、ＰＣレジスタ１８からの命令アドレ
ス、及び、データバス１０からの命令コードを入力して
保持する。デコーダ１４は、ＩＦ／ＩＤレジスタ１１か
らの命令コードを入力し解読して、加算データ及びセレ
クト信号２５をＩＤ／ＥＸレジスタ１２に出力する。デ
コーダ１４は、分岐命令以外であれば、加算データとし
て０を出力し、分岐命令であれば、加算データとしてＥ
Ｘステージの命令アドレスから分岐先アドレスまでの
値、及び、セレクト信号２５を出力する。
【００２０】ＩＤ／ＥＸレジスタ１２は、保持している
命令アドレスを加算器１６の被加数２３として出力し、
保持している加算データを加算器１６の加数２４として
出力し、保持しているセレクト信号２５があればセレク
タ１７に出力する。加算器１６は、被加数２３に加数２
４を加え、加算出力をＥＸ／ＭＥＭレジスタ１３及びセ
レクタ１７に出力する。
命令アドレスを加算器１６の被加数２３として出力し、
保持している加算データを加算器１６の加数２４として
出力し、保持しているセレクト信号２５があればセレク
タ１７に出力する。加算器１６は、被加数２３に加数２
４を加え、加算出力をＥＸ／ＭＥＭレジスタ１３及びセ
レクタ１７に出力する。
【００２１】セレクタ１７は、ＩＤ／ＥＸレジスタ１２
からのセレクト信号２５があると、加算器１６の加算出
力を選択するので、ＰＣレジスタ１８は、プログラムカ
ウンタを分岐先アドレスに更新する。
からのセレクト信号２５があると、加算器１６の加算出
力を選択するので、ＰＣレジスタ１８は、プログラムカ
ウンタを分岐先アドレスに更新する。
【００２２】図３は、図１のＲＯＭコレクションユニッ
ト３の第１実施形態例を示すブロック図である。ＲＯＭ
コレクションユニット３は、対象アドレスを保持するＣ
Ａレジスタ３１、分岐命令出力回路３２、ＲＯＭコレク
ション機能の実行済みフラグとなるＣＲＦレジスタ３
３、コンパレータ３４、３５、セレクタ３６、ＲＯＭコ
レクション機能の動作可否を制御する制御信号１０２を
発生するＣＣレジスタ３７、ラッチ３８、３９、及び、
２入力ＡＮＤ４１、４２で構成される。
ト３の第１実施形態例を示すブロック図である。ＲＯＭ
コレクションユニット３は、対象アドレスを保持するＣ
Ａレジスタ３１、分岐命令出力回路３２、ＲＯＭコレク
ション機能の実行済みフラグとなるＣＲＦレジスタ３
３、コンパレータ３４、３５、セレクタ３６、ＲＯＭコ
レクション機能の動作可否を制御する制御信号１０２を
発生するＣＣレジスタ３７、ラッチ３８、３９、及び、
２入力ＡＮＤ４１、４２で構成される。
【００２３】ＣＡレジスタ３１は、アドレス入力を周辺
データバス６に接続し、コンパレータ３４及び３５の第
１アドレス入力に対象アドレス１０１を出力する。ＣＣ
レジスタ３７は、セット入力Ｓを周辺データバス６に接
続し、ＡＮＤ４１及び４２の第１入力に制御信号１０２
を入力する。ラッチ３８は、アドレス入力をアドレスバ
ス８に、アドレス出力をラッチ３９のアドレス入力に接
続する。ラッチ３９は、現行アドレス１０４をコンパレ
ータ３４の第２アドレス入力に入力する。コンパレータ
３４は、第１比較信号１０３をＡＮＤ４１の第２入力に
入力する。ＡＮＤ４１は、選択信号１０５をセレクタ３
６の選択入力に入力する。セレクタ３６は、第１データ
入力をデータバス５に接続し、分岐命令出力回路３２
は、分岐命令ＪＭＰをセレクタ３６の第２データ入力に
入力する。コンパレータ３５は、第２アドレス入力をＰ
ＣＥＸステージバス７に接続し、第２比較信号１０６を
ＡＮＤ４２の第２入力に入力する。ＡＮＤ４２は、入換
え信号１０７をＣＲＦレジスタ３３のセット入力Ｓに入
力する。ＣＲＦレジスタ３３は、リセット入力Ｒを周辺
データバス６に接続し、入換えフラグ１０８を周辺デー
タバス６に入力する。ＣＡレジスタ３１、ＣＣレジスタ
３７、ラッチ３８、ラッチ３９、及び、ＣＲＦレジスタ
３３は、システムクロック９に同期して動作する。
データバス６に接続し、コンパレータ３４及び３５の第
１アドレス入力に対象アドレス１０１を出力する。ＣＣ
レジスタ３７は、セット入力Ｓを周辺データバス６に接
続し、ＡＮＤ４１及び４２の第１入力に制御信号１０２
を入力する。ラッチ３８は、アドレス入力をアドレスバ
ス８に、アドレス出力をラッチ３９のアドレス入力に接
続する。ラッチ３９は、現行アドレス１０４をコンパレ
ータ３４の第２アドレス入力に入力する。コンパレータ
３４は、第１比較信号１０３をＡＮＤ４１の第２入力に
入力する。ＡＮＤ４１は、選択信号１０５をセレクタ３
６の選択入力に入力する。セレクタ３６は、第１データ
入力をデータバス５に接続し、分岐命令出力回路３２
は、分岐命令ＪＭＰをセレクタ３６の第２データ入力に
入力する。コンパレータ３５は、第２アドレス入力をＰ
ＣＥＸステージバス７に接続し、第２比較信号１０６を
ＡＮＤ４２の第２入力に入力する。ＡＮＤ４２は、入換
え信号１０７をＣＲＦレジスタ３３のセット入力Ｓに入
力する。ＣＲＦレジスタ３３は、リセット入力Ｒを周辺
データバス６に接続し、入換えフラグ１０８を周辺デー
タバス６に入力する。ＣＡレジスタ３１、ＣＣレジスタ
３７、ラッチ３８、ラッチ３９、及び、ＣＲＦレジスタ
３３は、システムクロック９に同期して動作する。
【００２４】セレクタ３６は、選択信号１０５がＬレベ
ルであれば、ＲＯＭ２からデータバス５を介して送られ
る現行プログラムの命令コードを選択し、選択信号１０
５がＨレベルであれば、分岐命令出力回路３２からの分
岐命令ＪＭＰを選択してデータバス１０に出力する。
ルであれば、ＲＯＭ２からデータバス５を介して送られ
る現行プログラムの命令コードを選択し、選択信号１０
５がＨレベルであれば、分岐命令出力回路３２からの分
岐命令ＪＭＰを選択してデータバス１０に出力する。
【００２５】図４は、図１のマイクロコンピュータが行
うパイプライン処理の第１例を示すタイムチャートであ
る。このパイプライン処理では、現行プログラム中には
回避領域にジャンプする分岐命令を有しない。ＣＰＵ１
は、周辺データバス６を介して、ＣＡレジスタ３１に対
象アドレス１０１となる入換え対象の命令アドレスａ＋
１を設定し、ＲＯＭコレクション機能が有効となるよう
にＣＣレジスタ３７をセットして制御信号１０２をＨレ
ベルにし、ＣＲＦレジスタ３３をリセットして入換えフ
ラグ１０８をＬレベルにする。
うパイプライン処理の第１例を示すタイムチャートであ
る。このパイプライン処理では、現行プログラム中には
回避領域にジャンプする分岐命令を有しない。ＣＰＵ１
は、周辺データバス６を介して、ＣＡレジスタ３１に対
象アドレス１０１となる入換え対象の命令アドレスａ＋
１を設定し、ＲＯＭコレクション機能が有効となるよう
にＣＣレジスタ３７をセットして制御信号１０２をＨレ
ベルにし、ＣＲＦレジスタ３３をリセットして入換えフ
ラグ１０８をＬレベルにする。
【００２６】図５は、図４でパイプライン処理されるプ
ログラムの命令アドレスを示す表である。特に指定のな
いかぎり、パイプライン処理される各命令には、プログ
ラムカウンタを強制的に変更する分岐命令以外の一般命
令が採用されている。同図（ａ）に示したＲＯＭ２の領
域の現行プログラムには、ａ−１からａ＋１０までに一
般命令が予め記憶されている。図の例では、アドレスａ
−１に命令Ｐ、アドレスａに命令Ｑ、アドレスａ＋１に
命令Ｒ、アドレスａ＋２に命令Ｓ、アドレスａ＋３に命
令Ｔ、アドレスａ＋４に命令Ｕ、〜、アドレスａ＋１０
に命令Ｚが記憶されている。現行プログラムのアドレス
ａ＋１は、ＲＯＭコレクション機能を作用させる対象ア
ドレスであり、同図（ｂ）に示した回避領域には、これ
に対応する修正プログラムが格納される。回避領域の修
正プログラムは、アドレスｂが命令Ｈ、アドレスｂ＋１
が命令Ｉ、アドレスｂ＋２が命令Ｊ、アドレスｂ＋３が
命令Ｋ、〜、アドレスｂ＋４が命令Ｌであり、全ての命
令が一般命令である。修正プログラムのアドレスｂ＋５
の命令Ｍは、ＲＯＭ領域のアドレスａ＋１０にジャンプ
する分岐命令である。
ログラムの命令アドレスを示す表である。特に指定のな
いかぎり、パイプライン処理される各命令には、プログ
ラムカウンタを強制的に変更する分岐命令以外の一般命
令が採用されている。同図（ａ）に示したＲＯＭ２の領
域の現行プログラムには、ａ−１からａ＋１０までに一
般命令が予め記憶されている。図の例では、アドレスａ
−１に命令Ｐ、アドレスａに命令Ｑ、アドレスａ＋１に
命令Ｒ、アドレスａ＋２に命令Ｓ、アドレスａ＋３に命
令Ｔ、アドレスａ＋４に命令Ｕ、〜、アドレスａ＋１０
に命令Ｚが記憶されている。現行プログラムのアドレス
ａ＋１は、ＲＯＭコレクション機能を作用させる対象ア
ドレスであり、同図（ｂ）に示した回避領域には、これ
に対応する修正プログラムが格納される。回避領域の修
正プログラムは、アドレスｂが命令Ｈ、アドレスｂ＋１
が命令Ｉ、アドレスｂ＋２が命令Ｊ、アドレスｂ＋３が
命令Ｋ、〜、アドレスｂ＋４が命令Ｌであり、全ての命
令が一般命令である。修正プログラムのアドレスｂ＋５
の命令Ｍは、ＲＯＭ領域のアドレスａ＋１０にジャンプ
する分岐命令である。
【００２７】図６は、図４でプライン処理するＣＰＵ１
が行うアドレス計算課程を示す表である。図４及び図６
を参照してパイプライン処理を説明する。期間Ｔ１に、
アドレスバス８はアドレスａ、データバス１０は命令Ｐ
の命令コード、ＰＣＥＸステージバス７はアドレスａ−
３、現行アドレス１０４はアドレスａ−１である。ＣＰ
Ｕ１は、命令ＰをＩＦステージとして処理する。以後、
ＣＰＵ１は、システムクロック９に同期して、各命令を
対応した夫々のステージでパイプライン処理する。期間
Ｔ２に、命令ＰはＩＤステージに、命令ＱはＩＦステー
ジになる。
が行うアドレス計算課程を示す表である。図４及び図６
を参照してパイプライン処理を説明する。期間Ｔ１に、
アドレスバス８はアドレスａ、データバス１０は命令Ｐ
の命令コード、ＰＣＥＸステージバス７はアドレスａ−
３、現行アドレス１０４はアドレスａ−１である。ＣＰ
Ｕ１は、命令ＰをＩＦステージとして処理する。以後、
ＣＰＵ１は、システムクロック９に同期して、各命令を
対応した夫々のステージでパイプライン処理する。期間
Ｔ２に、命令ＰはＩＤステージに、命令ＱはＩＦステー
ジになる。
【００２８】期間Ｔ３に、対象アドレス１０１と現行ア
ドレス１０４との比較結果である第１比較信号１０３が
Ｈレベルになり、第１比較信号１０３と制御信号１０２
との論理積である選択信号１０５がＨレベルになる。Ｒ
ＯＭコレクションユニット３は、セレクタ３６が分岐命
令出力回路３２からの分岐命令ＪＭＰをデータバス１０
に出力することで、ＲＯＭコレクション機能である命令
入換えを行う。命令ＰはＥＸステージに、命令ＱはＩＤ
ステージに、分岐命令ＪＭＰはＩＦステージになる。期
間Ｔ４に、命令ＰはＭＥＭステージに、命令ＱはＥＸス
テージに、分岐命令ＪＭＰはＩＤステージに、命令Ｓは
ＩＦステージになる。
ドレス１０４との比較結果である第１比較信号１０３が
Ｈレベルになり、第１比較信号１０３と制御信号１０２
との論理積である選択信号１０５がＨレベルになる。Ｒ
ＯＭコレクションユニット３は、セレクタ３６が分岐命
令出力回路３２からの分岐命令ＪＭＰをデータバス１０
に出力することで、ＲＯＭコレクション機能である命令
入換えを行う。命令ＰはＥＸステージに、命令ＱはＩＤ
ステージに、分岐命令ＪＭＰはＩＦステージになる。期
間Ｔ４に、命令ＰはＭＥＭステージに、命令ＱはＥＸス
テージに、分岐命令ＪＭＰはＩＤステージに、命令Ｓは
ＩＦステージになる。
【００２９】期間Ｔ５に、対象アドレス１０１とＰＣＥ
Ｘステージバス７との比較結果である第２比較信号１０
６がＨレベルになり、第２比較信号１０６と制御信号１
０２との論理積である入換え信号１０７がＨレベルにな
る。ＣＲＦレジスタ３３は、入換え信号１０７によりセ
ットされ、入換えフラグ１０８がＨレベルになる。ＣＰ
Ｕ１で行われる処理は、命令ＰがＷＢステージに、命令
ＱがＭＥＭステージに、分岐命令ＪＭＰがＥＸステージ
になる。ＣＰＵ１は、分岐命令ＪＭＰの実行によって、
アドレスバス８のアドレスを修正プログラムの命令Ｈの
アドレスであるｂにするので、実行が現行プログラムか
ら修正プログラムに回避する。
Ｘステージバス７との比較結果である第２比較信号１０
６がＨレベルになり、第２比較信号１０６と制御信号１
０２との論理積である入換え信号１０７がＨレベルにな
る。ＣＲＦレジスタ３３は、入換え信号１０７によりセ
ットされ、入換えフラグ１０８がＨレベルになる。ＣＰ
Ｕ１で行われる処理は、命令ＰがＷＢステージに、命令
ＱがＭＥＭステージに、分岐命令ＪＭＰがＥＸステージ
になる。ＣＰＵ１は、分岐命令ＪＭＰの実行によって、
アドレスバス８のアドレスを修正プログラムの命令Ｈの
アドレスであるｂにするので、実行が現行プログラムか
ら修正プログラムに回避する。
【００３０】期間Ｔ６に、命令ＱはＷＢステージに、命
令ＨはＩＦステージになる。期間Ｔ７に、命令ＨはＩＤ
ステージに、命令ＩはＩＦステージになる。その後、現
行プログラムの命令Ｚのアドレスａ＋１０にジャンプす
る分岐命令である命令ＭがＥＸステージになる。ＣＰＵ
１は、命令Ｍの実行によって、アドレスバス８のアドレ
スを現行プログラムの命令Ｚのアドレスであるａ＋１０
にするので、実行が修正プログラムから現行プログラム
に復帰する。
令ＨはＩＦステージになる。期間Ｔ７に、命令ＨはＩＤ
ステージに、命令ＩはＩＦステージになる。その後、現
行プログラムの命令Ｚのアドレスａ＋１０にジャンプす
る分岐命令である命令ＭがＥＸステージになる。ＣＰＵ
１は、命令Ｍの実行によって、アドレスバス８のアドレ
スを現行プログラムの命令Ｚのアドレスであるａ＋１０
にするので、実行が修正プログラムから現行プログラム
に復帰する。
【００３１】図７は、図１のマイクロコンピュータが行
うパイプライン処理の第２例を示すタイムチャートであ
る。第２例では、現行プログラムのアドレスａに記憶さ
れている命令Ｘが分岐命令である点が、図４のパイプラ
イン処理の第１例と異なる。
うパイプライン処理の第２例を示すタイムチャートであ
る。第２例では、現行プログラムのアドレスａに記憶さ
れている命令Ｘが分岐命令である点が、図４のパイプラ
イン処理の第１例と異なる。
【００３２】図８は、図７でパイプライン処理されるプ
ログラムの命令アドレスを示す表である。同図（ａ）に
示したＲＯＭ２の領域の現行プログラムのアドレスａに
は、回避領域の修正プログラムのアドレスｂにジャンプ
する分岐命令の命令Ｘが記憶されている。
ログラムの命令アドレスを示す表である。同図（ａ）に
示したＲＯＭ２の領域の現行プログラムのアドレスａに
は、回避領域の修正プログラムのアドレスｂにジャンプ
する分岐命令の命令Ｘが記憶されている。
【００３３】図９は、図７でパイプライン処理するＣＰ
Ｕ１が行うアドレス計算課程を示す表である。図７及び
図９を参照してパイプライン処理を説明する。期間Ｔ４
に、命令ＰがＭＥＭステージに、命令ＸがＥＸステージ
になる。ＣＰＵ１は、命令Ｘを実行すると、アドレスバ
ス８のアドレスをｂにして、回避領域の修正プログラム
を順次に実行する。
Ｕ１が行うアドレス計算課程を示す表である。図７及び
図９を参照してパイプライン処理を説明する。期間Ｔ４
に、命令ＰがＭＥＭステージに、命令ＸがＥＸステージ
になる。ＣＰＵ１は、命令Ｘを実行すると、アドレスバ
ス８のアドレスをｂにして、回避領域の修正プログラム
を順次に実行する。
【００３４】ＣＰＵ１は、命令Ｍを実行し現行プログラ
ムに復帰すると、現行プログラムのアドレスａ＋１０か
ら順次に実行するので、ＲＯＭコレクション機能によっ
て入れ換えられた分岐命令ＪＭＰは実行されない。ＲＯ
Ｍコレクションユニット３は、入換えフラグ１０８をＬ
レベルに維持する。
ムに復帰すると、現行プログラムのアドレスａ＋１０か
ら順次に実行するので、ＲＯＭコレクション機能によっ
て入れ換えられた分岐命令ＪＭＰは実行されない。ＲＯ
Ｍコレクションユニット３は、入換えフラグ１０８をＬ
レベルに維持する。
【００３５】上記実施形態例によれば、ＣＰＵ１は、周
辺データバス６を介してＣＲＦレジスタ３３の入換えフ
ラグ１０８を参照することで、ＲＯＭコレクション機能
によって入れ換えられた分岐命令ＪＭＰが実行されたか
否かを識別する。
辺データバス６を介してＣＲＦレジスタ３３の入換えフ
ラグ１０８を参照することで、ＲＯＭコレクション機能
によって入れ換えられた分岐命令ＪＭＰが実行されたか
否かを識別する。
【００３６】図１０は、図１のＲＯＭコレクションユニ
ット３の第２実施形態例を示すブロック図である。この
例は、入れ換える命令を任意に設定できる点が第１実施
形態例と異なる。
ット３の第２実施形態例を示すブロック図である。この
例は、入れ換える命令を任意に設定できる点が第１実施
形態例と異なる。
【００３７】ＲＯＭコレクションユニット３Ａは、図３
のＲＯＭコレクションユニット３に加えて、ＲＯＭコレ
クション機能によって現行プログラムの命令と入れ換え
る修正命令を格納する命令レジスタ６１を備える。命令
レジスタ６１は、データ入力が周辺データバス６に接続
され、データ出力がセレクタ３６の第２データ入力に接
続されていて、システムクロック９に同期して動作す
る。
のＲＯＭコレクションユニット３に加えて、ＲＯＭコレ
クション機能によって現行プログラムの命令と入れ換え
る修正命令を格納する命令レジスタ６１を備える。命令
レジスタ６１は、データ入力が周辺データバス６に接続
され、データ出力がセレクタ３６の第２データ入力に接
続されていて、システムクロック９に同期して動作す
る。
【００３８】ＣＰＵ１は、周辺データバス６を介して、
ＲＯＭコレクション機能によって現行プログラムの命令
と入れ換える修正命令を命令レジスタ６１に任意に設定
する。本実施形態例のＲＯＭコレクション機能は、現行
プログラムに対して個々の命令だけを変更したい場合に
採用する。
ＲＯＭコレクション機能によって現行プログラムの命令
と入れ換える修正命令を命令レジスタ６１に任意に設定
する。本実施形態例のＲＯＭコレクション機能は、現行
プログラムに対して個々の命令だけを変更したい場合に
採用する。
【００３９】上記実施形態例によれば、マイクロコンピ
ュータは、ＲＯＭコレクション機能を有しパイプライン
処理を行う際に、バグを有する対象アドレスの命令の入
換え動作だけでプログラムの回避が可能となり、修正プ
ログラムへの回避命令の処理、及び、現行プログラムへ
の復帰命令の処理を伴わないので、スループットが向上
する。
ュータは、ＲＯＭコレクション機能を有しパイプライン
処理を行う際に、バグを有する対象アドレスの命令の入
換え動作だけでプログラムの回避が可能となり、修正プ
ログラムへの回避命令の処理、及び、現行プログラムへ
の復帰命令の処理を伴わないので、スループットが向上
する。
【００４０】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の命令入換え回路は、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した命令入換
え回路も、本発明の範囲に含まれる。
づいて説明したが、本発明の命令入換え回路は、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した命令入換
え回路も、本発明の範囲に含まれる。
【００４１】
【発明の効果】以上説明したように、本発明の命令入換
え回路は、ＲＯＭコレクション機能によって入れ換えら
れた分岐命令ＪＭＰが実行されたか否かを識別するフラ
グを有するため、本発明の命令入換え回路を備えパイプ
ライン処理するマイクロコンピュータは、ＲＯＭ領域に
ある現行プログラムの修正部分に対して、ＲＯＭコレク
ション機能を作用させる対象アドレスを複数設定して
も、夫々の対象アドレスに対して正しい優先順位が判断
できる。
え回路は、ＲＯＭコレクション機能によって入れ換えら
れた分岐命令ＪＭＰが実行されたか否かを識別するフラ
グを有するため、本発明の命令入換え回路を備えパイプ
ライン処理するマイクロコンピュータは、ＲＯＭ領域に
ある現行プログラムの修正部分に対して、ＲＯＭコレク
ション機能を作用させる対象アドレスを複数設定して
も、夫々の対象アドレスに対して正しい優先順位が判断
できる。
【図１】本発明の一実施形態例のＲＯＭコレクションユ
ニットを備えたマイクロコンピュータのブロック図であ
る。
ニットを備えたマイクロコンピュータのブロック図であ
る。
【図２】図１のＣＰＵ１の具体的な構成例を示すブロッ
ク図である。
ク図である。
【図３】図１のＲＯＭコレクションユニット３の第１実
施形態例を示すブロック図である。
施形態例を示すブロック図である。
【図４】図１のマイクロコンピュータが行うパイプライ
ン処理の第１例を示すタイムチャートである。
ン処理の第１例を示すタイムチャートである。
【図５】図４でパイプライン処理されるプログラムの命
令アドレスを示す表である。
令アドレスを示す表である。
【図６】図４でパイプライン処理するＣＰＵ１が行うア
ドレス計算課程を示す表である。
ドレス計算課程を示す表である。
【図７】図１のマイクロコンピュータが行うパイプライ
ン処理の第２例を示すタイムチャートである。
ン処理の第２例を示すタイムチャートである。
【図８】図７でパイプライン処理されるプログラムの命
令アドレスを示す表である。
令アドレスを示す表である。
【図９】図７でパイプライン処理するＣＰＵ１が行うア
ドレス計算課程を示す表である。
ドレス計算課程を示す表である。
【図１０】図１のＲＯＭコレクションユニット３の第２
実施形態例を示すブロック図である。
実施形態例を示すブロック図である。
【図１１】特開平８−９５９４６に記載のマイクロコン
ピュータを示すブロック図である。
ピュータを示すブロック図である。
１，８７ ＣＰＵ ２，８３ ＲＯＭ ３ ＲＯＭコレクションユニット ４ システムクロック発生ユニット ５，１０，９１ データバス ６ 周辺データバス ７ ＰＣＸステージバス ８，８２ アドレスバス ９ システムクロック １１ ＩＦ／ＩＤレジスタ １２ ＩＤ／ＥＸレジスタ １３ ＥＸ／ＭＥＭレジスタ １４ デコーダ １５，１６ 加算器 １７，３６ セレクタ １８ ＰＣレジスタ ２１，２３ 被加数 ２２，２４ 加数 ２５ セレクト信号 ３１ ＣＡレジスタ ３２ 分岐命令出力回路 ３３ ＣＲＦレジスタ ３４，３５ コンパレータ ３７ ＣＣレジスタ ３８，３９ ラッチ ４１，４２ ２入力ＡＮＤ ６１ 命令レジスタ １０１ 対象アドレス １０２ 制御信号 １０３ 第１比較信号 １０４ 現行アドレス １０５，９２ 選択信号 １０６ 第２比較信号 １０７ 入換え信号 １０８ 入換えフラグ ８１ フェッチポインタ ８４ ＲＡＭ ８５ 比較回路 ８６ レジスタ ８８ 選択回路 ８９ 分岐命令出力回路 ９０ シリアルインタフェース ９２ 選択信号 ９３ マイクロコンピュータ ９４ メモリ ９５ 命令キュー
Claims (3)
- 【請求項１】 実行する命令群を記憶するＲＯＭと、該
ＲＯＭの命令群に基づいて各命令を順次にパイプライン
処理するＣＰＵと、前記ＲＯＭから送られる現行命令
を、所定の条件下で対応する修正命令に入れ換える入換
え機能を有する命令入換え回路において、 入換え対象となる命令の対象アドレスを設定する対象ア
ドレスレジスタと、前記ＣＰＵのフェッチステージに割
り当てられた現行命令のアドレスと前記対象アドレスと
を比較する比較回路と、該比較回路の比較結果に基づい
て前記現行命令又は対応する修正命令の何れかを選択す
る選択回路と、該選択回路が前記修正命令を選択した旨
を表示する動作フラグとを有するＲＯＭコレクションユ
ニットを、複数の入換え対象の命令に対応して複数備え
ることを特徴とする命令入換え回路。 - 【請求項２】 前記動作フラグは、前記ＣＰＵの実行ス
テージで設定される、請求項１に記載の命令入換え回
路。 - 【請求項３】 外部入力に基づいて前記修正命令を任意
に設定可能とした、請求項１又は２に記載の命令入換え
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161601A JP2000347862A (ja) | 1999-06-08 | 1999-06-08 | 命令入換え回路 |
| US09/589,435 US6829735B1 (en) | 1999-06-08 | 2000-06-07 | Computer system having a ROM correction unit |
| DE10028064A DE10028064B4 (de) | 1999-06-08 | 2000-06-07 | Computersystem mit ROM-Korrektureinheiten |
| KR1020000030966A KR100355630B1 (ko) | 1999-06-08 | 2000-06-07 | 롬 정정 유닛을 구비하는 컴퓨터 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161601A JP2000347862A (ja) | 1999-06-08 | 1999-06-08 | 命令入換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000347862A true JP2000347862A (ja) | 2000-12-15 |
Family
ID=15738266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11161601A Pending JP2000347862A (ja) | 1999-06-08 | 1999-06-08 | 命令入換え回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6829735B1 (ja) |
| JP (1) | JP2000347862A (ja) |
| KR (1) | KR100355630B1 (ja) |
| DE (1) | DE10028064B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249636A (ja) * | 2006-03-16 | 2007-09-27 | Kenwood Corp | Ｒｏｍコレクション管理装置及びｒｏｍコレクション管理方法 |
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|---|---|---|---|---|
| KR100410557B1 (ko) * | 2001-11-19 | 2003-12-18 | 주식회사 하이닉스반도체 | 프로그램 수정 가능한 마이크로컨트롤러 및 구동방법 |
| JP4194310B2 (ja) * | 2002-07-19 | 2008-12-10 | 株式会社ルネサステクノロジ | 電子装置 |
| JP6478562B2 (ja) | 2013-11-07 | 2019-03-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6393590B2 (ja) * | 2013-11-22 | 2018-09-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816350A (ja) * | 1981-07-22 | 1983-01-31 | Toshiba Corp | メモリ拡張代替方式 |
| JPH02165342A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | マイクロプロセサを有する演算処理装置 |
| JP3810805B2 (ja) | 1992-09-19 | 2006-08-16 | ソニー株式会社 | 情報修正システム |
| JPH0764784A (ja) * | 1993-08-31 | 1995-03-10 | Nec Corp | マイクロコンピュータ |
| JPH089435A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | 選択呼出受信機 |
| JPH0895946A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | マイクロコンピュータ |
| JPH08185319A (ja) | 1994-12-27 | 1996-07-16 | Toshiba Corp | マイクロコンピュータ及びそのプログラム訂正方法 |
| JPH09198245A (ja) | 1996-01-19 | 1997-07-31 | Matsushita Electric Ind Co Ltd | ディジタルシグナルプロセッサ |
| JPH09319569A (ja) | 1996-05-31 | 1997-12-12 | Mitsubishi Electric Corp | マイクロコンピュータ |
-
1999
- 1999-06-08 JP JP11161601A patent/JP2000347862A/ja active Pending
-
2000
- 2000-06-07 KR KR1020000030966A patent/KR100355630B1/ko not_active IP Right Cessation
- 2000-06-07 DE DE10028064A patent/DE10028064B4/de not_active Expired - Fee Related
- 2000-06-07 US US09/589,435 patent/US6829735B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249636A (ja) * | 2006-03-16 | 2007-09-27 | Kenwood Corp | Ｒｏｍコレクション管理装置及びｒｏｍコレクション管理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010015000A (ko) | 2001-02-26 |
| DE10028064B4 (de) | 2006-03-02 |
| US6829735B1 (en) | 2004-12-07 |
| DE10028064A1 (de) | 2001-03-22 |
| KR100355630B1 (ko) | 2002-10-11 |
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| US6460135B1 (en) | Data type conversion based on comparison of type information of registers and execution result | |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040521 |