JPH0876996A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH0876996A JPH0876996A JP6207574A JP20757494A JPH0876996A JP H0876996 A JPH0876996 A JP H0876996A JP 6207574 A JP6207574 A JP 6207574A JP 20757494 A JP20757494 A JP 20757494A JP H0876996 A JPH0876996 A JP H0876996A
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- stage
- processing
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Abstract
(57)【要約】
【目的】 プログラマブルコントローラの命令実行速度
の向上を図る。 【構成】 命令フェッチ処理を行う第１ステージIFと、
命令デコード及びレジスタフェッチ処理を行う第２ステ
ージID/RF と、算術論理演算又はデータアドレス計算又
は分岐先計算を行う第３ステージEXと、データメモリへ
のメモリアクセス処理を行う第４ステージMEM と、ビッ
ト演算又は汎用レジスタへの書き込み処理又は分岐処理
を行う第５ステージWB/BPUとをパイプライン実行させ
る。 【効果】 パイプライン構造を統一された命令構造に対
応させることにより、ハードウエアの単純化、制御の単
純化が図れパイプライン多段化が容易になる。
の向上を図る。 【構成】 命令フェッチ処理を行う第１ステージIFと、
命令デコード及びレジスタフェッチ処理を行う第２ステ
ージID/RF と、算術論理演算又はデータアドレス計算又
は分岐先計算を行う第３ステージEXと、データメモリへ
のメモリアクセス処理を行う第４ステージMEM と、ビッ
ト演算又は汎用レジスタへの書き込み処理又は分岐処理
を行う第５ステージWB/BPUとをパイプライン実行させ
る。 【効果】 パイプライン構造を統一された命令構造に対
応させることにより、ハードウエアの単純化、制御の単
純化が図れパイプライン多段化が容易になる。
Description
【０００１】
【産業上の利用分野】本発明は、ビット演算処理を主と
する基本命令と、複数ビットで構成されるデータを処理
する応用命令とを行うプログラマブルコントローラに関
し、特に、基本命令と応用命令を両方処理することので
きる専用ハードウエア（プロセッサ）を備えたプログラ
マブルコントローラの構造に関するものである。
する基本命令と、複数ビットで構成されるデータを処理
する応用命令とを行うプログラマブルコントローラに関
し、特に、基本命令と応用命令を両方処理することので
きる専用ハードウエア（プロセッサ）を備えたプログラ
マブルコントローラの構造に関するものである。
【０００２】
【従来の技術】プログラマブルコントローラは産業用装
置、機械、ＦＡ機器の制御に広く用いられており、対象
となる装置の複雑化、さらなる高速化の要求に応じて、
より多数の入出力信号を高速に処理することが求められ
ている。このため、ビット演算処理を主とする基本命令
と、複数ビットで構成されるデータを処理する応用命令
処理を行うことのできる専用ハードウエア（プロセッ
サ）で高速化を実現し、通信処理・周辺処理などを行う
汎用マイクロプロセッサと組み合わせてプログラマブル
コントローラを構成している。
置、機械、ＦＡ機器の制御に広く用いられており、対象
となる装置の複雑化、さらなる高速化の要求に応じて、
より多数の入出力信号を高速に処理することが求められ
ている。このため、ビット演算処理を主とする基本命令
と、複数ビットで構成されるデータを処理する応用命令
処理を行うことのできる専用ハードウエア（プロセッ
サ）で高速化を実現し、通信処理・周辺処理などを行う
汎用マイクロプロセッサと組み合わせてプログラマブル
コントローラを構成している。
【０００３】従来例としては、この専用ハードウエア
（プロセッサ）の構造として、３段パイプライン構造の
ハードウエアで命令を実行していた。この場合の命令実
行ステージの処理内容は、例えば、次のように構成され
ていた。 第１ステージ：命令メモリから次に実行する命令を命令
レジスタに格納する命令フェッチ処理。 第２ステージ：命令デコード及びレジスタフェッチ処理
の後、各種の算術論理演算処理、または、データメモリ
のアクセスする番地を計算するデータアドレス計算処
理、または、分岐先計算処理。 第３ステージ：データメモリへの読み書き処理であるメ
モリアクセス処理（リード／ライト）、または、分岐処
理、または、ビット演算処理、または、汎用レジスタへ
の書き込み処理。
（プロセッサ）の構造として、３段パイプライン構造の
ハードウエアで命令を実行していた。この場合の命令実
行ステージの処理内容は、例えば、次のように構成され
ていた。 第１ステージ：命令メモリから次に実行する命令を命令
レジスタに格納する命令フェッチ処理。 第２ステージ：命令デコード及びレジスタフェッチ処理
の後、各種の算術論理演算処理、または、データメモリ
のアクセスする番地を計算するデータアドレス計算処
理、または、分岐先計算処理。 第３ステージ：データメモリへの読み書き処理であるメ
モリアクセス処理（リード／ライト）、または、分岐処
理、または、ビット演算処理、または、汎用レジスタへ
の書き込み処理。
【０００４】
【発明が解決しようとする課題】パイプライン構造の場
合、各命令実行ステージの処理時間の一番遅い命令実行
ステージの処理速度で全体の命令実行速度が決まってし
まう。このようなパイプライン処理の高速化のために
は、各命令実行ステージの速度を均等にする必要がある
が、以上に説明した３段パイプライン構造の場合は、命
令メモリとデータメモリに同じアクセス時間のメモリを
使用すると、第１ステージに対して、第２ステージまた
は第３ステージの方がビット演算処理等の処理時間の長
い処理を行うため、全体の命令実行速度が遅くなり処理
時間がかかるという問題点があった。
合、各命令実行ステージの処理時間の一番遅い命令実行
ステージの処理速度で全体の命令実行速度が決まってし
まう。このようなパイプライン処理の高速化のために
は、各命令実行ステージの速度を均等にする必要がある
が、以上に説明した３段パイプライン構造の場合は、命
令メモリとデータメモリに同じアクセス時間のメモリを
使用すると、第１ステージに対して、第２ステージまた
は第３ステージの方がビット演算処理等の処理時間の長
い処理を行うため、全体の命令実行速度が遅くなり処理
時間がかかるという問題点があった。
【０００５】本発明は上記問題点に鑑みなされたもの
で、その目的とするところは、実現が容易で命令実行速
度の向上が図れるプログラマブルコントローラの構造を
提供することにある。
で、その目的とするところは、実現が容易で命令実行速
度の向上が図れるプログラマブルコントローラの構造を
提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のプログラマブルコントローラは、基
本的なビット演算処理と、複数ビットの応用処理を行う
プログラマブルコントローラにおいて、命令実行ステー
ジを、命令メモリから命令を取り出す命令フェッチ処理
を行う第１ステージと、命令デコード、及び、汎用レジ
スタから値を取り出すレジスタフェッチ処理を行う第２
ステージと、算術論理演算またはデータアドレス計算ま
たは分岐先の実効アドレスを計算する分岐先計算を行う
第３ステージと、データメモリへのメモリアクセス処理
を行う第４ステージと、ビット演算または前記汎用レジ
スタへの書き込み処理または分岐処理を行う第５ステー
ジとで構成し、この５つのステージをパイプライン実行
させることを特徴とするものである。
め、請求項１記載のプログラマブルコントローラは、基
本的なビット演算処理と、複数ビットの応用処理を行う
プログラマブルコントローラにおいて、命令実行ステー
ジを、命令メモリから命令を取り出す命令フェッチ処理
を行う第１ステージと、命令デコード、及び、汎用レジ
スタから値を取り出すレジスタフェッチ処理を行う第２
ステージと、算術論理演算またはデータアドレス計算ま
たは分岐先の実効アドレスを計算する分岐先計算を行う
第３ステージと、データメモリへのメモリアクセス処理
を行う第４ステージと、ビット演算または前記汎用レジ
スタへの書き込み処理または分岐処理を行う第５ステー
ジとで構成し、この５つのステージをパイプライン実行
させることを特徴とするものである。
【０００７】請求項２記載のプログラマブルコントロー
ラは、パイプライン処理の各命令実行ステージに対応し
たハードウエアとして、命令メモリとプログラムカウン
タとを備えたＩＦ部と、命令デコーダと汎用レジスタと
を備えたＩＤ部と、算術論理演算ユニットを備えたＥＸ
部と、データメモリとそのデータメモリへのアクセス制
御を行うメモリアクセスインタフェースとを備えたＭＥ
Ｍ部と、ビット演算処理を行うＢＰＵを備えたＷＢ部と
を備えたことを特徴とするものである。
ラは、パイプライン処理の各命令実行ステージに対応し
たハードウエアとして、命令メモリとプログラムカウン
タとを備えたＩＦ部と、命令デコーダと汎用レジスタと
を備えたＩＤ部と、算術論理演算ユニットを備えたＥＸ
部と、データメモリとそのデータメモリへのアクセス制
御を行うメモリアクセスインタフェースとを備えたＭＥ
Ｍ部と、ビット演算処理を行うＢＰＵを備えたＷＢ部と
を備えたことを特徴とするものである。
【０００８】請求項３記載のプログラマブルコントロー
ラは、請求項１または請求項２記載のプログラマブルコ
ントローラで、プログラマブルコントローラの基本処理
であるビット演算命令の結果から、各命令実行スレージ
の実行仕様情報を所定の値に変更して、後に続く命令を
非実行にすることを特徴とするものである。
ラは、請求項１または請求項２記載のプログラマブルコ
ントローラで、プログラマブルコントローラの基本処理
であるビット演算命令の結果から、各命令実行スレージ
の実行仕様情報を所定の値に変更して、後に続く命令を
非実行にすることを特徴とするものである。
【０００９】請求項４記載のプログラマブルコントロー
ラは、請求項１乃至請求項３記載のプログラマブルコン
トローラで、パイプライン処理の制御のため、複数のパ
イプラインレジスタを前記命令実行ステージに対応する
ハードウエア間に備え、それぞれの前記パイプラインレ
ジスタに、前記命令実行ステージの実行結果を保存する
ことを特徴とするものである。
ラは、請求項１乃至請求項３記載のプログラマブルコン
トローラで、パイプライン処理の制御のため、複数のパ
イプラインレジスタを前記命令実行ステージに対応する
ハードウエア間に備え、それぞれの前記パイプラインレ
ジスタに、前記命令実行ステージの実行結果を保存する
ことを特徴とするものである。
【００１０】請求項５記載のプログラマブルコントロー
ラは、請求項１乃至請求項４記載のプログラマブルコン
トローラで、複数の前記パイプラインレジスタにそれぞ
れの前記命令実行ステージの実行仕様情報を保存し、実
行が１ステージ進む毎に、前記実行仕様情報を次の命令
実行ステージのパイプラインレジスタへ送ることを特徴
とするものである。
ラは、請求項１乃至請求項４記載のプログラマブルコン
トローラで、複数の前記パイプラインレジスタにそれぞ
れの前記命令実行ステージの実行仕様情報を保存し、実
行が１ステージ進む毎に、前記実行仕様情報を次の命令
実行ステージのパイプラインレジスタへ送ることを特徴
とするものである。
【００１１】請求項６記載のプログラマブルコントロー
ラは、請求項１乃至請求項５記載のプログラマブルコン
トローラで、前記命令実行ステージで実行が可能な、メ
モリアクセス命令と、レジスタ間演算命令と、即値演算
命令と、分岐命令と、ビット演算命令とにより構成され
る縮小命令セット構造を有することを特徴とするもので
ある。
ラは、請求項１乃至請求項５記載のプログラマブルコン
トローラで、前記命令実行ステージで実行が可能な、メ
モリアクセス命令と、レジスタ間演算命令と、即値演算
命令と、分岐命令と、ビット演算命令とにより構成され
る縮小命令セット構造を有することを特徴とするもので
ある。
【００１２】請求項７記載のプログラマブルコントロー
ラは、請求項１乃至請求項５記載のプログラマブルコン
トローラで、前記第３ステージで、アクセスする前記デ
ータメモリの実効アドレスを計算し前記第４ステージで
前記データメモリへの読み書き処理を行い、前記データ
メモリから前記汎用レジスタへデータを書き込む命令の
場合にそのデータ書き込み処理を前記第５ステージで行
うメモリアクセス命令と、前記第３ステージで前記汎用
レジスタ間で算術論理演算を行い、前記第５ステージで
前記汎用レジスタへの書き込み処理を行う前記レジスタ
間演算命令と、前記第３ステージで、命令に含まれる即
値データと所定の前記汎用レジスタに格納された値とで
算術論理演算を行い、前記第５ステージで前記汎用レジ
スタへの書き込み処理を行う即値演算命令と、前記第３
ステージで比較判定を行い、前記第５ステージでその結
果に基づいて分岐処理を行う分岐命令と、前記第４ステ
ージで前記データメモリから前記汎用レジスタへの読み
込み処理を行い、前記第５ステージでデータの各ビット
に対する演算処理を行うビット演算命令とにより構成さ
れる縮小命令セット構造を有することを特徴とするもの
である。
ラは、請求項１乃至請求項５記載のプログラマブルコン
トローラで、前記第３ステージで、アクセスする前記デ
ータメモリの実効アドレスを計算し前記第４ステージで
前記データメモリへの読み書き処理を行い、前記データ
メモリから前記汎用レジスタへデータを書き込む命令の
場合にそのデータ書き込み処理を前記第５ステージで行
うメモリアクセス命令と、前記第３ステージで前記汎用
レジスタ間で算術論理演算を行い、前記第５ステージで
前記汎用レジスタへの書き込み処理を行う前記レジスタ
間演算命令と、前記第３ステージで、命令に含まれる即
値データと所定の前記汎用レジスタに格納された値とで
算術論理演算を行い、前記第５ステージで前記汎用レジ
スタへの書き込み処理を行う即値演算命令と、前記第３
ステージで比較判定を行い、前記第５ステージでその結
果に基づいて分岐処理を行う分岐命令と、前記第４ステ
ージで前記データメモリから前記汎用レジスタへの読み
込み処理を行い、前記第５ステージでデータの各ビット
に対する演算処理を行うビット演算命令とにより構成さ
れる縮小命令セット構造を有することを特徴とするもの
である。
【００１３】
【作用】本発明のプログラマブルコントローラは、専用
ハードウエア（プロセッサ）のの命令実行ステージを５
段に要素分割して、５段分割が可能な命令セットと命令
構造を提供し、専用ハードウエア（プロセッサ）を構成
する構成要素の稼働率を向上させて、プログラマブルコ
ントローラ全体の処理速度の向上を図ることを特徴とす
るものである。一般に、命令実行ステージを多段にすれ
ば、実行制御が複雑になるという問題点があったが、本
発明のプログラマブルコントローラは、命令構造をより
統一することにより専用ハードウエアの単純化、制御の
単純化を図り、多段化しやすいように構成したものであ
る。これにより、この５段パイプライン構造の制御を小
規模で単純なハードウエアで実現することができる。さ
らに、プログラマブルコントローラの基本処理であるビ
ット演算命令の結果から、各命令実行ステージの実行仕
様情報を所定の値に変更可能に構成したので、プログラ
マブルコントローラに特有のビット演算処理による後続
の応用命令の無効化（非実行）制御をパイプライン処理
を中断せずに行うことができる。
ハードウエア（プロセッサ）のの命令実行ステージを５
段に要素分割して、５段分割が可能な命令セットと命令
構造を提供し、専用ハードウエア（プロセッサ）を構成
する構成要素の稼働率を向上させて、プログラマブルコ
ントローラ全体の処理速度の向上を図ることを特徴とす
るものである。一般に、命令実行ステージを多段にすれ
ば、実行制御が複雑になるという問題点があったが、本
発明のプログラマブルコントローラは、命令構造をより
統一することにより専用ハードウエアの単純化、制御の
単純化を図り、多段化しやすいように構成したものであ
る。これにより、この５段パイプライン構造の制御を小
規模で単純なハードウエアで実現することができる。さ
らに、プログラマブルコントローラの基本処理であるビ
ット演算命令の結果から、各命令実行ステージの実行仕
様情報を所定の値に変更可能に構成したので、プログラ
マブルコントローラに特有のビット演算処理による後続
の応用命令の無効化（非実行）制御をパイプライン処理
を中断せずに行うことができる。
【００１４】
【実施例】本発明のプログラマブルコントローラの５段
パイプライン構造を図１に示す。図１は各命令実行ステ
ージでのパイプライン処理内容を示した構造図である。
図で、IFで示される第１ステージは、命令メモリから命
令レジスタへ次に実行する命令を読み込む命令フェッチ
処理を行うステージで、ID/RF で表される第２ステージ
は、命令デコード、及び、汎用レジスタから値を取り出
すレジスタフェッチ処理を行うステージである。次に、
EXで示される第３ステージは、算術論理演算またはデー
タアドレス計算または分岐先の実効アドレスを計算する
分岐先計算を行うステージである。次に、MEM で示され
る第４ステージは、データメモリへのメモリアクセス処
理を行うステージである。最後に、WB/BPUで示される第
５ステージは、ビット演算または汎用レジスタへの書き
込み処理または分岐処理を行うステージである。
パイプライン構造を図１に示す。図１は各命令実行ステ
ージでのパイプライン処理内容を示した構造図である。
図で、IFで示される第１ステージは、命令メモリから命
令レジスタへ次に実行する命令を読み込む命令フェッチ
処理を行うステージで、ID/RF で表される第２ステージ
は、命令デコード、及び、汎用レジスタから値を取り出
すレジスタフェッチ処理を行うステージである。次に、
EXで示される第３ステージは、算術論理演算またはデー
タアドレス計算または分岐先の実効アドレスを計算する
分岐先計算を行うステージである。次に、MEM で示され
る第４ステージは、データメモリへのメモリアクセス処
理を行うステージである。最後に、WB/BPUで示される第
５ステージは、ビット演算または汎用レジスタへの書き
込み処理または分岐処理を行うステージである。
【００１５】次に、図２に基づいて、本発明のプログラ
マブルコントローラの命令セットと命令構造の一実施例
について説明する。図２に示すように、命令は、メモリ
アクセス処理を行うメモリアクセス命令（Ｍタイプ命
令）と、レジスタ間演算を行うレジスタ間演算命令（Ｒ
タイプ命令）と、命令に含まれる即値データと汎用レジ
スタに格納された値との演算処理を行う即値演算命令
（Ｉタイプ命令）と、比較判定を行い、その結果に応じ
て分岐処理を行う分岐命令（Ｊタイプ命令）と、ビット
演算処理を行うビット演算命令（Ｂタイプ命令）とで構
成されている。
マブルコントローラの命令セットと命令構造の一実施例
について説明する。図２に示すように、命令は、メモリ
アクセス処理を行うメモリアクセス命令（Ｍタイプ命
令）と、レジスタ間演算を行うレジスタ間演算命令（Ｒ
タイプ命令）と、命令に含まれる即値データと汎用レジ
スタに格納された値との演算処理を行う即値演算命令
（Ｉタイプ命令）と、比較判定を行い、その結果に応じ
て分岐処理を行う分岐命令（Ｊタイプ命令）と、ビット
演算処理を行うビット演算命令（Ｂタイプ命令）とで構
成されている。
【００１６】Ｍタイプ命令は、op-codeフィールドと、
そのフィールドに続く、src1フィールド、dst1フィール
ド、offsetフィールドとで構成されており、例えば、sr
c1フィールドで指定される汎用レジスタに格納されたア
ドレス値に、offsetフィールドに格納されたオフセット
値を加算して実効アドレスを求め、データメモリの、そ
の実効アドレスに格納されている値を、dst1フィールド
で指示された汎用レジスタに読み込むという処理（load
命令）を行う命令である。
そのフィールドに続く、src1フィールド、dst1フィール
ド、offsetフィールドとで構成されており、例えば、sr
c1フィールドで指定される汎用レジスタに格納されたア
ドレス値に、offsetフィールドに格納されたオフセット
値を加算して実効アドレスを求め、データメモリの、そ
の実効アドレスに格納されている値を、dst1フィールド
で指示された汎用レジスタに読み込むという処理（load
命令）を行う命令である。
【００１７】Ｒタイプ命令は、op-codeフィールドと、
そのフィールドに続く、src1フィールド、src2フィール
ド、dst1フィールド、functionフィールドとで構成され
ており、例えば、src1フィールドで指定される汎用レジ
スタに格納された値と、src2フィールドで指定される汎
用レジスタに格納された値との演算結果を、dst1フィー
ルドで指示された汎用レジスタに読み込むという処理を
行う命令である。functionフィールドは、例えば、演算
方法の詳細仕様の指定に用いられる。
そのフィールドに続く、src1フィールド、src2フィール
ド、dst1フィールド、functionフィールドとで構成され
ており、例えば、src1フィールドで指定される汎用レジ
スタに格納された値と、src2フィールドで指定される汎
用レジスタに格納された値との演算結果を、dst1フィー
ルドで指示された汎用レジスタに読み込むという処理を
行う命令である。functionフィールドは、例えば、演算
方法の詳細仕様の指定に用いられる。
【００１８】Ｉタイプ命令は、op-codeフィールドと、
そのフィールドに続く、src1フィールド、dst1フィール
ド、immediateフィールドとで構成されており、例え
ば、src1フィールドで指定される汎用レジスタに格納さ
れた値と、immediateフィールドに格納された値との演
算結果を、dst1フィールドで指示された汎用レジスタに
読み込むという処理を行う命令である。
そのフィールドに続く、src1フィールド、dst1フィール
ド、immediateフィールドとで構成されており、例え
ば、src1フィールドで指定される汎用レジスタに格納さ
れた値と、immediateフィールドに格納された値との演
算結果を、dst1フィールドで指示された汎用レジスタに
読み込むという処理を行う命令である。
【００１９】Ｊタイプ命令は、op-codeフィールドと、
そのフィールドに続く、src1フィールド、src2フィール
ド、offsetフィールドとで構成されており、例えば、sr
c1フィールドで指定される汎用レジスタに格納された値
と、src2フィールドで指定される汎用レジスタに格納さ
れた値との比較判定結果に応じて、offsetフィールドに
含まれるオフセット値をプログラムカウンタに加算して
分岐するという処理を行う命令である。
そのフィールドに続く、src1フィールド、src2フィール
ド、offsetフィールドとで構成されており、例えば、sr
c1フィールドで指定される汎用レジスタに格納された値
と、src2フィールドで指定される汎用レジスタに格納さ
れた値との比較判定結果に応じて、offsetフィールドに
含まれるオフセット値をプログラムカウンタに加算して
分岐するという処理を行う命令である。
【００２０】Ｂタイプ命令は、op-codeフィールドと、
そのフィールドに続く、BitProcessingInstructionフィ
ールドとで構成されており、例えば、データの特定ビッ
トを1にするというような処理を行う命令である。
そのフィールドに続く、BitProcessingInstructionフィ
ールドとで構成されており、例えば、データの特定ビッ
トを1にするというような処理を行う命令である。
【００２１】本発明のプログラマブルコントローラの命
令構造は、op-codeフィールドのビット幅を統一すると
共に、図２に示すように、Ｂタイプ命令以外の命令のop
-codeフィールドの後に、汎用レジスタ指定のためのフ
ィールドが２つ続くように構成して、２つの汎用レジス
タ指定のためのフィールドの位置を統一したので、後述
するような専用ハードウエア構造の単純化、パイプライ
ン制御の単純化が可能となった。
令構造は、op-codeフィールドのビット幅を統一すると
共に、図２に示すように、Ｂタイプ命令以外の命令のop
-codeフィールドの後に、汎用レジスタ指定のためのフ
ィールドが２つ続くように構成して、２つの汎用レジス
タ指定のためのフィールドの位置を統一したので、後述
するような専用ハードウエア構造の単純化、パイプライ
ン制御の単純化が可能となった。
【００２２】図３に本発明のプログラマブルコントロー
ラの命令セットの一実施例を示す。図３は、op-codeを6
ビットで構成した場合の命令セットの一実施例を示す一
覧表で、Typeは命令のタイプ、Instructionは命令の名
称、Operationは命令の機能を示している。
ラの命令セットの一実施例を示す。図３は、op-codeを6
ビットで構成した場合の命令セットの一実施例を示す一
覧表で、Typeは命令のタイプ、Instructionは命令の名
称、Operationは命令の機能を示している。
【００２３】次に、図４に基づいて本発明のプログラマ
ブルコントローラの一実施例について説明する。図４は
本発明のプログラマブルコントローラの専用ハードウエ
ア構成の一実施例を示すブロック図である。図で、ＩＦ
部１は、命令を格納する命令メモリ２と、プログラムカ
ウンタ制御回路PCCALからの信号を受けて次に実行する
命令が格納された命令メモリ２のアドレスを計数するプ
ログラムカウンタPCとで構成されている。プログラムカ
ウンタPCのアドレス指定に従って命令メモリ２から読み
出された命令が格納される命令レジスタIRは、ＩＦ部１
の実行結果を保存して次のステージでＩＤ部３にその結
果を伝える、パイプラインレジスタIF/ID を兼ねてい
る。
ブルコントローラの一実施例について説明する。図４は
本発明のプログラマブルコントローラの専用ハードウエ
ア構成の一実施例を示すブロック図である。図で、ＩＦ
部１は、命令を格納する命令メモリ２と、プログラムカ
ウンタ制御回路PCCALからの信号を受けて次に実行する
命令が格納された命令メモリ２のアドレスを計数するプ
ログラムカウンタPCとで構成されている。プログラムカ
ウンタPCのアドレス指定に従って命令メモリ２から読み
出された命令が格納される命令レジスタIRは、ＩＦ部１
の実行結果を保存して次のステージでＩＤ部３にその結
果を伝える、パイプラインレジスタIF/ID を兼ねてい
る。
【００２４】ＩＤ部３は、主に命令のop-code 部を解読
する命令デコーダCONTROL と、複数の汎用レジスタで構
成された汎用レジスタブロックREGFILE と、命令デコー
ダCONTROL の後段に接続されてパイプラインレジスタID
/EX に出力する信号を切り換えるマルチプレクサMUX1と
で構成されている。汎用レジスタブロックREGFILE で、
RDREG1は、どの汎用レジスタの値をRDDATA1 から出力す
るかを指定する信号の入力端子、RDREG2は、どの汎用レ
ジスタの値をRDDATA2 から出力するかを指定する信号の
入力端子、WTREG は、WTDATAから入力した値をどの汎用
レジスタに書き込むかを指定する信号の入力端子であ
る。命令デコーダCONTROL の出力は、パイプラインレジ
スタID/EX の、WB，MEM ，EXに格納される。RDDATA1 ，
RDDATA2 から出力された値は、それぞれ、パイプライン
レジスタID/EX の、src1，src2に格納される。さらに、
命令に含まれる即値データは、パイプラインレジスタID
/EXのIREX1 に格納され、Ｍタイプ命令及びＩタイプ命
令のdst1の値はパイプラインレジスタID/EX のIREX2 に
格納され、Ｒタイプ命令のdst2の値はパイプラインレジ
スタID/EX のIREX3 に格納される。
する命令デコーダCONTROL と、複数の汎用レジスタで構
成された汎用レジスタブロックREGFILE と、命令デコー
ダCONTROL の後段に接続されてパイプラインレジスタID
/EX に出力する信号を切り換えるマルチプレクサMUX1と
で構成されている。汎用レジスタブロックREGFILE で、
RDREG1は、どの汎用レジスタの値をRDDATA1 から出力す
るかを指定する信号の入力端子、RDREG2は、どの汎用レ
ジスタの値をRDDATA2 から出力するかを指定する信号の
入力端子、WTREG は、WTDATAから入力した値をどの汎用
レジスタに書き込むかを指定する信号の入力端子であ
る。命令デコーダCONTROL の出力は、パイプラインレジ
スタID/EX の、WB，MEM ，EXに格納される。RDDATA1 ，
RDDATA2 から出力された値は、それぞれ、パイプライン
レジスタID/EX の、src1，src2に格納される。さらに、
命令に含まれる即値データは、パイプラインレジスタID
/EXのIREX1 に格納され、Ｍタイプ命令及びＩタイプ命
令のdst1の値はパイプラインレジスタID/EX のIREX2 に
格納され、Ｒタイプ命令のdst2の値はパイプラインレジ
スタID/EX のIREX3 に格納される。
【００２５】ＥＸ部４は、算術論理演算を行う算術論理
演算ユニットALU （以下、ALU とする）と、ALU の一方
の入力を、パイプラインレジスタID/EX のsrc2の出力、
または、パイプラインレジスタID/EX のIREX1 の出力に
切り換える切り換え制御部ARGCAL（以下、ARGCALとす
る）と、パイプラインレジスタID/EX のWBとパイプライ
ンレジスタEX/MEMのWB間に介在して、パイプラインレジ
スタEX/MEMのWBへの出力を切り換えるマルチプレクサMU
X2と、パイプラインレジスタID/EX のMEM とパイプライ
ンレジスタEX/MEMのMEM 間に介在して、パイプラインレ
ジスタEX/MEMのWBへの出力を切り換えるマルチプレクサ
MUX3と、パイプラインレジスタEX/MEMのWTREGMEMへの出
力を、IREX2 に格納された値か、または、IREX3 に格納
された値かのどちらかに切り換えるマルチプレクサMUX4
とで構成されている。ALU の出力は、パイプラインレジ
スタEX/MEMのAULRSLT に保持される。パイプラインレジ
スタID/EX のsrc2の出力は、パイプラインレジスタEX/M
EMのSRCMEMにも保持される。
演算ユニットALU （以下、ALU とする）と、ALU の一方
の入力を、パイプラインレジスタID/EX のsrc2の出力、
または、パイプラインレジスタID/EX のIREX1 の出力に
切り換える切り換え制御部ARGCAL（以下、ARGCALとす
る）と、パイプラインレジスタID/EX のWBとパイプライ
ンレジスタEX/MEMのWB間に介在して、パイプラインレジ
スタEX/MEMのWBへの出力を切り換えるマルチプレクサMU
X2と、パイプラインレジスタID/EX のMEM とパイプライ
ンレジスタEX/MEMのMEM 間に介在して、パイプラインレ
ジスタEX/MEMのWBへの出力を切り換えるマルチプレクサ
MUX3と、パイプラインレジスタEX/MEMのWTREGMEMへの出
力を、IREX2 に格納された値か、または、IREX3 に格納
された値かのどちらかに切り換えるマルチプレクサMUX4
とで構成されている。ALU の出力は、パイプラインレジ
スタEX/MEMのAULRSLT に保持される。パイプラインレジ
スタID/EX のsrc2の出力は、パイプラインレジスタEX/M
EMのSRCMEMにも保持される。
【００２６】ＭＥＭ部５は、データメモリ６と、そのデ
ータメモリ６へのアクセス制御を行うメモリアクセスイ
ンタフェース７と、パイプラインレジスタEX/MEMのWBと
パイプラインレジスタMEM/WBのWB間に介在して、パイプ
ラインレジスタMEM/WBのWBへの出力を切り換えるマルチ
プレクサMUX5とで構成されている。パイプラインレジス
タEX/MEMのALURSLT の出力は、パイプラインレジスタME
M/WBのALURSLT に保持されると共に、データメモリ６へ
のアドレス指定に用いられる。パイプラインレジスタEX
/MEMのMEM の出力は、メモリアクセスインタフェース７
に入力される。また、パイプラインレジスタEX/MEMのSR
CMEMの出力は、データメモリ６に書き込まれる。さら
に、パイプラインレジスタEX/MEMのWTREGMEMの出力は、
パイプラインレジスタMEM/WBのWTREG に出力される。デ
ータメモリ６のRDDATAの出力は、パイプラインレジスタ
MEM/WBのMEMDATA に保持される。
ータメモリ６へのアクセス制御を行うメモリアクセスイ
ンタフェース７と、パイプラインレジスタEX/MEMのWBと
パイプラインレジスタMEM/WBのWB間に介在して、パイプ
ラインレジスタMEM/WBのWBへの出力を切り換えるマルチ
プレクサMUX5とで構成されている。パイプラインレジス
タEX/MEMのALURSLT の出力は、パイプラインレジスタME
M/WBのALURSLT に保持されると共に、データメモリ６へ
のアドレス指定に用いられる。パイプラインレジスタEX
/MEMのMEM の出力は、メモリアクセスインタフェース７
に入力される。また、パイプラインレジスタEX/MEMのSR
CMEMの出力は、データメモリ６に書き込まれる。さら
に、パイプラインレジスタEX/MEMのWTREGMEMの出力は、
パイプラインレジスタMEM/WBのWTREG に出力される。デ
ータメモリ６のRDDATAの出力は、パイプラインレジスタ
MEM/WBのMEMDATA に保持される。
【００２７】ＷＢ部８は、ビット演算を行うビット演算
ユニットBPU （以下、BPU とする）と、BPU の出力に応
じて、後続の応用命令の無効化（非実行）制御を行うビ
ットアキュムレータBITACC（以下、BITACCとする）と、
汎用レジスタブロックREGFILE に書き込む値を、パイプ
ラインレジスタMEM/WBのALURSLT の出力か、パイプライ
ンレジスタMEM/WBのMEMDATA の出力かに切り換えるマル
チプレクサMUX6とで構成されている。
ユニットBPU （以下、BPU とする）と、BPU の出力に応
じて、後続の応用命令の無効化（非実行）制御を行うビ
ットアキュムレータBITACC（以下、BITACCとする）と、
汎用レジスタブロックREGFILE に書き込む値を、パイプ
ラインレジスタMEM/WBのALURSLT の出力か、パイプライ
ンレジスタMEM/WBのMEMDATA の出力かに切り換えるマル
チプレクサMUX6とで構成されている。
【００２８】図４に示したように専用ハードウエアを構
成した場合、各タイプの命令処理手順は図５に示すよう
になる。図で、Ｍタイプ命令は、命令フェッチ処理を第
１ステージで行い、命令デコード及びレジスタフェッチ
処理を第２ステージで行い、データアドレス計算を第３
ステージで行い、メモリへのアクセス処理を第４ステー
ジで行い、レジスタ書き込み処理を第５ステージで行
う。
成した場合、各タイプの命令処理手順は図５に示すよう
になる。図で、Ｍタイプ命令は、命令フェッチ処理を第
１ステージで行い、命令デコード及びレジスタフェッチ
処理を第２ステージで行い、データアドレス計算を第３
ステージで行い、メモリへのアクセス処理を第４ステー
ジで行い、レジスタ書き込み処理を第５ステージで行
う。
【００２９】Ｒタイプ命令及びＩタイプ命令は、命令フ
ェッチ処理を第１ステージで行い、命令デコード及びレ
ジスタフェッチ処理を第２ステージで行い、算術論理演
算を第３ステージで行い、レジスタ書き込み処理を第５
ステージで行う。
ェッチ処理を第１ステージで行い、命令デコード及びレ
ジスタフェッチ処理を第２ステージで行い、算術論理演
算を第３ステージで行い、レジスタ書き込み処理を第５
ステージで行う。
【００３０】Ｊタイプ命令は、命令フェッチ処理を第１
ステージで行い、命令デコード及びレジスタフェッチ処
理を第２ステージで行い、比較判定のための算術論理演
算を第３ステージで行い、分岐処理を第５ステージで行
う。
ステージで行い、命令デコード及びレジスタフェッチ処
理を第２ステージで行い、比較判定のための算術論理演
算を第３ステージで行い、分岐処理を第５ステージで行
う。
【００３１】Ｂタイプ命令は、命令フェッチ処理を第１
ステージで行い、命令デコード処理を第２ステージで行
い、データメモリ６からの読み込み処理を第４ステージ
で行い、ビット演算処理を第５ステージで行う。
ステージで行い、命令デコード処理を第２ステージで行
い、データメモリ６からの読み込み処理を第４ステージ
で行い、ビット演算処理を第５ステージで行う。
【００３２】図４に示した本発明のプログラマブルコン
トローラの個々の命令処理ステージでの動作をパイプラ
イン１段について説明する。まず、第１ステージの命令
フェッチ処理では、更新されたプログラムカウンタPCを
命令メモリ２のアドレスとして、命令メモリ２から命令
をパイプラインレジスタIF/ID に読み込む。Ｊタイプ命
令で命令アドレスが変わる場合以外は、プログラムカウ
ンタPCの値は次のクロックの立ち上がりで１増加した値
が格納されて、以下同様に次々と新しい命令が取り込ま
れていく。
トローラの個々の命令処理ステージでの動作をパイプラ
イン１段について説明する。まず、第１ステージの命令
フェッチ処理では、更新されたプログラムカウンタPCを
命令メモリ２のアドレスとして、命令メモリ２から命令
をパイプラインレジスタIF/ID に読み込む。Ｊタイプ命
令で命令アドレスが変わる場合以外は、プログラムカウ
ンタPCの値は次のクロックの立ち上がりで１増加した値
が格納されて、以下同様に次々と新しい命令が取り込ま
れていく。
【００３３】次に、第２ステージの命令デコード処理で
は、取り込まれた命令の、主にop-code 部が命令デコー
ダcontorolの組み合わせ回路でデコードされる。デコー
ドされた信号は、後続の第３ステージ、第４ステージ、
第５ステージでの命令実行仕様を全て含んでおり、それ
ぞれ次のクロックの立ち上がりでパイプラインレジスタ
ID/EX のEX、MEM 、WBに取り込まれ保持される。同時
に、命令に含まれるsrc1，src2フィールドで指定される
レジスタからデータを読み出して、同じくパイプライン
レジスタID/EX のsrc1，src2に保持する。また、命令に
含まれるimmediate(offset) フィールドと、Ｍ，Ｉタイ
プ命令のdst1フィールド、Ｒタイプ命令のdst1フィール
ドも、パイプラインレジスタID/EX のIREX1 、IREX2 、
IREX3 に、それぞれ保持される。第３ステージでは、パ
イプラインレジスタID/EX に保持されたデータ間の算術
論理演算をALU により行う。演算されるデータの組み合
わせは以下のようになる。 （１）ALU に取り込まれて算術論理演算されるデータの
一方はsrc1である。 （２）ALU に取り込まれて算術論理演算されるデータの
他方は、ARGCALの値によて以下のように選択され、必要
であれば、Bit 拡張などの処理も行われる。 （ａ） Ｒ，Ｊタイプの命令の場合・・・src2 （ｂ） Ｍ，Ｉタイプの命令の場合・・・IREX1 ALUOP で指定される演算の実行仕様は、Ｒ，Ｉタイプの
命令の場合は、対応する演算コードをALU に発行して所
望の演算を行わせる。例えば、演算コードALUOP の割り
つけ例は、図６に示すようになる。
は、取り込まれた命令の、主にop-code 部が命令デコー
ダcontorolの組み合わせ回路でデコードされる。デコー
ドされた信号は、後続の第３ステージ、第４ステージ、
第５ステージでの命令実行仕様を全て含んでおり、それ
ぞれ次のクロックの立ち上がりでパイプラインレジスタ
ID/EX のEX、MEM 、WBに取り込まれ保持される。同時
に、命令に含まれるsrc1，src2フィールドで指定される
レジスタからデータを読み出して、同じくパイプライン
レジスタID/EX のsrc1，src2に保持する。また、命令に
含まれるimmediate(offset) フィールドと、Ｍ，Ｉタイ
プ命令のdst1フィールド、Ｒタイプ命令のdst1フィール
ドも、パイプラインレジスタID/EX のIREX1 、IREX2 、
IREX3 に、それぞれ保持される。第３ステージでは、パ
イプラインレジスタID/EX に保持されたデータ間の算術
論理演算をALU により行う。演算されるデータの組み合
わせは以下のようになる。 （１）ALU に取り込まれて算術論理演算されるデータの
一方はsrc1である。 （２）ALU に取り込まれて算術論理演算されるデータの
他方は、ARGCALの値によて以下のように選択され、必要
であれば、Bit 拡張などの処理も行われる。 （ａ） Ｒ，Ｊタイプの命令の場合・・・src2 （ｂ） Ｍ，Ｉタイプの命令の場合・・・IREX1 ALUOP で指定される演算の実行仕様は、Ｒ，Ｉタイプの
命令の場合は、対応する演算コードをALU に発行して所
望の演算を行わせる。例えば、演算コードALUOP の割り
つけ例は、図６に示すようになる。
【００３４】また、Ｍタイプ命令では、アクセスするデ
ータのアドレスをALU で計算する。従って、ALUOP はAd
d の処理を指示することになる。すなわち、IREX1 に格
納されたoffsetフィールドに含まれていたアドレスと、
src1のレジスタの内容を足し算してデータメモリ６への
実効アドレスとする。これは、インデックス修飾を意味
している。また、0 を入力した汎用レジスタをscr1に指
定することによって、offsetフィールドに含まれていた
アドレスを絶対アドレスとして指定することもできる。
ータのアドレスをALU で計算する。従って、ALUOP はAd
d の処理を指示することになる。すなわち、IREX1 に格
納されたoffsetフィールドに含まれていたアドレスと、
src1のレジスタの内容を足し算してデータメモリ６への
実効アドレスとする。これは、インデックス修飾を意味
している。また、0 を入力した汎用レジスタをscr1に指
定することによって、offsetフィールドに含まれていた
アドレスを絶対アドレスとして指定することもできる。
【００３５】Ｊタイプ命令では、ALU で分岐条件を比較
判定するため、この例では、ALUOPでSub の処理をALU
に指示することになる。すなわち、src1で指定されたレ
ジスタの内容から、src2で指定されたレジスタの内容を
引き算して、その結果と分岐の条件とを比較判定する。
図４に示すブロック図では、Ｊタイプ命令に関しては、
この分岐のための比較判定以外の回路は簡略化のため省
略している。
判定するため、この例では、ALUOPでSub の処理をALU
に指示することになる。すなわち、src1で指定されたレ
ジスタの内容から、src2で指定されたレジスタの内容を
引き算して、その結果と分岐の条件とを比較判定する。
図４に示すブロック図では、Ｊタイプ命令に関しては、
この分岐のための比較判定以外の回路は簡略化のため省
略している。
【００３６】次のクロックの立ち上がりで、これらのAL
U の演算結果をパイプラインレジスタEX/MEMのALURSLT
に保持する。同時に、src2は、そのままパイプラインレ
ジスタEX/MEMのSRCMEMに保持される。また、Ｍ，Ｉタイ
プ命令の場合のdst1を保持するIREX2 と、Ｒタイプ命令
の場合のdst2を保持するIREX3 は、マルチプレクサMUX4
によってどちらかが選択されて、パイプラインレジスタ
EX/MEMのWTRGMEM に保持される。この選択制御信号REGD
STは、例えば、Ｍ，Ｉタイプ命令の場合に0 、Ｒタイプ
命令の場合に1 となる。
U の演算結果をパイプラインレジスタEX/MEMのALURSLT
に保持する。同時に、src2は、そのままパイプラインレ
ジスタEX/MEMのSRCMEMに保持される。また、Ｍ，Ｉタイ
プ命令の場合のdst1を保持するIREX2 と、Ｒタイプ命令
の場合のdst2を保持するIREX3 は、マルチプレクサMUX4
によってどちらかが選択されて、パイプラインレジスタ
EX/MEMのWTRGMEM に保持される。この選択制御信号REGD
STは、例えば、Ｍ，Ｉタイプ命令の場合に0 、Ｒタイプ
命令の場合に1 となる。
【００３７】次に、第４ステージのメモリアクセス処理
では、パイプラインレジスタEX/MEMに保持された内容で
メモリアクセスが行われる。すなわち、ALURSLT をデー
タメモリ６へのアドレス指定に用い、SRCMEMを書き込み
（ライト）データに用いる。通常のビット処理命令は、
データメモリリードの処理を伴うので、このステージで
複数ビット（ワード）の処理と同様にメモリアクセスが
行われる。
では、パイプラインレジスタEX/MEMに保持された内容で
メモリアクセスが行われる。すなわち、ALURSLT をデー
タメモリ６へのアドレス指定に用い、SRCMEMを書き込み
（ライト）データに用いる。通常のビット処理命令は、
データメモリリードの処理を伴うので、このステージで
複数ビット（ワード）の処理と同様にメモリアクセスが
行われる。
【００３８】データメモリ６へのリード／ライトは、パ
イプラインレジスタEX/MEMのMEM で制御され、メモリア
クセスインタフェース７により、実際のメモリリード／
ライトクロックが生成され、データメモリ６に出力され
る。
イプラインレジスタEX/MEMのMEM で制御され、メモリア
クセスインタフェース７により、実際のメモリリード／
ライトクロックが生成され、データメモリ６に出力され
る。
【００３９】第５ステージでは、ビット処理命令の場
合、BPUOP で指定されるビット処理をBPU で行う。この
結果を次のクロック立ち上がりでBITACCに保持する。ま
た、Ｒ，Ｉタイプ命令の場合はALURSLT を、Ｍタイプ命
令のうち、LOAD命令の場合はMEMDATA を汎用レジスタブ
ロックREGFILE に書き込む。このとき、BITACCが1 であ
れば、後続する応用命令（ワード処理）を実行し、BITA
CCが0 であれば、後続する応用命令（ワード処理）を非
実行とする制御を行う必要がある。これは、BITACCのデ
ータを、後続するパイプライン中の制御信号としてフィ
ードバックすることで実現できる。すなわち、BITACCの
値で、後続するパイプラインステージの実行仕様情報を
キャンセルする回路を付加する。このような回路の実施
例は、例えば、実行仕様情報とBITACCとの論理積をとる
回路、または、図４に示すように、BITACCを選択信号と
したマルチプレクサ（MUX1，MUX2，MUX3，MUX5）で、前
段のパイプラインレジスタに保持された制御信号を入力
するか、後続する応用命令（ワード処理）を非実行とす
る実行仕様情報（図５に示す構成例では0 ）を、各パイ
プラインレジスタの実行仕様情報を格納する部分（例え
ば、パイプラインレジスタID/EX のWB）に入力するかを
選択する回路となる。
合、BPUOP で指定されるビット処理をBPU で行う。この
結果を次のクロック立ち上がりでBITACCに保持する。ま
た、Ｒ，Ｉタイプ命令の場合はALURSLT を、Ｍタイプ命
令のうち、LOAD命令の場合はMEMDATA を汎用レジスタブ
ロックREGFILE に書き込む。このとき、BITACCが1 であ
れば、後続する応用命令（ワード処理）を実行し、BITA
CCが0 であれば、後続する応用命令（ワード処理）を非
実行とする制御を行う必要がある。これは、BITACCのデ
ータを、後続するパイプライン中の制御信号としてフィ
ードバックすることで実現できる。すなわち、BITACCの
値で、後続するパイプラインステージの実行仕様情報を
キャンセルする回路を付加する。このような回路の実施
例は、例えば、実行仕様情報とBITACCとの論理積をとる
回路、または、図４に示すように、BITACCを選択信号と
したマルチプレクサ（MUX1，MUX2，MUX3，MUX5）で、前
段のパイプラインレジスタに保持された制御信号を入力
するか、後続する応用命令（ワード処理）を非実行とす
る実行仕様情報（図５に示す構成例では0 ）を、各パイ
プラインレジスタの実行仕様情報を格納する部分（例え
ば、パイプラインレジスタID/EX のWB）に入力するかを
選択する回路となる。
【００４０】以上に説明した回路動作からわかるよう
に、命令の実行仕様情報は、パイプラインレジスタID/E
X のEX，M ，WBをクロック毎に後段のステージにシフト
することによって伝達しているので、単純で効率の良い
実行制御が実現できる。また、各ステージで処理された
データを、そのステージの処理終了後に、後段のパイプ
ラインレジスタに保持するという、統一性のある処理を
行うように構成したので、専用ハードウエアのデータバ
スを単純で効率の良いデータバスとすることができる。
に、命令の実行仕様情報は、パイプラインレジスタID/E
X のEX，M ，WBをクロック毎に後段のステージにシフト
することによって伝達しているので、単純で効率の良い
実行制御が実現できる。また、各ステージで処理された
データを、そのステージの処理終了後に、後段のパイプ
ラインレジスタに保持するという、統一性のある処理を
行うように構成したので、専用ハードウエアのデータバ
スを単純で効率の良いデータバスとすることができる。
【００４１】パイプラインレジスタIF/ID ，ID/EX ，EX
/MEM，MEM/WB，WB/IF 、及びPCは、例えば、立ち上がり
トリガ型のD フリップフロップで構成できる。また、汎
用レジスタブロックREGFILE は、例えば、フリップフロ
ップまたはメモリで構成することができる。その他の回
路要素は、組み合わせ回路で構成できる。
/MEM，MEM/WB，WB/IF 、及びPCは、例えば、立ち上がり
トリガ型のD フリップフロップで構成できる。また、汎
用レジスタブロックREGFILE は、例えば、フリップフロ
ップまたはメモリで構成することができる。その他の回
路要素は、組み合わせ回路で構成できる。
【００４２】なお、専用ハードウエアの構造、命令セッ
ト、命令構造、オペーコード構成は実施例に限定される
ものではない。
ト、命令構造、オペーコード構成は実施例に限定される
ものではない。
【００４３】
【発明の効果】よって、請求項１乃至請求項７記載のプ
ログラマブルコントローラによれば、統一された命令構
造及びその命令構造により対応するように構成された専
用ハードウエアを備えたことにより、専用ハードウエア
の単純化、制御の単純化が図れる。これにより、専用ハ
ードウエア（プロセッサ）の命令実行ステージの多段化
に伴う、専用ハードウエアの複雑化及び制御の複雑化が
緩和され、多段化が容易になるので、プログラマブルコ
ントローラ全体の処理速度の向上を図ることができる。
ログラマブルコントローラによれば、統一された命令構
造及びその命令構造により対応するように構成された専
用ハードウエアを備えたことにより、専用ハードウエア
の単純化、制御の単純化が図れる。これにより、専用ハ
ードウエア（プロセッサ）の命令実行ステージの多段化
に伴う、専用ハードウエアの複雑化及び制御の複雑化が
緩和され、多段化が容易になるので、プログラマブルコ
ントローラ全体の処理速度の向上を図ることができる。
【００４４】請求項３記載のプログラマブルコントロー
ラによれば、プログラマブルコントローラの基本処理で
あるビット演算命令の結果から、各命令実行ステージの
実行仕様情報を所定の値に変更可能に構成したので、プ
ログラマブルコントローラに特有のビット演算処理によ
る後続の応用命令の無効化（非実行）制御をパイプライ
ン処理を中断せずに行うことができる。
ラによれば、プログラマブルコントローラの基本処理で
あるビット演算命令の結果から、各命令実行ステージの
実行仕様情報を所定の値に変更可能に構成したので、プ
ログラマブルコントローラに特有のビット演算処理によ
る後続の応用命令の無効化（非実行）制御をパイプライ
ン処理を中断せずに行うことができる。
【００４５】請求項４記載のプログラマブルコントロー
ラによれば、命令の実行仕様情報を、パイプラインレジ
スタID/EX のEX，M ，WBをクロック毎に後段のステージ
にシフトすることによって伝達しているので、単純で効
率の良い実行制御が実現できる。
ラによれば、命令の実行仕様情報を、パイプラインレジ
スタID/EX のEX，M ，WBをクロック毎に後段のステージ
にシフトすることによって伝達しているので、単純で効
率の良い実行制御が実現できる。
【００４６】請求項５記載のプログラマブルコントロー
ラによれば、各ステージで処理されたデータを、そのス
テージの処理終了後に、後段のパイプラインレジスタに
保持するという、統一性のある処理を行うように構成し
たので、専用ハードウエアのデータバスを単純で効率の
良いデータバスとすることができる。
ラによれば、各ステージで処理されたデータを、そのス
テージの処理終了後に、後段のパイプラインレジスタに
保持するという、統一性のある処理を行うように構成し
たので、専用ハードウエアのデータバスを単純で効率の
良いデータバスとすることができる。
【図１】本発明のプログラマブルコントローラの５段パ
イプライン構造を示す説明図である。
イプライン構造を示す説明図である。
【図２】本発明のプログラマブルコントローラの命令セ
ットと命令構造の一実施例を示す説明図である。
ットと命令構造の一実施例を示す説明図である。
【図３】本発明のプログラマブルコントローラのオペコ
ードの構成例を示す説明図である。
ードの構成例を示す説明図である。
【図４】本発明のプログラマブルコントローラの一実施
例を示すブロック図である。
例を示すブロック図である。
【図５】本発明のプログラマブルコントローラの命令処
理手順を示す説明図である。
理手順を示す説明図である。
【図６】本発明のプログラマブルコントローラの演算コ
ードALUOP の割り付けの一実施例を示す説明図である。
ードALUOP の割り付けの一実施例を示す説明図である。
１ ＩＦ部 ２ 命令メモリ ３ ＩＤ部 ４ ＥＸ部 ５ ＭＥＭ部 ６ データメモリ ７ メモリアクセスインタフェース ８ ＷＢ部 IF 第１ステージ ID/RF 第２ステージ EX 第３ステージ MEM 第４ステージ WB/BPU 第５ステージ REGFILE 汎用レジスタブロック（汎用レジス
タ） PC プログラムカウンタ CONTROL 命令デコーダ ALU 算術論理演算ユニット BPU ＢＰＵ IF/ID ，ID/EX ，EX/MEM，MEM/WB，WB/IF パイプライ
ンレジスタ
タ） PC プログラムカウンタ CONTROL 命令デコーダ ALU 算術論理演算ユニット BPU ＢＰＵ IF/ID ，ID/EX ，EX/MEM，MEM/WB，WB/IF パイプライ
ンレジスタ
Claims (7)
- 【請求項１】 基本的なビット演算処理と、複数ビット
の応用処理を行うプログラマブルコントローラにおい
て、命令実行ステージを、命令メモリから命令を取り出
す命令フェッチ処理を行う第１ステージと、命令デコー
ド、及び、汎用レジスタから値を取り出すレジスタフェ
ッチ処理を行う第２ステージと、算術論理演算またはデ
ータアドレス計算または分岐先の実効アドレスを計算す
る分岐先計算を行う第３ステージと、データメモリへの
メモリアクセス処理を行う第４ステージと、ビット演算
または前記汎用レジスタへの書き込み処理または分岐処
理を行う第５ステージとで構成し、この５つのステージ
をパイプライン実行させることを特徴とするプログラマ
ブルコントローラ。 - 【請求項２】 パイプライン処理の各命令実行ステージ
に対応したハードウエアとして、命令メモリとプログラ
ムカウンタとを備えたＩＦ部と、命令デコーダと汎用レ
ジスタとを備えたＩＤ部と、算術論理演算ユニットを備
えたＥＸ部と、データメモリとそのデータメモリへのア
クセス制御を行うメモリアクセスインタフェースとを備
えたＭＥＭ部と、ビット演算処理を行うＢＰＵを備えた
ＷＢ部とを備えたことを特徴とするプログラマブルコン
トローラ。 - 【請求項３】 プログラマブルコントローラの基本処理
であるビット演算命令の結果から、各命令実行スレージ
の実行仕様情報を所定の値に変更して、後に続く命令を
非実行にすることを特徴とする請求項１または請求項２
記載のプログラマブルコントローラ。 - 【請求項４】 パイプライン処理の制御のため、複数の
パイプラインレジスタを前記命令実行ステージに対応す
るハードウエア間に備え、それぞれの前記パイプライン
レジスタに、前記命令実行ステージの実行結果を保存す
ることを特徴とする請求項１乃至請求項３記載のプログ
ラマブルコントローラ。 - 【請求項５】 複数の前記パイプラインレジスタにそれ
ぞれの前記命令実行ステージの実行仕様情報を保存し、
実行が１ステージ進む毎に、前記実行仕様情報を次の命
令実行ステージのパイプラインレジスタへ送ることを特
徴とする請求項１乃至請求項４記載のプログラマブルコ
ントローラ。 - 【請求項６】 前記命令実行ステージで実行が可能な、
メモリアクセス命令と、レジスタ間演算命令と、即値演
算命令と、分岐命令と、ビット演算命令とにより構成さ
れる縮小命令セット構造を有することを特徴とする請求
項１乃至請求項５記載のプログラマブルコントローラ。 - 【請求項７】 前記第３ステージで、アクセスする前記
データメモリの実効アドレスを計算し前記第４ステージ
で前記データメモリへの読み書き処理を行い、前記デー
タメモリから前記汎用レジスタへデータを書き込む命令
の場合にそのデータ書き込み処理を前記第５ステージで
行うメモリアクセス命令と、前記第３ステージで前記汎
用レジスタ間で算術論理演算を行い、前記第５ステージ
で前記汎用レジスタへの書き込み処理を行う前記レジス
タ間演算命令と、前記第３ステージで、命令に含まれる
即値データと所定の前記汎用レジスタに格納された値と
で算術論理演算を行い、前記第５ステージで前記汎用レ
ジスタへの書き込み処理を行う即値演算命令と、前記第
３ステージで比較判定を行い、前記第５ステージでその
結果に基づいて分岐処理を行う分岐命令と、前記第４ス
テージで前記データメモリから前記汎用レジスタへの読
み込み処理を行い、前記第５ステージでデータの各ビッ
トに対する演算処理を行うビット演算命令とにより構成
される縮小命令セット構造を有することを特徴とする請
求項１乃至請求項５記載のプログラマブルコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207574A JP3000857B2 (ja) | 1994-08-31 | 1994-08-31 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207574A JP3000857B2 (ja) | 1994-08-31 | 1994-08-31 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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