JP2010096728A - 半導体装置 - Google Patents

Abstract

【課題】高速検査が可能な半導体装置を提供する。
【解決手段】テスターにより検査の行なわれる被テスト回路を含む半導体装置であって、テスターから低速で前記半導体装置に入力されたテストパターンが記憶されるデータ用内部記憶装置と、テスターから低速で前記半導体装置に入力されたアドレス・コマンドが記憶されるアドレス・コマンド用内部記憶装置と、アドレス・コマンド用内部記憶装置に記憶されているアドレス・コマンドに基づき、データ用内部記憶装置におけるテストパターンを被テスト回路に高速に入力させ、また、被テスト回路から高速に出力されたデータをデータ用内部記憶装置に記憶させる制御回路を有することを特徴とする半導体装置を提供することにより上記課題を解決する。
【選択図】図３

Description

本発明は、半導体装置に関する。

従来より、ロジックＬＳＩを含む半導体集積回路の高速テスト（ＡｔＳｐｅｅｄテスト）をするものとして高速テストシステムがある。この高速テストシステムは、高速試験用ＬＳＩテスターにより高速のテストパターンを被測定対象である内部回路に入力側のインターフェース及びバッファを介し入力し、内部回路において処理がされた後、内部回路からの出力期待値が出力され、出力側のバッファ及びインターフェースを介し、高速試験用ＬＳＩテスターに入力されるものであり、あらかじめ準備されている出力期待値と比較することにより検査を行なうものである。

しかしながら、このような検査を行なうための高速試験用ＬＳＩテスターは非常に高価なものであり、このため、ロジックＬＳＩを含む半導体集積回路の製造等におけるコストアップの原因となっている。

このため、特許文献１においては、外部の低速ＬＳＩテスターにより発生された低速のテストパターンを高速テストパターンに変換した後、被測定対象である内部回路に入力し、被測定対象である内部回路おいて処理がされた後、高速の出力期待値を出力して、この高速の出力期待値を低速の出力期待値に変換し、低速ＬＳＩテスターに入力する半導体集積回路及び高速テストシステムが開示されている。
特開２００３−４８０９号公報

しかしながら、特許文献１に開示されている半導体集積回路及び高速テストシステムでは、検査時間の短縮や、半導体装置の低コスト化は十分ではない。

本発明は、この点に鑑みてなされたものであり、高速、かつ、低コストで検査することが可能な半導体装置を提供するものである。

本発明は、テスターにより検査の行なわれる被テスト回路を含む半導体装置であって、前記テスターから低速で前記半導体装置に入力されたテストパターンが記憶されるデータ用内部記憶装置と、前記テスターから低速で前記半導体装置に入力されたアドレス・コマンドが記憶されるアドレス・コマンド用内部記憶装置と、前記アドレス・コマンド用内部記憶装置に記憶されているアドレス・コマンドに基づき、前記データ用内部記憶装置におけるテストパターンを前記被テスト回路に高速に入力させ、また、前記被テスト回路から高速に出力されたデータを前記データ用内部記憶装置に記憶させる制御回路と、を有することを特徴とする。

また、本発明は、前記データ用内部記憶装置には、データ用内部記憶装置としての機能と、メモリとしての機能を選択するための選択回路が接続されており、前記検査が行なわれないときには、メモリとしての機能が選択されるものであり、前記アドレス・コマンド用内部記憶装置には、アドレス・コマンド用内部記憶装置としての機能と、メモリとしての機能を選択するための選択回路が接続されており、前記検査が行なわれないときには、メモリとしての機能が選択されるものであることを特徴とする。

また、本発明は、前記データ用内部記憶装置は、入力データ用内部記憶装置と、出力データ用内部記憶装置とにより構成されているものであることを特徴とする。

また、本発明は、前記被テスト回路への入出力は、１００ＭＨｚ以上の通信速度であることを特徴とする。

また、本発明は、前記被テスト回路は、複数であることを特徴とする。

また、本発明は、前記データ用内部記憶装置は、シフトレジスタを直列に複数段接続した構成のものであることを特徴とする。

また、本発明は、前記データ用内部記憶装置に記憶されているテストパターンの前記被テスト回路への入力は、前記被テスト回路から前記制御回路に伝達されるトリガ信号に基づき行なわれるものであることを特徴とする。

また、本発明は、前記被テスト回路から出力されたデータの前記データ用内部記憶装置への記憶は、前記被テスト回路から前記制御回路に伝達されるトリガ信号に基づき行なわれるものであることを特徴とする。

また、本発明は、前記データ用内部記憶装置に記憶されているテストパターンの前記被テスト回路への入力及び、前記被テスト回路から出力されたデータの前記データ用内部記憶装置への記憶は、複数回行なわれるものであることを特徴とする。

また、本発明は、前記被テスト回路は、前記半導体装置外における遅延化回路と接続するための接続端子が設けられていることを特徴とする。

また、本発明は、前記制御回路には、前記被テスト回路からの出力される信号のうち検査に不要な信号を除去する判別回路を有することを特徴とする。

また、本発明は、前記テスターより期待値の情報が入力され、前記制御回路において前記期待値と前記被テスト回路の出力とを比較することにより検査が行なわれるものであることを特徴とする。

本発明によれば、高速、かつ、低コストで検査を行なうことが可能な半導体装置を提供することができる。

本発明を実施するための最良の形態について、以下に説明する。

〔第１の実施の形態〕
第１の実施の形態について説明する。

最初に、本実施の形態におけるＬＳＩ等の半導体装置の検査方法について説明する。この検査方法は、図１に示すようなテスターを用いる期待値比較試験である。

テスター１０には、半導体装置の良不良を判断するためのテストパターン２０を予め準備されており、このテストパターン２０には、入力パターン２１と期待値パターン２２とが含まれている。入力パターン２１を制御手段３０及びテスト用プローバー４０を介し、被検査対象である半導体装置１００に入力し、被検査対象である半導体装置１００から出力されるデータをテスター１０に入力し、テスト用プローバー４０を介し、制御手段３０内の期待値比較器３１に入力する。期待値比較器３１には、テストパターン１０の期待値パターン１２も入力されており、この期待値パターン１２と被検査対象である半導体装置１００より出力されたデータとを比較することにより、半導体装置１００の良否が判断される。良と判断された場合には、良品として出荷され、良ではないものと判断された場合には、不良品としてリジェクトされる。

このような検査方法の場合、テスター１０と半導体装置１００との間の通信速度には限界があるため、高速で、半導体装置１００の検査を行なうことができなかった。

このため、図２に示すように、半導体装置１００の内部に、被検査対象となる被テスト回路１２０と同程度以上の速度で動作する内部記憶装置１１０を有するものであって、テスター１０から半導体装置１００内の内部記憶装置１１０に低速でテストパターンを記憶させ、内部記憶装置１１０から被テスト回路１２０には高速にテストパターンを送信し、被テスト回路１２０から高速に出力される信号を内部記憶装置１１０に一旦記憶させ、その後、半導体装置１００内の内部記憶装置１１０に記憶されている被テスト回路１２０から出力された信号を低速で読み出し、テスター１０内の規定値比較器３１において検査を行なう半導体装置がある。

しかしながら、このような半導体装置では、テストパターンは、内部記憶装置１１０に記憶されるため検査の高速化には幾らかは寄与するものの、テストパターンのコマンド等による制御は、テスター１０により行なわれるものであるため、高速な検査には限界を有している。

本実施の形態における半導体装置２００は、図３に示すように、被テスト回路２２０の他に、テストパターンのデータが記憶される内部記憶装置（データ用）２３０と、検査の制御のためのアドレス・コマンドが記憶される内部記憶装置（アドレス・コマンド用）２４０と、内部記憶装置（データ用）２３０と、内部記憶装置（アドレス・コマンド用）２４０とを制御し、被テスト回路２２０を検査するための制御を行なう制御回路２５０とを有するものである。

制御回路２５０では、内部記憶装置（アドレス・コマンド用）２４０に記憶されているアドレス・コマンドに基づき制御が行なわれる。具体的には、「内部記憶装置（データ用）２３０に記憶されているアドレス００００ｈのデータを被テスト回路２２０に入力する」、「被テスト回路２２０からの出力データを内部記憶装置（データ用）２３０のアドレス００００ｈに入力する」、「内部記憶装置（データ用）２３０に記憶されているアドレス０００２ｈのデータを被テスト回路２２０に入力する」等の制御が制御回路２５０において行なわれる。

尚、本実施の形態における被テスト回路２２０は、ＰＣＩＥｘｐｒｅｓｓや、ＵＳＢ、ＤＤＲ１／２／３等の１００ＭＨｚ以上の高速通信に対応しているものである。

本実施の形態における半導体装置２００の検査方法について、図４に基づき説明する。

最初に、ステップ１０２（Ｓ１０２）では、テスター１０においてアドレス・コマンド・テストパターンのデータを準備する。

次に、ステップ１０４（Ｓ１０４）では、アドレス・コマンド・テストパターンをテスター１０から半導体装置２００に入力する。この入力は、テスター１０と半導体装置２００との通信であるため通信速度は低速である。半導体装置２００に入力されたアドレス・コマンドは、半導体装置２００内の内部記憶装置（アドレス・コマンド用）２４０に記憶される。また、半導体装置２００に入力されたテストパターンのデータは、半導体装置２００内の内部記憶装置（データ用）２３０に記憶される。尚、本実施の形態における半導体装置２００内においては、すべて高速の通信速度による通信がなされる。

次に、ステップ１０６（Ｓ１０６）では、テスター１０より半導体装置２００における制御回路２５０に動作開始トリガ信号が入力される。これにより、制御回路２５０において検査動作が開始する。

次に、ステップ１０８（Ｓ１０８）では、内部記憶装置（アドレス・コマンド用）２４０に記憶されているアドレス・コマンドが制御回路２５０に読み出され、このアドレス・コマンドに基づき、内部記憶装置（データ用）２３０に記憶されているテストパターンのデータが読み出され、被テスト回路２２０に入力される。

次に、ステップ１１０（Ｓ１１０）では、テスター１０より半導体装置２００における出力データ記憶開始トリガ信号が入力される。これにより、被テスト回路２２０からの出力を内部記憶装置（データ用）２３０に記憶可能な状態にする。

次に、ステップ１１２（Ｓ１１２）では、被テスト回路２２０から出力された信号を内部記憶装置（データ用）２３０に記憶させる。尚、本実施の形態では、内部記憶装置（データ用）２３０の内部には、被テスト回路２２０から出力された信号を記憶させる領域と、テスター１０より入力されたテストパターンのデータを記憶させる領域とが異なっていても、また、テスター１０より入力されたテストパターンのデータを記憶させている領域に、被テスト回路２２０から出力された信号を書き換えるものであってもよい。

次に、ステップ１１４（Ｓ１１４）では、被テスト回路２２０から出力された信号が制御回路２５０を介しテスター１０に読み出され、この読み出しは、テスター１０と半導体装置２００との通信であるため通信速度は低速である。テスター１０内における期待値比較器により比較され、検査が行なわれ良否が判断される。

これにより、本実施の形態における半導体装置の検査は終了する。

尚、ステップ１１２とステップ１１４を繰返し行なうことにより、検査の精度を高めることができ、出荷の際に不良品が混入することを防ぐことが可能となる。

本実施の形態における半導体装置では、アドレス・コマンドをテスター１０より逐次読み出す必要がないため、高速に対応した高価な検査装置を用いることなく、高速に検査を行なうことができ、半導体装置の製造コストを低下させることができる。

また、内部記憶装置（データ用）２３０に、データテストクロックに同期してテスト用データを入力および出力し、被テスト回路と同じクロックで、コマンド・アドレスに応じて、内部記憶装置（データ用）２３０と被テスト回路２２０への入出力信号を制御するようにしてもよい。

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。

本実施の形態は、検査が行なわれないときに、内部記憶装置をメモリとして用いることのできる構成のものである。

図５に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置３００は、被テスト回路３２０、制御回路３５０、内部記憶装置（データ用）３３０、内部記憶装置（アドレス・コマンド用）３４０、内部記憶装置（データ用）３３０に接続された選択回路３３１、内部記憶装置（アドレス・コマンド用）３４０に接続された選択回路３４１を有している。

検査を行なうときには、選択回路３３１、３４１により内部記憶装置（データ用）３３０及び内部記憶装置（アドレス・コマンド用）３４０の領域は、内部記憶装置（データ用）３３０及び内部記憶装置（アドレス・コマンド用）３４０として選択される。よって、これらの領域は内部記憶装置（データ用）３３０及び内部記憶装置（アドレス・コマンド用）３４０として使用される。

一方、検査が行なわれないときには、選択回路３３１、３４１により内部記憶装置（データ用）３３０と、内部記憶装置（アドレス・コマンド用）３４０の領域は、通常のメモリ領域として選択され、通常のメモリ領域として使用される。

このように、検査が行なわれないときには通常のメモリ領域として使用することができるため、半導体装置３００を有効的に活用することができる。

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。

本実施の形態は、２つの内部記憶装置（データ用）を有するものである。

図６に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置４００は、被テスト回路４２０、制御回路４５０、内部記憶装置（データ用）４３０、内部記憶装置（アドレス・コマンド用）４４０を有し、内部記憶装置（データ用）４３０内には、内部記憶装置（入力データ用）４３１、内部記憶装置（出力データ用）４３２を有している。

内部記憶装置（入力データ用）４３１には、被テスト回路４２０に送信したテストパターンが記憶され、内部記憶装置（出力データ用）４３２には、被テスト回路４２０にから出力されたデータが記憶される。

このように、内部記憶装置（入力データ用）４３１、内部記憶装置（出力データ用）４３２を設けることにより、被テスト回路４２０の送信側又は受信側の一方のみの検査が可能となる。また、半導体装置４００における制御回路４５０の内部において比較をすることが可能となり、より高速に検査を行なうことができる。

〔第４の実施の形態〕
次に、第４の実施の形態について説明する。

本実施の形態は、被テスト回路を複数に分けて、同時に検査を行なうことにより、より高速に検査を行なうことが可能な半導体装置である。

図７に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置５００は、被テスト回路Ａ５２１、被テスト回路Ｂ５２２、被テスト回路Ｃ５２３、制御回路５５０、内部記憶装置（データ用）５３０、内部記憶装置（アドレス・コマンド用）５４０を有している。

本実施の形態における半導体装置５００は、被テスト回路Ａ５２１、被テスト回路Ｂ５２２、被テスト回路Ｃ５２３を同時に動作させることが可能である。これにより、複数の被テスト回路を同時に同時に動作させた場合のノイズの影響を検査することができ、また、被テスト回路Ａ５２１、被テスト回路Ｂ５２２、被テスト回路Ｃ５２３を同時に検査することが可能であるため、より高速な検査を行なうことができるものである。

〔第５の実施の形態〕
次に、第５の実施の形態について説明する。

本実施の形態は、内部記憶装置（データ用）としての機能を複数段のシフトレジスタにより構成したものである。

図８に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置６００は、被テスト回路６２０、制御回路６５０、内部記憶装置（アドレス・コマンド用）６４０、入力方向のシフトレジスタ群６３１、出力方向のシフトレジスタ群６３２を有している。シフトレジスタ群６３１は、シフトレジスタ６３３を入力方向に直列に接続したものにより構成されており、シフトレジスタ群６３２は、シフトレジスタ６３４を出力方向に直列に接続したものにより構成されている。

本実施の形態では、入力されたテストパターンのデータは制御回路６５０を介し、入力方向のシフトレジスタ群６３１より、順次被テスト回路６２０に入力されるものであり、被テスト回路６２０からの出力は、順次出力方向のシフトレジスタ群６３２に出力される。出力方向のシフトレジスタ群６３２からの出力は、制御回路６５０を介し、テスター１０に入力され期待値比較による検査が行なわれる。シフトレジスタ群６３１、６３２において、シフトレジスタ６３３、６３４をそれぞれ多段にすることにより、容易にタイミングの調整を図ることが可能となる。特に、テストパターンの入力を迅速に行なうことができるため、大規模チップにおいても高速に検査を行なうことができる。

〔第６の実施の形態〕
次に、第６の実施の形態について説明する。

本実施の形態は、トリガ信号及び出力データ出力開始トリガが被テスト回路より入力される構成のものである。

本実施の形態について、図９に示すフローチャート及び、図１０、図１１に示す本実施の形態における半導体装置の構成図に基づき説明する。

図１０に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置７００は、被テスト回路７２０、制御回路７５０、内部記憶装置（データ用）７３０、内部記憶装置（アドレス・コマンド用）７４０を有し、制御回路７５０内に比較器７５１を有するものである。また、制御回路７５０内には、シーケンサ７５２を有しており、シーケンサ７５２において状態が遷移する。

具体的には、シーケンサ７５２において、状態Ａは初期状態であり、状態Ｂは被テスト回路動作準備完了の状態であり、状態Ｃは被テスト回路のデータ出力待機の状態であり、状態Ｄは被テスト回路へデータを入力している状態であり、状態Ｅは、被テスト回路からのデータを出力し記憶している状態である。シーケンサ７５２においては、状態Ａ、状態Ｂ、状態Ｃ、状態Ｄ、状態Ｅの順に遷移し、この後、更に状態Ａに遷移することにより、遷移を繰り返す。

本実施の形態における半導体装置７００は、被テスト回路７２０からのトリガ信号が制御回路７５０内の比較器７５１に入力することにより、制御回路７５０内のシーケンサ７５２の制御を行なうものである。

図９に基づき本実施の形態の半導体装置の検査方法について説明する。

最初に、ステップ２０２（Ｓ２０２）では、テスター１０においてアドレス・コマンド・テストパターンのデータを準備する。

次に、ステップ２０４（Ｓ２０４）では、アドレス・コマンド・テストパターンをテスター１０から半導体装置７００に入力する。半導体装置７００に入力されたアドレス・コマンドは、半導体装置７００内の内部記憶装置（アドレス・コマンド用）７４０に記憶される。また、半導体装置７００に入力されたテストパターンのデータは、半導体装置７００内の内部記憶装置（データ用）７３０に記憶される。

次に、ステップ２０６（Ｓ２０６）では、被テスト回路７２０より制御回路７５０における比較器７５１に動作開始トリガ信号が入力される。これにより、制御回路７５０において検査動作が開始する。具体的には、図１０に示すように、被テスト回路７２０より比較器７５１に動作開始トリガ信号（動作準備完了のＳｔａｔｕｓ信号）が入力されると、比較器７５１から出力された信号がシーケンサ７５２内に入力し、初期状態である状態Ａから被テスト回路動作準備完了の状態である状態Ｂに遷移する。

次に、ステップ２０８（Ｓ２０８）では、被テスト回路７２０より制御回路７５０における比較器７５１に出力データ記憶開始トリガ信号が入力される。これにより、被テスト回路７２０からの出力を内部記憶装置（データ用）７３０に記憶可能な状態となる。具体的には、図１１に示すように、被テスト回路７２０より比較器７５１に出力データ記憶開始トリガ信号（動作開始トリガのＫ．Ｄａｔａ信号）が入力されると、比較器７５１から出力された信号がシーケンサ７５２内に入力し、被テスト回路動作準備完了の状態である状態Ｂから被テスト回路のデータ出力待機の状態である状態Ｃに遷移する。

次に、ステップ２１０（Ｓ２１０）では、内部記憶装置（アドレス・コマンド用）７４０に記憶されているアドレス・コマンドが制御回路７５０に読み出され、このアドレス・コマンドに基づき、内部記憶装置（データ用）７３０に記憶されているテストパターンのデータが読み出され、被テスト回路７２０に入力される。即ち制御回路７５０内では、シーケンサ７５２において状態Ｄ、即ち、被テスト回路へデータを入力している状態に遷移する。

次に、ステップ２１２（Ｓ２１２）では、被テスト回路７２０から出力された信号を内部記憶装置（データ用）７３０に記憶させる。即ち制御回路７５０内では、シーケンサ７５２において状態Ｅ、即ち、被テスト回路からのデータの出力を記憶している状態に遷移する。

次に、ステップ２１４（Ｓ２１４）では、被テスト回路７２０から出力された信号が制御回路７５０を介しテスター１０に読み出され、テスター１０内における期待値比較器により比較され、検査が行なわれ良否が判断される。

これにより、本実施の形態における半導体装置の検査は終了する。本実施の形態における半導体装置７００においては、半導体装置７００の内部において、検査の制御のためのトリガ信号が発せられ、このトリガ信号に基づき制御が行なわれるため、より高速に検査を行なうことができる。

〔第７の実施の形態〕
次に、第７の実施の形態について説明する。

本実施の形態における半導体装置は、検査の際に外部ループバック回路を接続することができるものである。

図１２に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置８００は、被テスト回路８２０、制御回路８５０、内部記憶装置（データ用）８３０、内部記憶装置（アドレス・コマンド用）８４０、制御回路８５０の内部に判別回路８５１を有しており、外部ループバック回路８６０と接続可能なものである。尚、本実施の形態では、外部ループバック回路８６０には遅延のためのバッファが設けられている。また、判別回路８５１には、被テスト回路８２０からの出力データ（ｄｅｔａ）が入力しており、出力データ有効（ｖａｌｉｄ）信号により、出力データとして有効な信号を取り込むものである。

本実施の形態のおける半導体装置８００は、被テスト回路８２０に入力されたテストパターンのデータは、被テスト回路８２０のＴＸから出力されて外部ループバック回路８６０に入力され、遅延された後再び外部ループバック回路８６０におけるＲＸから被テスト回路８２０に入力される。

図１２に示すように、被テスト回路８２０に入力されたテストパターン８０１は、温度、電圧、周囲の環境により、入力されたテストパターン８０１とは異なる出力データ８０２となる場合がある。このような出力データ８０２において、不必要なデータを判別回路８５１により削除することにより、正確な検査を行なうことができる。

即ち、高速インターフェースを特徴とする回路では、半導体装置の外部からの信号入力と、内部への信号出力の遅延時間がプロセスや検査条件によって変化する。また、被テスト回路８２０が、ＰＣＩＥｘｐｒｅｓｓ等の場合では、ＣＯＭ等のシンボルデータを受信データの中間に挿入する場合があり、このようなことをあらかじめ予測して期待値等を生成することができない。

このため、有効でない出力値もすべて内部記憶装置（データ用）８３０に記憶させ、テスター１０において、有効となるデータのみを選択して、期待値と比較する必要がある。よって、本実施の形態においては、被テスト回路８２０から判別回路８５１において不必要なデータを削除して検査を行なうことにより、テスター１０における複雑なテストプログラムが不要となり、また、内部記憶装置（データ用）８３０の容量も削減することができ、検査を高い精度でより高速に行なうことができる。

以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。

半導体装置の検査のためのテスターの構成図 半導体装置の検査を説明するための概念図 第１の実施の形態における半導体装置の構成図 第１の実施の形態における半導体装置を検査するためのフローチャート 第２の実施の形態における半導体装置の構成図 第３の実施の形態における半導体装置の構成図 第４の実施の形態における半導体装置の構成図 第５の実施の形態における半導体装置の構成図 第６の実施の形態における半導体装置を検査するためのフローチャート 第６の実施の形態における半導体装置の構成図（１） 第６の実施の形態における半導体装置の構成図（２） 第７の実施の形態における半導体装置の構成図 第７の実施の形態における半導体装置の要部を説明するための概念図

符号の説明

１０ テスター
２００ 半導体装置
２２０ 被テスト回路
２３０ 内部記憶装置（データ用）
２４０ 内部記憶装置（アドレス・コマンド用）
２５０ 制御回路

Claims (12)

1. テスターにより検査の行なわれる被テスト回路を含む半導体装置であって、
   前記テスターから前記半導体装置に入力されたテストパターンが記憶されるデータ用内部記憶装置と、
   前記テスターから前記半導体装置に入力されたアドレス・コマンドが記憶されるアドレス・コマンド用内部記憶装置と、
   前記アドレス・コマンド用内部記憶装置に記憶されているアドレス・コマンドに基づき、前記データ用内部記憶装置におけるテストパターンを前記被テスト回路に入力させ、また、前記被テスト回路から出力されたデータを前記データ用内部記憶装置に記憶させる制御回路と、
   を有することを特徴とする半導体装置。
2. 前記データ用内部記憶装置には、データ用内部記憶装置としての機能と、メモリとしての機能を選択するための選択回路が接続されており、前記検査が行なわれないときには、メモリとしての機能が選択されるものであり、
   前記アドレス・コマンド用内部記憶装置には、アドレス・コマンド用内部記憶装置としての機能と、メモリとしての機能を選択するための選択回路が接続されており、前記検査が行なわれないときには、メモリとしての機能が選択されるものであることを特徴とする請求項１に記載の半導体装置。
3. 前記データ用内部記憶装置は、入力データ用内部記憶装置と、出力データ用内部記憶装置とにより構成されているものであることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記被テスト回路への入出力は、１００ＭＨｚ以上の通信速度であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記被テスト回路は、複数であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 前記データ用内部記憶装置は、シフトレジスタを直列に複数段接続した構成のものであることを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 前記データ用内部記憶装置に記憶されているテストパターンの前記被テスト回路への入力は、前記被テスト回路から前記制御回路に伝達されるトリガ信号に基づき行なわれるものであることを特徴とする請求項１から６のいずれかに記載の半導体装置。
8. 前記被テスト回路から出力されたデータの前記データ用内部記憶装置への記憶は、前記被テスト回路から前記制御回路に伝達されるトリガ信号に基づき行なわれるものであることを特徴とする請求項１から７のいずれかに記載の半導体装置。
9. 前記データ用内部記憶装置に記憶されているテストパターンの前記被テスト回路への入力及び、前記被テスト回路から出力されたデータの前記データ用内部記憶装置への記憶は、複数回行なわれるものであることを特徴とする請求項１から８のいずれかに記載の半導体装置。
10. 前記被テスト回路は、前記半導体装置外における遅延化回路と接続するための接続端子が設けられていることを特徴とする請求項１から９のいずれかに記載の半導体装置。
11. 前記制御回路には、前記被テスト回路からの出力される信号のうち検査に不要な信号を除去する判別回路を有することを特徴とする請求項１から１０のいずれかに記載の半導体装置。
12. 前記テスターより期待値の情報が入力され、前記制御回路において前記期待値と前記被テスト回路の出力とを比較することにより検査が行なわれるものであることを特徴とする請求項１から１１のいずれかに記載の半導体装置。

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