JP5912844B2 - プログラマブルロジックデバイス - Google Patents
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- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Description
本実施の形態では、開示する発明の一態様に係るプログラマブルロジックデバイスの回路構成について、図1乃至図5を参照して説明する。
本実施の形態においては、実施の形態1に示すプログラマブルロジックデバイスが有する各トランジスタの作製方法について、図10乃至図13を用いて説明する。例として図6(C)に示す、トランジスタ121、トランジスタ171_A及びトランジスタ171_Bの作製方法について説明する。なお、図10乃至図13において、A−Bに示す断面図は、酸化物半導体にチャネル形成領域を有するトランジスタ121、n型チャネル型のトランジスタ171_A及びp型チャネル型のトランジスタ171_Bが形成される領域の断面図に相当し、C−Dに示す断面図は、酸化物半導体にチャネル形成領域を有するトランジスタ121のソース電極またはドレイン電極の一方とnチャネル型のトランジスタ171_Aのゲート電極とが接続されたノード172における断面図に相当する。なお、本実施の形態では、直接図示しないが、図6(C)に示すようにpチャネル型のトランジスタ171_Bのゲート電極もノード172と接続される。
本実施の形態では、先の実施の形態で示した酸化物半導体にチャネル形成領域を有するトランジスタについて、電界効果移動度を理論的に導出し、当該電界効果移動度を用いてトランジスタ特性を導出する。
本実施の形態では、先の実施の形態で示した酸化物半導体にチャネル形成領域を有するトランジスタについて、特にIn、Sn、Znを主成分とする酸化物半導体にチャネル形成領域を有するトランジスタについて説明する。
101 演算状態制御回路
102 状態記憶回路
103 コンフィグレーション状態切り替え回路
104 電源制御回路
105 演算回路部
106 コマンドデコーダ回路
107 電源回路
108 データ入出力バス
109 演算回路
110 コンフィグレーションデータバス
111 電源電圧バス
112 記憶回路
112_1 記憶回路
112_2 記憶回路
113 切替演算回路
113_1 切替演算回路
113_2 切替演算回路
121 トランジスタ
122 論理回路
122_1 論理回路
122_2 論理回路
122_3 論理回路
122_4 論理回路
123 切り替えトランジスタ
123_1 セレクタ回路
123_2 セレクタ回路
123_3 セレクタ回路
123_4 セレクタ回路
131 入出力部
132 制御回路部
133 タイマー回路
134 制御回路
141 入出力部
142 記憶回路
142_1 記憶回路
143 領域
144 領域
145 領域
146 領域
151 入出力部
152 コンフィグレーションデータ書込制御回路
153 コンフィグレーションデータ記憶回路
154 記憶領域
161 入出力部
162 電源切替回路
170 インバータ回路
171 トランジスタ
171_1 アナログスイッチ
171_2 アナログスイッチ
171_A トランジスタ
171_B トランジスタ
172 ノード
201 半導体基板
203 素子分離領域
205 pウェル領域
215 絶縁膜
217 絶縁膜
221 絶縁膜
225 絶縁膜
227 酸化物半導体膜
229 酸化物半導体膜
231 絶縁膜
233 ゲート電極
235 酸化物半導体膜
237 サイドウォール絶縁膜
239 ゲート絶縁膜
243 絶縁膜
245 絶縁膜
249 配線
250 配線
600 基板
602 下地絶縁膜
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 電極
616 層間絶縁膜
618 配線
620 保護膜
801 ステップ
802 ステップ
803 ステップ
804 ステップ
811 ステップ
812 ステップ
813 ステップ
814 ステップ
815 ステップ
816 ステップ
817 ステップ
818 ステップ
819 ステップ
820 ステップ
821 ステップ
822 ステップ
823 ステップ
824 ステップ
825 ステップ
831 ステップ
832 ステップ
833 ステップ
834 ステップ
835 ステップ
836 ステップ
837 ステップ
1101 下地絶縁膜
1102 絶縁物
1104 ゲート絶縁膜
1105 ゲート電極
1107 絶縁物
207a ゲート絶縁膜
207b ゲート絶縁膜
209a ゲート電極
209b ゲート電極
211a 不純物領域
211b 不純物領域
213a 不純物領域
213b 不純物領域
219a コンタクトプラグ
219d コンタクトプラグ
223a 配線
223c 配線
235a 領域
235b 領域
235c 領域
241a 電極
241b 電極
1103a 領域
1103b 領域
1103c 領域
1106a サイドウォール絶縁膜
1106b サイドウォール絶縁膜
1108a ソース電極
1108b ドレイン電極
Claims (7)
- コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、
前記演算回路のコンフィグレーションデータを書き換えることで前記論理状態を切り替えるコンフィグレーション状態切り替え回路と、
前記演算回路の電源電圧の供給または停止を切り替える電源制御回路と、
複数の前記演算回路の記憶データを記憶する状態記憶回路と、
前記記憶データをもとに、前記コンフィグレーション状態切り替え回路及び前記電源制御回路の制御を行う演算状態制御回路と、を有し、
前記演算回路と前記コンフィグレーション状態切り替え回路との間には、前記切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、前記切り替えトランジスタのゲートに前記コンフィグレーションデータを保持するプログラマブルロジックデバイス。 - コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、
前記演算回路のコンフィグレーションデータを書き換えることで前記論理状態を切り替えるコンフィグレーション状態切り替え回路と、
前記演算回路の電源電圧の供給または停止を切り替える電源制御回路と、
複数の前記演算回路のコンフィグレーション状態、電源状態、使用頻度及び最終使用時を記憶する状態記憶回路と、
前記コンフィグレーション状態、前記電源状態、前記使用頻度及び前記最終使用時をもとに、前記コンフィグレーション状態切り替え回路及び前記電源制御回路の制御を行う演算状態制御回路と、を有し、
前記演算回路と前記コンフィグレーション状態切り替え回路との間には、前記切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、前記切り替えトランジスタのゲートに前記コンフィグレーションデータを保持するプログラマブルロジックデバイス。 - 請求項2において、前記最終使用時は、演算状態制御回路が有するタイマー回路をもとに更新されるプログラマブルロジックデバイス。
- 請求項2または請求項3において、前記コンフィグレーション状態切り替え回路は、前記コンフィグレーション状態をもとに前記複数の演算回路の論理状態を検索し、該検索の結果をもとに前記コンフィグレーションデータを書き換えるプログラマブルロジックデバイス。
- 請求項2乃至請求項4のいずれか一において、前記電源制御回路は、前記電源状態をもとに前記複数の演算回路の電源状態を検索し、該検索の結果をもとに前記演算回路への電源電圧の供給を制御するプログラマブルロジックデバイス。
- 請求項2乃至請求項5のいずれか一において、前記コンフィグレーション状態切り替え回路は、前記使用頻度及び前記最終使用時をもとに、前記コンフィグレーションデータを書き換えるプログラマブルロジックデバイス。
- 請求項2乃至請求項6のいずれか一において、前記電源制御回路は、前記使用頻度及び前記最終使用時をもとに、前記演算回路への電源電圧の供給を制御するプログラマブルロジックデバイス。
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