KR20150127826A - 프로그래머블 로직 디바이스 - Google Patents

프로그래머블 로직 디바이스 Download PDF

Info

Publication number
KR20150127826A
KR20150127826A KR1020120057588A KR20120057588A KR20150127826A KR 20150127826 A KR20150127826 A KR 20150127826A KR 1020120057588 A KR1020120057588 A KR 1020120057588A KR 20120057588 A KR20120057588 A KR 20120057588A KR 20150127826 A KR20150127826 A KR 20150127826A
Authority
KR
South Korea
Prior art keywords
circuit
power supply
transistor
configuration data
arithmetic
Prior art date
Application number
KR1020120057588A
Other languages
English (en)
Other versions
KR101923228B1 (ko
Inventor
세이이찌 요네다
준 고야마
유따까 시오노이리
마사미 엔도
히로끼 뎀보
다쯔지 니시지마
히데또모 고바야시
가즈아끼 오시마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20150127826A publication Critical patent/KR20150127826A/ko
Application granted granted Critical
Publication of KR101923228B1 publication Critical patent/KR101923228B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17772—Structural details of configuration resources for powering on or off
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명은, 전원 전압의 공급을 정지해도 논리 회로의 결선 상태를 유지 가능한 프로그래머블 로직 디바이스에 있어서의 처리 속도의 향상 및 저소비 전력화를 도모하는 것을 목적의 하나로 한다.
논리 상태를 전환 가능한 복수의 연산 회로와, 연산 회로의 논리 상태를 전환하는 컨피규레이션 상태 전환 회로와, 연산 회로의 전원 전압의 공급 또는 정지를 전환하는 전원 제어 회로와, 복수의 연산 회로의 논리 상태 및 전원 전압의 상태를 기억하는 상태 기억 회로와, 상태 기억 회로의 기억 정보에 따라, 컨피규레이션 상태 전환 회로 및 전원 제어 회로의 제어를 행하는 연산 상태 제어 회로를 갖고, 연산 회로와 컨피규레이션 상태 전환 회로와의 사이에, 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터가 설치되어, 전원 제어 회로로부터의 전원 전압의 정지시에 상기 트랜지스터의 도통 상태를 유지한다.

Description

프로그래머블 로직 디바이스{PROGRAMMABLE LOGIC DEVIDE}
본 발명은, 전원의 공급이 정지해도 결선 형태의 유지가 가능한 프로그래머블 로직 디바이스에 관한 것이다.
프로그래머블 로직 디바이스(PLD: Programmable Logic Device)는, 제품 출하 후에 유저에 의한 내부의 논리 회로의 설계 변경이 가능하다는 점에서, 시작품으로부터 양산품에 이르기까지 이용이 진행되고 있다.
PLD로서는, 대표적으로 FPGA(Field Programmable Gate Array)가 있다. FPGA는 복수의 논리 회로를 갖고, 메모리부에 저장된 데이터(컨피규레이션 데이터)에 의해 논리 회로간의 결선 상태를 전환하는 스위치의 온 또는 오프를 제어함으로써, 제조 후에 있어서의 내부의 논리 상태의 변경을 가능하게 하고 있다.
최근에는, 전원 전압이 정지해도, 논리 회로의 결선 상태를 유지 가능한 프로그래머블 로직 디바이스에 대해서 연구 개발이 매우 활발하다(예를 들어 특허문헌 1).
[특허문헌 1] 일본 특허 공개 제2004-312701호 공보
특허문헌 1에 기재된 구성에서는, 프로그래머블 로직 디바이스에 있어서 컨피규레이션 데이터를 유지하는 메모리부에 강유전체 재료를 사용한 기억 소자가 사용되고 있다.
그러나, 강유전체 재료를 사용한 기억 소자는, 컨피규레이션 데이터의 기입시에 있어서 구조의 변화를 촉진시킬 필요가 있으며, 재기입 횟수에 한도가 있다. 따라서, 컨피규레이션 데이터의 반복된 재기입에 동반되는 기억 소자의 열화가 문제가 된다.
따라서, 본 발명의 한 형태에서는, 컨피규레이션 데이터의 반복된 재기입에 따른 기억 소자의 열화를 저감할 수 있으며, 또한 전원 전압의 공급을 정지해도 논리 회로의 결선 상태를 유지 가능한 프로그래머블 로직 디바이스를 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 한 형태는, 전원 전압의 공급의 정지와 전원 전압의 공급의 복귀를 전환할 때의 프로그래머블 로직 디바이스에 있어서의 처리 속도의 향상 및 저소비 전력화를 도모할 수 있는 프로그래머블 로직 디바이스를 제공하는 것을 과제의 하나로 한다.
본 발명의 한 형태는, 컨피규레이션 데이터에 의해 전환 트랜지스터의 도통 상태를 전환함으로써 논리 상태를 전환 가능한, 복수의 연산 회로와, 연산 회로의 컨피규레이션 데이터를 재기입함으로써 논리 상태를 전환하는 컨피규레이션 상태 전환 회로와, 연산 회로의 전원 전압의 공급 또는 정지를 전환하는 전원 제어 회로와, 복수의 연산 회로의 기억 데이터를 기억하는 상태 기억 회로와, 기억 데이터를 바탕으로 컨피규레이션 상태 전환 회로 및 전원 제어 회로의 제어를 행하는 연산 상태 제어 회로를 갖고, 연산 회로와 컨피규레이션 상태 전환 회로와의 사이에는, 전환 트랜지스터의 게이트에 접속된, 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터가 설치되어 있고, 전원 제어 회로로부터의 전원 전압의 정지시에, 전환 트랜지스터의 게이트에 컨피규레이션 데이터를 유지하는 프로그래머블 로직 디바이스이다.
본 발명의 한 형태는, 컨피규레이션 데이터에 의해 전환 트랜지스터의 도통 상태를 전환함으로써 논리 상태를 전환 가능한, 복수의 연산 회로와, 연산 회로의 컨피규레이션 데이터를 재기입함으로써 논리 상태를 전환하는 컨피규레이션 상태 전환 회로와, 연산 회로의 전원 전압의 공급 또는 정지를 전환하는 전원 제어 회로와, 복수의 연산 회로의 컨피규레이션 상태, 전원 상태, 사용 빈도 및 최종 사용시를 기억하는 상태 기억 회로와, 컨피규레이션 상태, 전원 상태, 사용 빈도 및 최종 사용시를 바탕으로, 컨피규레이션 상태 전환 회로 및 전원 제어 회로의 제어를 행하는 연산 상태 제어 회로를 갖고, 연산 회로와 컨피규레이션 상태 전환 회로와의 사이에는, 전환 트랜지스터의 게이트에 접속된 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터가 설치되어 있고, 전원 제어 회로로부터의 전원 전압의 정지시에, 전환 트랜지스터의 게이트에 컨피규레이션 데이터를 유지하는 프로그래머블 로직 디바이스이다.
본 발명의 한 형태에 있어서, 최종 사용시에는 연산 상태 제어 회로가 갖는 타이머 회로를 바탕으로 갱신되는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 한 형태에 있어서, 컨피규레이션 상태 전환 회로는, 컨피규레이션 상태를 바탕으로 복수의 연산 회로의 논리 상태를 검색하고, 상기 검색의 결과를 바탕으로 컨피규레이션 데이터를 재기입하는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 한 형태에 있어서, 전원 제어 회로는, 전원 상태를 바탕으로 복수의 연산 회로의 전원 상태를 검색하고, 상기 검색의 결과를 바탕으로 연산 회로로의 전원 전압의 공급을 제어하는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 한 형태에 있어서, 컨피규레이션 상태 전환 회로는, 사용 빈도 및 최종 사용시를 바탕으로 컨피규레이션 데이터를 재기입하는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 형태에 있어서, 전원 제어 회로는, 사용 빈도 및 최종 사용시를 바탕으로 연산 회로로의 전원 전압의 공급을 제어하는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 한 형태에 의해, 컨피규레이션 데이터의 반복된 재기입에 동반되는 기억 소자의 열화를 저감시킬 수 있다. 또한, 전원 전압의 공급을 정지해도 논리 회로의 결선 상태를 유지할 수 있다.
또한, 본 발명의 한 형태에 의해, 전원 전압의 공급의 정지와 전원 전압의 공급의 복귀를 전환할 때의 프로그래머블 로직 디바이스에 있어서, 처리 속도의 향상 및 저소비 전력화를 도모할 수 있다.
도 1은 기억 회로의 블록도이다.
도 2는 연산 상태 제어 회로의 블록도이다.
도 3은 상태 기억 회로의 블록도이다.
도 4는 컨피규레이션 상태 전환 회로의 블록도이다.
도 5는 전원 제어 회로의 블록도이다.
도 6은 기억 회로의 회로 구성을 설명하는 도면이다.
도 7은 프로그래머블 로직 디바이스의 동작을 설명하는 흐름도이다.
도 8은 프로그래머블 로직 디바이스의 동작을 설명하는 흐름도이다.
도 9는 프로그래머블 로직 디바이스의 동작을 설명하는 흐름도이다.
도 10은 프로그래머블 로직 디바이스의 제작 공정을 나타내는 도면이다.
도 11은 프로그래머블 로직 디바이스의 제작 공정을 나타내는 도면이다.
도 12는 프로그래머블 로직 디바이스의 제작 공정을 나타내는 도면이다.
도 13은 프로그래머블 로직 디바이스의 제작 공정을 나타내는 도면이다.
도 14는 본 발명의 한 형태에 관한 산화물 재료의 구조를 설명하는 도면이다.
도 15는 본 발명의 한 형태에 관한 산화물 재료의 구조를 설명하는 도면이다.
도 16은 본 발명의 한 형태에 관한 산화물 재료의 구조를 설명하는 도면이다.
도 17은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 18은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 19는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 20은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 21은 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 22는 측정에 사용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 23은 산화물 반도체막을 사용한 트랜지스터 특성의 그래프이다.
도 24는 시료 A 및 시료 B의 XRD 스펙트럼을 나타내는 도면이다.
도 25는 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 나타내는 도면이다.
도 26은 Ids 및 전계 효과 이동도의 Vgs 의존성을 나타내는 도면이다.
도 27은 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 나타내는 도면이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하면서 설명한다. 단, 본 발명의 구성은 많은 상이한 형태로 실시하는 것이 가능하며, 본 발명의 취지 및 그의 범위로부터 일탈하지 않고 그의 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시 형태의 기재 내용으로 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 것을 지시하는 부호는 상이한 도면간에 있어서 공통으로 한다.
또한, 각 실시 형태의 도면 등에 있어서 나타내는 각 구성의 크기, 층의 두께, 신호 파형, 또는 영역은, 명료화를 위해 과장되어 표기하고 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, A와 B가 접속되어 있다고 명시적으로 기재하는 경우는, A와 B가 전기적으로 접속되어 있는 경우와, A와 B가 기능적으로 접속되어 있는 경우와, A와 B이 직접 접속되어 있는 경우를 포함하는 것으로 한다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3, 내지 제N(N은 자연수)이라는 용어는, 구성 요소의 혼동을 피하기 위해 붙인 것이며, 수적으로 한정하는 것은 아니라는 것을 부기한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 한 형태에 관한 프로그래머블 로직 디바이스의 회로 구성에 대해서, 도 1 내지 도 5를 참조하여 설명한다.
도 1의 (A)에 프로그래머블 로직 디바이스의 구성을 나타낸다. 프로그래머블 로직 디바이스(100)는, 연산 상태 제어 회로(101), 상태 기억 회로(102), 컨피규레이션 상태 전환 회로(103), 전원 제어 회로(104) 및 연산 회로부(105)를 갖는다.
연산 상태 제어 회로(101)는, 커맨드 디코더 회로(106)로부터의 명령 신호(커맨드 신호) 및 상태 기억 회로(102)의 기억 데이터를 바탕으로, 컨피규레이션 상태 전환 회로(103) 및 전원 제어 회로(104)를 제어하기 위한 회로이다. 또한, 커맨드 디코더 회로(106)는, 프로그래머블 로직 디바이스(100)의 외부로부터의 신호를 해석하여 연산 상태 제어 회로(101)에 송신하는 회로이다.
상태 기억 회로(102)는, 연산 회로부(105)가 갖는 복수의 연산 회로(109)(ALU 회로라고도 함, ALU: Arithmetic and Logic Unit)가 상태를 기억하기 위한 회로이다. 예를 들어 복수의 연산 회로(109) 각각에 있어서의 컨피규레이션 상태, 전원 상태, 사용 빈도 및 최종 사용시에 관한 상태를 기억 데이터로서 기억하는 회로이다.
또한, 컨피규레이션 상태란, 연산 회로(109)에 기입된 컨피규레이션 데이터에 기초한 회로의 논리 상태를 말한다. 또한, 전원 상태란, 각 연산 회로(109)에 전원 전압이 공급되어 있는지의 여부에 관한 상태를 말한다. 또한, 사용 빈도란, 연산 회로(109)의 논리 상태가 전환된 후 상기 연산 회로(109)를 사용해서 연산이 이루어진 횟수를 카운트한 카운트수를 말한다. 또한, 최종 사용시에 관한 상태는, 연산 회로(109)의 논리 상태가 전환된 후 상기 연산 회로(109)를 마지막으로 사용한 시간을 기억하는 것이다.
컨피규레이션 상태 전환 회로(103)는, 각 연산 회로(109)에 기입하는 컨피규레이션 데이터를 연산 상태 제어 회로(101)의 제어에 따라 재기입하기 위한 회로이다. 구체적으로 컨피규레이션 상태 전환 회로(103)는, 연산 회로(109)가 취할 수 있는 논리 상태로 전환 가능한 컨피규레이션 데이터를 기억해 두고, 연산 상태 제어 회로(101)의 제어 신호에 따라 필요한 컨피규레이션 데이터를 소정의 연산 회로에 출력하기 위한 회로이다.
전원 제어 회로(104)는, 전원 회로(107)로부터의 전원 전압을 연산 상태 제어 회로(101)의 제어에 따라 각 연산 회로(109)에 공급할지 정지할지를 제어하기 위한 회로이다. 또한, 전원 전압을 공급할지 정지할지에 대해서는, 상태 기억 회로(102)의 기억 데이터에 따라 전환이 제어되게 된다.
연산 회로부(105)에는, 데이터 입출력 버스(108)를 거쳐서 입력 데이터 및 출력 데이터가 입출력된다. 또한, 연산 회로부(105)는 복수의 연산 회로(109)를 갖는다. 복수의 연산 회로(109)는, 컨피규레이션 상태 전환 회로(103)로부터의 컨피규레이션 데이터를 각 연산 회로(109)에 입력하기 위한 컨피규레이션 데이터 버스(110)에 접속되어 있다. 또한, 복수의 연산 회로(109)는, 전원 제어 회로(104)로부터의 전원 전압을 각 연산 회로(109)에 입력하기 위한 전원 전압 버스(111)에 접속되어 있다.
연산 회로(109)는, 컨피규레이션 데이터를 기억 가능한 기억 회로(112) 및 기억 회로(112)에 기억된 컨피규레이션 데이터에 따라 도통 상태가 전환 가능한 전환 트랜지스터에 의해, 논리 상태가 전환 가능한 전환 연산 회로(113)를 갖는다.
또한, 연산 회로(109)는 매트릭스 형상으로 설치되고, 복수의 연산 회로 사이를 행 방향 또는 열 방향으로 연장해서 컨피규레이션 데이터 버스(110) 및 전원 전압 버스(111)를 설치하는 구성으로 하면 좋다. 또한, 연산 회로(109)는 반드시 매트릭스 형상으로 설치할 필요는 없으며, 예를 들어 행 방향 또는 열 방향으로 인접시켜 설치하고, 컨피규레이션 데이터 버스(110) 및 전원 전압 버스(111)를 행 방향 또는 열 방향으로 연장해서 설치해도 좋다.
이어서, 도 1의 (B)에 도 1의 (A)에 나타낸 연산 회로(109)의 상세한 구성에 대해서 나타낸다. 도 1의 (B)에 나타내는 연산 회로(109)는, 복수의 기억 회로(112) 및 복수의 전환 연산 회로(113)를 갖는다. 도 1의 (B)에서는, 기억 회로(112_1) 및 기억 회로(112_2) 및 전환 연산 회로(113_1) 및 전환 연산 회로(113_2)를 갖는 구성에 대해서 나타내고 있다. 또한, 컨피규레이션 데이터 버스(110)는, 기억 회로(112_1) 및 기억 회로(112_2)마다 상이한 컨피규레이션 데이터가 입력되도록 복수의 배선을 갖는다. 또한, 전환 연산 회로(113_1) 및 전환 연산 회로(113_2)에는 데이터 입출력 버스(108)를 거쳐서 입력 데이터가 입력되어, 전환 연산 회로(113_1) 및 전환 연산 회로(113_2)에 의한 논리 상태에 따른 출력 데이터를 출력한다.
기억 회로(112_1) 및 기억 회로(112_2)는, 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터(121)를 갖고 있다. 또한, 전환 연산 회로(113_1) 및 전환 연산 회로(113_2)는, 복수의 논리 회로(122) 및 트랜지스터(121)마다 설치된 전환 트랜지스터(123)를 갖는다. 전환 트랜지스터(123)는, 도통 상태를 제어함으로써 논리 회로(122)간의 결선 상태를 제어할 수 있다. 결선 상태를 제어함으로써, 전환 연산 회로(113_1) 및 전환 연산 회로(113_2)는 논리 상태를 전환할 수 있다.
또한, 기억 회로(112_1) 및 기억 회로(112_2)가 갖는 트랜지스터(121)는, 트랜지스터의 오프 전류를 저감시킴으로써 전환 트랜지스터(123)의 게이트 전위의 유지가 가능해진다. 따라서, 도 1의 (B)의 구성에 의해, 전원 전압의 공급을 정지해도 논리 회로(122)간의 결선 상태를 유지할 수 있다.
또한, 도 1의 (B)의 구성에서는, 트랜지스터의 오프 전류를 저감시킴으로써 전환 트랜지스터의 게이트 전위를 유지하는 구성으로 함으로써, 전위를 유지함으로써 컨피규레이션 데이터의 유지를 가능하게 하는 것이다. 따라서, 도 1의 (B)의 트랜지스터의 도통 상태와 비도통 상태를 전환해서 컨피규레이션 데이터의 재기입 및 유지를 행하는 구성은, 구조 변화의 반복에 의해 컨피규레이션 데이터를 재기입 및 유지를 행하는 구성에 비해 기억 소자의 열화를 저감시킬 수 있다.
또한, 본 명세서에서 설명하는 오프 전류란, 트랜지스터가 비도통 상태일 때에 소스와 드레인 사이에 흐르는 전류를 말한다. ｎ 채널형의 트랜지스터(예를 들어, 임계값 전압이 0 내지 2V 정도)에서는, 게이트와 소스 사이에 인가되는 전압이 음의 전압인 경우에 소스와 드레인 사이를 흐르는 전류를 말한다.
본 실시 형태에서는, 기억 회로(112_1) 및 기억 회로(112_2)가 갖는 트랜지스터(121)의 오프 전류를 최대한 저감시키기 위한 구성으로서, 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터를 사용한다. 또한, 도면에 있어서, 도 1의 (B)에 나타낸 바와 같이 트랜지스터(121)에는, 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터인 것을 나타내기 위해 OS의 부호를 붙이고 있다.
산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 저감시키기 위한 스테빌라이저로서, 그 이외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 1종 혹은 복수종을 가져도 좋다.
예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체에 산화실리콘을 포함시켜도 좋다. 여기서, 예를 들어 In-Ga-Zn계 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 관계없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다. 이때, 상기 산화물 반도체에 있어서는, 화학양론비에 대하여 산소를 과잉으로 하면 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체막의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용해도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용해도 좋다.
이들로 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값 전압, 변동 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
산화물 반도체는 단결정이어도 좋고, 비단결정이어도 좋다. 비단결정의 경우, 아몰퍼스보다 높은 전계 효과 이동도를 예상할 수 있는 다결정인 것이 바람직하다. 또한, 비단결정의 경우 아몰퍼스여도 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조여도 좋다. 즉, 산화물 반도체는 아몰퍼스여도 좋고, 트랜지스터에 있어서의 전계 효과 이동도의 향상이나 신뢰성을 높이기 위해서는 산화물 반도체 중에 결정 성분을 포함하는 비아몰퍼스인 것이 보다 바람직하다.
또한, 산화물 반도체는 표면이 평탄한 것이 바람직하다. 표면이 평탄한 산화물 반도체막을 사용해서 트랜지스터를 제작했을 때 계면 산란을 저감시킬 수 있으며, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 수학식 1로 정의된다.
Figure pat00001
또한, 수학식 1에 있어서, S0은 측정면(좌표 (x1,y1)(x1,y2)(x2,y1)(x2,y2)로 표시되는 4점으로 표시되는 사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체 내의 수소를 철저하게 배제함으로써 고순도화된 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터는, 그의 오프 전류 밀도를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 더욱 바람직하게는 1zA/㎛ 이하로 할 수 있다. 따라서, 이 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터의 오프 전류에 비교해서 현저하게 낮다. 그 결과, 트랜지스터(121)가 비도통 상태일 때 전환 트랜지스터(123)의 게이트 전위를 장기간에 걸쳐서 유지할 수 있다.
또한, 산화물 반도체에 있어서, 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 더욱 바람직하게는 2×1016atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있으며, 트랜지스터의 오프 전류 상승의 원인이 되기 때문이다.
또한, 산화물 반도체에는 5×1018atoms/cm3 이하의 질소가 포함되어도 좋다.
또한, 상기에 있어서, 산화물 반도체 재료 대신에 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료를 사용해도 좋다. 예를 들어, 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들어 에너지 갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용할 수 있다. 또한, 트랜지스터 대신에 MEMS 스위치 등을 사용해서 배선간의 접속을 분리함으로써, 전환 트랜지스터(123)의 게이트 전위의 유지를 실현하는 구성으로 해도 좋다.
이어서, 도 2에 도 1의 (A)에 나타낸 연산 상태 제어 회로(101)의 상세한 구성에 대해서 나타낸다. 도 2에 나타내는 연산 상태 제어 회로(101)는, 입출력부(131), 제어 회로부(132), 타이머 회로(133) 및 상태 기억 회로 판독 기입 제어 회로(134)를 갖는다.
입출력부(131)는, 커맨드 디코더 회로(106)로부터의 명령 신호가 입력되어, 제어 회로부(132)에 명령 신호를 출력하는 회로이다.
제어 회로부(132)는, 입출력부(131)로부터의 명령 신호 및 상태 기억 회로 판독 기입 제어 회로(134)를 거친 상태 기억 회로(102)의 기억 데이터를 바탕으로, 컨피규레이션 상태 전환 회로(103) 및 전원 제어 회로(104)를 제어하기 위한 회로이다. 예를 들어 제어 회로부(132)는, 명령 신호가 입력 데이터의 논리합을 출력 데이터로서 출력하는 명령인 경우, 상태 기억 회로(102)의 기억 데이터를 바탕으로 해당하는 논리합의 연산이 가능한 연산 회로(109)가 연산 회로부(105)에 있는지, 상기 연산 회로에 전원 전압이 공급되어 있는지 등의 기억 데이터에 맞추어, 컨피규레이션 상태 전환 회로(103) 및 전원 제어 회로(104)를 제어하는 회로이다.
타이머 회로(133)는, 각 연산 회로(109)가 마지막으로 연산을 행한 시간에 관한 최종 사용시를 검출하기 위한 회로이다. 타이머 회로(133)는 카운터 회로 등을 사용해서 구성하면 좋다.
상태 기억 회로 판독 기입 제어 회로(134)는, 컨피규레이션 상태 전환 회로(103) 및 전원 제어 회로(104)를 제어하기 위한 기억 데이터를 상태 기억 회로(102)로부터 판독하고, 또한 명령 신호에 따른 연산 회로(109)에서의 최종 사용시를 타이머 회로(133)를 바탕으로 기입하기 위한 회로이다.
이어서, 도 3에 도 1의 (A)에 나타낸 상태 기억 회로(102)의 상세한 구성에 대해서 나타낸다. 도 3에 나타내는 상태 기억 회로(102)는, 입출력부(141) 및 복수의 기억 회로(142_1 내지 142_N)(N은 자연수)를 갖는다. 또한, 도 3에서는 복수의 기억 회로(142_1 내지 142_N)로 나누어서 나타내고 있지만, 하나의 기억 회로 내의 기억 영역을 복수의 영역으로 나누어서 복수의 기억 회로(142_1 내지 142_N)와 마찬가지의 기능을 얻는 구성이어도 좋다.
입출력부(141)는 제어 회로부(132)로부터의 기입 신호가 입력되어, 제어 회로부(132)에 기억 데이터를 출력하기 위한 회로이다.
상태 기억 회로(102)는 연산 회로부(105)가 갖는 복수의 연산 회로(109)의 상태를 기억하기 위해, 복수의 기억 회로(142_1 내지 142_N)를 복수의 연산 회로(109)에 대응해서 갖고 있다. 복수의 기억 회로(142_1 내지 142_N)는, 각각 복수의 연산 회로(109)의 컨피규레이션 상태를 기억하는 영역(143), 전원 상태를 기억하는 영역(144), 사용 빈도를 기억하는 영역(145) 및 최종 사용시에 관한 정보를 기억하는 영역(146)을 갖는다. 각 영역(143) 내지 영역(146)에 기억되는 정보는, 기억 데이터로서 연산 상태 제어 회로(101)로부터 기입되어, 연산 상태 제어 회로(101)에 판독된다.
또한, 컨피규레이션 상태를 기억하는 영역(143)에는, 연산 회로(109)에 기입된 컨피규레이션 데이터에 기초한 회로의 논리 상태의 정보가 기억된다. 또한, 전원 상태를 기억하는 영역(144)에는, 각 연산 회로(109)에 전원 전압이 공급되어 있는지의 여부에 관한 정보가 기억된다. 또한, 사용 빈도를 기억하는 영역(145)에는, 연산 회로(109)의 논리 상태가 전환된 후 상기 연산 회로(109)를 사용해서 연산이 이루어진 횟수를 카운트한 카운트수에 관한 정보가 기억된다. 또한, 최종 사용시에 관한 정보를 기억하는 영역(146)은, 연산 회로(109)의 논리 상태가 전환된 후 상기 연산 회로(109)를 사용한 시간에 관한 정보가 기억된다.
이어서 도 4에 도 1의 (A)에 나타낸 컨피규레이션 상태 전환 회로(103)의 상세한 구성에 대해서 나타낸다. 도 4에 나타내는 컨피규레이션 상태 전환 회로(103)는, 입출력부(151), 컨피규레이션 데이터 기입 제어 회로(152) 및 컨피규레이션 데이터 기억 회로(153)를 갖는다.
입출력부(151)는, 연산 상태 제어 회로(101)로부터의 제어 신호가 입력되어, 당해 제어 신호를 컨피규레이션 데이터 기입 제어 회로(152)에 출력하는 회로이다.
컨피규레이션 데이터 기입 제어 회로(152)는, 연산 상태 제어 회로(101)로부터의 제어 신호에 따라 연산 회로(109)가 취할 수 있는 논리 상태로 전환 가능한 컨피규레이션 데이터를 기억하는 컨피규레이션 데이터 기억 회로(153)로부터 컨피규레이션 데이터를 판독하고, 연산 회로부(105)의 소정의 연산 회로(109)에 컨피규레이션 데이터 버스(110)를 거쳐서 출력하는 회로이다.
컨피규레이션 데이터 기억 회로(153)는, 연산 회로(109)가 취할 수 있는 논리 상태로 전환 가능한 컨피규레이션 데이터를 기억하기 위한 기억 영역(154)을 갖는 회로이다. 그리고, 컨피규레이션 데이터 기억 회로(153)는, 컨피규레이션 데이터 기입 제어 회로(152)의 제어에 따라 소정의 컨피규레이션 데이터를 판독하고, 컨피규레이션 데이터 기입 제어 회로(152)에 출력하는 회로이다.
이어서 도 5에 도 1의 (A)에 나타낸 전원 제어 회로(104)의 상세한 구성에 대해서 나타낸다. 도 5에 나타내는 전원 제어 회로(104)는, 입출력부(161) 및 전원 전환 회로(162)를 갖는다.
입출력부(161)는, 연산 상태 제어 회로(101)로부터의 제어 신호가 입력되어, 당해 제어 신호를 전원 전환 회로(162)에 출력하는 회로이다.
전원 전환 회로(162)는, 연산 상태 제어 회로(101)의 제어 신호에 따라 전원 회로(107)로부터의 전원 전압을 연산 회로부(105)가 갖는 각 연산 회로(109)에 공급할지 정지할지를 제어하기 위한 회로이다. 전원 전환 회로(162)는, 각 연산 회로(109)에 공급하는 전원 전압을 개별적으로 제어하기 위한 스위치 등의 도통 상태를 전환하고, 전원 전압 버스(111)를 거쳐서 전원 전압의 공급 또는 정지를 제어하게 된다.
이어서 도 6의 (A)에 도 1의 (B)에 나타낸 기억 회로(112_1) 및 전환 연산 회로(113_1)의 연산 회로부(105)의 구체적인 구성에 대해서 나타낸다.
도 6의 (A)에 나타내는 일례에서는, 전환 연산 회로(113_1)가 갖는 전환 트랜지스터(123)로서 아날로그 스위치를 갖는 셀렉터 회로(123_1 내지 123_4)를 설치하는 구성으로 한다. 그리고, 각 셀렉터 회로 내의 아날로그 스위치의 도통 상태를 제어하기 위한 신호는 3조의 트랜지스터(121)를 설치하고, 각각 컨피규레이션 데이터로서 D0 내지 D2 및 DB0 내지 DB2로서 공급되는 예를 설명한다. 또한, 트랜지스터(121)의 도통 상태를 제어하기 위한 신호로서 게이트 선택 제어 신호 GSE가 공급되는 예를 설명한다.
또한, 컨피규레이션 데이터 D0 내지 D2 및 DB0 내지 DB2, 및 게이트 선택 제어 신호 GSE는, 도 1의 (A)에서 설명한 컨피규레이션 데이터 버스(110)를 거쳐서 공급되는 신호이다. 또한, 어떠한 신호도 H 레벨의 전위에 의한 신호(H 신호) 또는 L 레벨의 전위의 신호(L 신호)가 공급된다. 또한, L 신호는 접지 전위의 신호인 것이 바람직하다.
도 6의 (B)에는 셀렉터 회로(123_1)의 회로 구성예를 나타내고 있다. 도 6의 (B)에 나타내는 셀렉터 회로(123_1)는 아날로그 스위치(171_1) 및 아날로그 스위치(171_2)를 갖는다. 아날로그 스위치(171_1) 및 아날로그 스위치(171_2)는 ｎ 채널형 트랜지스터 및 p 채널형을 조합해서 구성된다. 그 때문에 도 6의 (A)에 나타내는 일례에서는, 기억 회로(112_1)에는 셀렉터 회로(123_1)에 1조의 트랜지스터(121)를 설치하는 구성이 된다. 그리고, 트랜지스터(121)의 소스 및 드레인 중 하나로부터 컨피규레이션 데이터 D0 및 DB0이 공급되어, 아날로그 스위치(171_1 또는 아날로그 스위치(171_2)를 도통 상태로 함으로써 입력 단자 IN1 또는 입력 단자 IN2의 신호를 출력 단자 OUT에 출력한다.
또한, 도 6의 (A)에 나타내는 일례에서는, 전환 연산 회로(113_1)가 갖는 논리 회로로서 논리곱을 연산하는 논리 회로(122_1), 논리합을 연산하는 논리 회로(122_2), 배타적 논리합을 연산하는 논리 회로(122_3), 가산 연산하는 논리 회로(122_4)를 갖는 예를 나타낸다. 또한, 도 6의 (A)에 나타내는 일례에서는, 논리 회로(122_4)의 입력 단자측에는 인버터 회로(170)를 설치해서 논리 회로(122_4)로 감산 연산하는 구성에 대해서 나타내고 있다. 또한, 논리 회로(122_4)에 입력되는 신호 Cin은 가산 연산시의 자릿수 오름에 의한 신호이며, 자릿수 오름이 있으면 신호 Cout를 출력하는 것으로서 나타내고 있다.
도 6의 (A)에 나타내는 일례에서는, 컨피규레이션 데이터 D0 내지 D2 및 DB0 내지 DB2를 표 1과 같이 전환하여, 결선 상태를 전환함으로써 논리 상태를 전환할 수 있다. 또한, 표 1에 있어서 「1」은 H 신호, 「0」은 L 신호를 나타낸다. 표 1에 나타낸 바와 같이 컨피규레이션 데이터를 전환함으로써 전환 트랜지스터가 되는 셀렉터 회로의 도통 상태를 전환하고, 논리 상태를 전환할 수 있다. 그리고, 입력 단자 A, B로부터의 입력 데이터를 출력 단자 Y로부터의 출력 데이터로서 얻을 수 있다.
Figure pat00002
또한, 도 6의 (B)에서 나타낸 아날로그 스위치(171_1) 및 아날로그 스위치(171_2)가 갖는 트랜지스터(예를 들어 ｎ 채널형 트랜지스터 및 p 채널형 트랜지스터)를 트랜지스터(171_A) 및 트랜지스터(171_B)로 하면, 트랜지스터(121)는 도 6의 (C)에 나타낸 바와 같이 트랜지스터(171_A) 및 트랜지스터(171_B)의 게이트에 접속된다. 상술한 바와 같이 본 실시 형태에 있어서는, 기억 회로(112_1)가 갖는 트랜지스터(121)로서 트랜지스터의 오프 전류를 저감한 트랜지스터를 사용한다. 그 때문에 도 6의 (C)에 나타내는 트랜지스터(171_A) 및 트랜지스터(171_B)의 게이트 전위의 유지(도 6의 (C) 중 노드(172))가 가능해진다. 따라서, 도 6의 (A)의 구성에 의해 전원 전압의 공급이 정지한 상태여도, 트랜지스터(121)를 비도통 상태로 함으로써 논리 회로(122)간의 결선 상태를 유지할 수 있다.
또한, 도 6의 (C)의 구성에서는, 트랜지스터(121)의 오프 전류를 저감시킴으로써 트랜지스터(171_A) 및 트랜지스터(171_B)의 게이트 전위를 유지하는 구성으로 함으로써, 전위를 유지하여 컨피규레이션 데이터의 유지를 가능하게 하는 것이다. 따라서 도 6의 (A)의 트랜지스터의 도통 상태와 비도통 상태를 전환해서 컨피규레이션 데이터의 재기입 및 유지를 행하는 구성은, 구조 변화의 반복에 의해 컨피규레이션 데이터의 재기입 및 유지를 행하는 구성에 비해 기억 소자의 열화를 저감시킬 수 있다.
이어서, 도 1의 (A)에 나타내는 프로그래머블 로직 디바이스(100)의 동작에 대해서 도 7 내지 도 9의 흐름도를 사용해서 설명한다. 도 7에 나타내는 흐름도에서는, 사용 빈도가 낮은 연산 회로(109)의 전원 전압의 공급을 정지하여 저소비 전력화를 도모하는 동작에 대해서 설명한다.
또한, 본 명세서에 있어서의 신호 또는 전원 전압의 공급의 정지란, 신호 또는 전원 전압을 공급하는 배선에 신호 또는 전원 전압의 공급을 행하지 않는 것을 말한다. 또한, 본 명세서에 있어서의 신호 또는 전원 전압의 공급의 복귀란, 신호 또는 전원 전압을 공급하는 배선에 신호 또는 전원 전압의 공급을 정지하고 있었던 상태로부터 다시 공급을 재개하는 것을 말한다.
우선, 상태 기억 회로(102) 중에 기억된 연산 회로(109)에 관한 사용 빈도수 및 최종 사용시에 대해서 검색한다(스텝 801).
이어서, 검색한 연산 회로(109)에 관한 사용 빈도수 및 최종 사용시가 임의의 임계값 이하인지 판단한다(스텝 802). 또한, 임계값은 연산 회로부(105)의 사용 상황에 따라 가변하는 구성이어도 좋다. 상기 임계값은, 사용 빈도가 낮거나 또는 사용 빈도가 간헐적인 연산 회로를 검출하여, 당해 연산 회로의 전원 전압을 정지하기 위한 것이다.
이어서, 스텝 802에서 해당하는 연산 회로(109)가 있는 경우, 상기 연산 회로(109)의 전원 전압을 정지한다(스텝 803). 또한, 스텝 802에서 해당하는 연산 회로(109)가 없는 경우, 종료한다.
이어서, 스텝 802에서 해당하는 연산 회로(109)의 전원 상태에 대해서 상태 기억 회로(102) 중의 기억 데이터를 재기입하는 처리를 행한다(스텝 804).
이상이 프로그래머블 로직 디바이스에 있어서의 사용 빈도가 낮은 연산 회로(109)의 전원 전압의 공급을 정지하는 동작의 설명이다. 본 실시의 한 형태는, 전원 전압의 공급의 정지와 전원 전압의 공급의 복귀를 전환할 때의 프로그래머블 로직 디바이스에 있어서, 저소비 전력화를 도모할 수 있다.
이어서, 도 8에 나타내는 흐름도에서는, 전원 전압이 공급된 연산 회로(109), 전원 전압의 공급이 정지된 연산 회로(109)가 연산 회로부(105)에 혼재하는 상태에서 소정의 연산 처리를 행하기 위한 동작에 대해서 설명한다.
우선, 상태 기억 회로(102) 중에 기억된 기억 데이터로부터, 연산 회로(109)의 컨피규레이션 상태(도 8 중, 컨피그 상태로 약기)를 검색한다(스텝 811).
이어서, 해당하는 컨피규레이션 상태가 연산 회로(109)로부터 검출되었는지를 판단한다(스텝 812). 또한, 스텝 812는, 예를 들어 입력 데이터를 논리합으로 연산하고 싶은 경우, 연산 회로(109) 중에 논리합의 결선 상태에 있는 연산 회로(109)가 있는지의 여부를 검출하기 위한 스텝이다. 따라서, 해당하는 컨피규레이션 상태가 연산 회로(109)로부터 검출되는지 아닌지에 따라 처리가 나누어진다.
우선, 스텝 812에서 해당하는 컨피규레이션 상태가 연산 회로(109)로부터 검출된 경우에 대해서 설명한다. 이 경우, 상태 기억 회로(102) 중의 기억 데이터로부터, 상기 연산 회로(109)의 전원 상태에 관한 기억 데이터를 검색한다(스텝 813).
이어서, 해당하는 연산 회로(109)의 전원 전압의 공급 상태가 공급되어 있는지의 여부를 판단한다(스텝 814). 또한, 스텝 814에서 해당하는 연산 회로(109)의 전원 전압의 공급 상태가 공급되어 있지 않은 경우에는, 상태 기억 회로(102) 중의 해당하는 연산 회로(109)의 전원 상태를 공급 상태로 변경하여(스텝 815), 해당하는 연산 회로(109)에 전원 전압을 공급한다(스텝 816).
해당하는 연산 회로(109)에 전원 전압이 공급된 상태로 하고, 이어서 상태 기억 회로(102) 중의 해당하는 연산 회로(109)의 사용 빈도를 인크리먼트하여, 최종 사용시를 갱신한다(스텝 817).
이어서 해당하는 연산 회로에 입력 데이터를 입력하여, 소정의 연산 처리를 행한다(스텝 818).
또한, 스텝 812에서 해당하는 연산 회로(109)가 검출되지 않은 경우에 대해서 설명한다. 이 경우, 상태 기억 회로(102) 중의 연산 회로(109)에 관한 사용 빈도수 및 최종 사용시를 검색하여, 사용 빈도가 작거나 또는 최종 사용시로부터의 시간의 경과가 긴 연산 회로(109)를 검색한다(스텝 819).
이어서, 스텝 819에서 해당하는 연산 회로(109)의 전원 전압의 공급 상태가 공급되어 있는지의 여부를 판단한다(스텝 820). 또한, 스텝 820에서, 해당하는 연산 회로(109)의 전원 전압의 공급 상태가 공급되어 있지 않은 경우에는, 상태 기억 회로(102) 중의 해당하는 연산 회로(109)의 전원 상태를 공급 상태로 변경하여(스텝 821), 해당하는 연산 회로(109)에 전원 전압을 공급한다(스텝 822).
스텝 819에서 해당하는 연산 회로(109)에 전원 전압이 공급된 상태로 하고, 이어서 상태 기억 회로(102) 중의 해당하는 연산 회로(109)의 컨피규레이션 상태에 관한 기억 데이터를 스텝 811에 해당하는 컨피규레이션 상태로 변경한다(스텝 823). 스텝 823에서 컨피규레이션 상태를 변경한 연산 회로(109)는, 상태 기억 회로(102) 중의 해당하는 연산 회로(109)에 관한 사용 빈도 및 최종 사용시를 리셋한다(스텝 824).
이어서, 스텝 819에서 해당하는 연산 회로(109)를, 스텝 811에 해당하는 컨피규레이션 상태로 하기 위한 컨피규레이션 데이터를 기입한다(스텝 825).
이어서 해당하는 연산 회로에 입력 데이터를 입력하여, 소정의 연산 처리를 행한다(스텝 818).
이상이, 프로그래머블 로직 디바이스에 있어서의 전원 전압이 공급된 연산 회로(109), 전원 전압의 공급이 정지된 연산 회로(109)가 연산 회로부(105)에 혼재하는 상태에서 소정의 연산 처리를 행하기 위한 동작의 설명이다. 본 실시의 한 형태는, 전원 전압의 공급의 정지와 전원 전압의 공급의 복귀를 전환해서 효율적으로 연산 처리를 행할 수 있으며, 저소비 전력화를 도모할 수 있다.
이어서, 도 9에 나타내는 흐름도에서는, 동일한 연산 처리가 반복하여 행해지는 경우, 동일한 컨피규레이션 상태의 연산 회로(109)를 구성함으로써 연산 처리를 병렬화하여, 처리 속도의 향상을 도모하는 동작에 대해서 설명한다.
우선, 상태 기억 회로(102) 중에 기억된 연산 회로(109)에 관한 사용 빈도수 및 최종 사용시에 대해서 검색하여, 사용 빈도가 크거나 또는 최종 사용시가 짧은 연산 회로(109)에 대해서 검출한다(스텝 831).
이어서, 스텝 831에서 해당하는 연산 회로(109)가 존재한다고 판단되는 경우와, 스텝 831에서 해당하는 연산 회로가 존재하지 않는다고 판단되는 경우로 나누어진다(스텝 832). 또한, 해당하는 연산 회로(109)가 존재하지 않는다고 판단되는 경우에는, 처리는 종료가 된다.
이어서 스텝 831에서 해당하는 연산 회로(109)가 존재한다고 판단되는 경우, 상태 기억 회로(102) 중의 연산 회로(109)에 관한 사용 빈도수 및 최종 사용시를 검색하여, 사용 빈도가 작거나 또는 최종 사용시로부터의 시간의 경과가 긴 연산 회로(109)를 검색한다(스텝 833).
이어서 스텝 833에서 해당하는 연산 회로(109)가 존재한다고 판단되는 경우와, 스텝 833에서 해당하는 연산 회로가 존재하지 않는다고 판단되는 경우로 나누어진다(스텝 834). 또한, 해당하는 연산 회로(109)가 존재하지 않는다고 판단되는 경우에는, 처리는 종료가 된다.
이어서 스텝 834에서 해당하는 연산 회로(109)가 존재하는 경우, 스텝 832에서 해당하는 연산 회로(109)의 컨피규레이션 상태를 스텝 833에서 해당하는 연산 회로(109)의 컨피규레이션 상태에 카피한다(스텝 835).
이어서 스텝 835에서 컨피규레이션 상태를 변경한 연산 회로(109)는, 상태 기억 회로(102) 중의 해당하는 연산 회로(109)에 관한 사용 빈도 및 최종 사용시를 리셋한다(스텝 836).
이어서 스텝 835에서 컨피규레이션 상태를 변경한 연산 회로(109)를, 스텝 832에 해당하는 컨피규레이션 상태로 하기 위한 컨피규레이션 데이터를 기입한다(스텝 837).
이상이, 프로그래머블 로직 디바이스에 있어서의 동일한 연산 처리가 반복하여 행해지는 경우, 동일한 컨피규레이션 상태의 연산 회로(109)를 구성함으로써 연산 처리를 병렬화하여, 처리 속도의 향상을 도모하는 동작의 설명이다. 본 실시의 한 형태는, 전원 전압의 공급의 정지와 전원 전압의 공급의 복귀를 전환할 때의 프로그래머블 로직 디바이스에 있어서, 처리 속도의 향상을 도모할 수 있다.
이상 설명한 바와 같이, 본 발명의 한 형태는, 전원 전압의 공급의 정지와 전원 전압의 공급을 복귀를 전환할 때의 프로그래머블 로직 디바이스에 있어서, 처리 속도의 향상 및 저소비 전력화를 도모할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에 있어서는, 실시 형태 1에 나타낸 프로그래머블 로직 디바이스가 갖는 각 트랜지스터의 제작 방법에 대해서 도 10 내지 도 13을 사용해서 설명한다. 예로서 도 6의 (C)에 나타내는 트랜지스터(121), 트랜지스터(171_A) 및 트랜지스터(171_B)의 제작 방법에 대해서 설명한다. 또한, 도 10 내지 도 13에 있어서 A-B에 나타내는 단면도는, 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터(121), n형 채널형의 트랜지스터(171_A) 및 p형 채널형의 트랜지스터(171_B)가 형성되는 영역의 단면도에 상당하고, C-D에 나타내는 단면도는, 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터(121)의 소스 전극 또는 드레인 전극 중 하나와 ｎ채널형의 트랜지스터(171_A)의 게이트 전극이 접속된 노드(172)에 있어서의 단면도에 상당한다. 또한, 본 실시 형태에서는, 직접 도시하지 않았지만 도 6의 (C)에 나타낸 바와 같이 p 채널형의 트랜지스터(171_B)의 게이트 전극도 노드(172)와 접속된다.
우선, 도 10의 (A)에 나타낸 바와 같이, n형의 반도체 기판(201)에 소자 분리 영역(203)을 형성한 후, n형의 반도체 기판(201)의 일부에 p웰 영역(205)을 형성한다.
n형의 반도체 기판(201)으로서는, n형의 도전형을 갖는 단결정 실리콘 기판(실리콘 웨이퍼), 화합물 반도체 기판(SiC 기판, 사파이어 기판, GaN 기판 등)을 사용할 수 있다.
또한, n형의 반도체 기판(201) 대신에 SOI(Silicon On Insulator) 기판으로서, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열함으로써 표면으로부터 일정한 깊이에 산화층을 형성시킴과 함께, 표면층에 발생한 결함을 소멸시켜 제조된 소위 SIMOX(Separation by IMplanted OXygen) 기판이나, 수소 이온 주입에 의해 형성된 미소 보이드의 열 처리에 의한 성장을 이용해서 반도체 기판을 벽개하는 스마트 커트법이나, ELTRAN법(Epitaxial Layer Transfer: 캐논사의 등록 상표) 등을 사용해서 형성한 SOI 기판을 사용해도 좋다.
소자 분리 영역(203)은, LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용해서 형성한다.
p웰 영역(205)은, 붕소 등의 p형을 부여하는 불순물 원소가 5×1015cm-3 내지 1×1016cm-3 정도의 농도로 첨가되어 있다. p웰 영역(205)은, 반도체 기판(201)의 일부에 마스크를 형성한 후, 반도체 기판(201)의 일부에 붕소 등의 p형을 부여하는 불순물 원소를 첨가하여 형성된다.
또한, 여기에서는 n형의 반도체 기판을 사용하고 있지만, p형의 반도체 기판을 사용해서, p형의 반도체 기판에 n형을 부여하는 인, 비소 등의 불순물 원소가 첨가된 n웰 영역을 형성해도 좋다.
이어서, 도 10의 (B)에 나타낸 바와 같이, 반도체 기판(201) 위에 게이트 절연막(207a), 게이트 절연막(207b), 게이트 전극(209a) 및 게이트 전극(209b)을 형성한다.
열 처리를 행하여 반도체 기판(201)의 표면을 산화한 산화실리콘막을 형성한다. 또는, 열 산화법에 의해 산화실리콘막을 형성한 후, 질화 처리를 행하여 산화실리콘막의 표면을 질화시킴으로써, 산화실리콘막과 산소와 질소를 갖는 실리콘막(산화질화실리콘막)과의 적층 구조로 형성한다. 이어서, 산화실리콘막 또는 산질화실리콘막의 일부를 선택적으로 에칭하여, 게이트 절연막(207a) 및 게이트 절연막(207b)을 형성한다. 혹은, 두께 5 내지 50nm의 산화실리콘, 산화질화실리콘, 고유전율 물질(high-k 재료라고도 함)인 탄탈 산화물, 산화하프늄, 산화하프늄 실리케이트, 산화지르코늄, 산화알루미늄, 산화티타늄 등의 금속 산화물 또는 산화란탄 등의 희토류 산화물 등을 CVD법, 스퍼터링법 등을 사용해서 형성한 후, 선택적으로 일부를 에칭하여 게이트 절연막(207a) 및 게이트 절연막(207b)을 형성한다.
게이트 전극(209a) 및 게이트 전극(209b)은, 탄탈, 텅스텐, 티타늄, 몰리브덴, 크롬, 니오븀 등으로부터 선택된 금속 또는 이들의 금속을 주성분으로 하는 합금 재료 혹은 화합물 재료를 사용하는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 또한, 금속 질화물막과 상기한 금속막의 적층 구조로 게이트 전극(209a) 및 게이트 전극(209b)을 형성해도 좋다. 금속 질화물로서는, 질화텅스텐, 질화몰리브덴, 질화티타늄을 사용할 수 있다. 금속 질화물막을 형성함으로써 금속막의 밀착성을 향상시킬 수 있으며, 박리를 방지할 수 있다.
게이트 전극(209a) 및 게이트 전극(209b)은, 도전막을 스퍼터링법, CVD법 등에 의해 형성한 후, 상기 도전막의 일부를 선택적으로 에칭해서 형성된다.
여기에서는, 열 처리를 행하여 반도체 기판(201) 위의 표면을 산화한 산화실리콘막을 형성하고, 상기 산화실리콘막 위에 질화 탄탈막 및 텅스텐막이 적층된 도전막을 스퍼터링법에 의해 형성한 후, 산화실리콘막 및 도전막 각각 일부를 선택적으로 에칭하여, 게이트 절연막(207a), 게이트 절연막(207b), 게이트 전극(209a) 및 게이트 전극(209b)을 형성한다.
또한, 고집적화를 실현하기 위해서는, 게이트 전극(209a) 및 게이트 전극(209b)의 측면에 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터의 특성을 중시하는 경우에는, 게이트 전극(209a) 및 게이트 전극(209b)의 측면에 사이드 월 절연층을 형성할 수도 있다.
이어서, 도 10의 (C)에 나타낸 바와 같이, 반도체 기판(201)에 p형을 부여하는 불순물 원소를 첨가해서 p형의 불순물 영역(213a), p형의 불순물 영역(213b)을 형성한다. 또한, p웰 영역(205)에 n형을 부여하는 불순물 원소를 첨가하여, n형의 불순물 영역(211a), n형의 불순물 영역(211b)을 형성한다. n형의 불순물 영역(211a), n형의 불순물 영역(211b), p형의 불순물 영역(213a) 및 p형의 불순물 영역(213b)에 있어서의 n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소의 농도는, 1×1019/cm3 이상 1×1021/cm3 이하이다. n형을 부여하는 불순물 원소 및p형을 부여하는 불순물 원소는, 이온 도핑법, 이온 주입법 등을 적절히 사용해서 반도체 기판(201) 및 p웰 영역(205)에 첨가한다.
또한, 게이트 전극(209a) 및 게이트 전극(209b)의 측면에 사이드 월 절연층을 형성하는 경우, 당해 사이드 월 절연층과 중첩되는 영역에 n형의 불순물 영역(211a), n형의 불순물 영역(211b), p형의 불순물 영역(213a) 및 p형의 불순물 영역(213b)과는 상이한 불순물 농도의 불순물 영역을 형성할 수 있다.
이어서, 도 10의 (D)에 나타낸 바와 같이, 반도체 기판(201), 소자 분리 영역(203), 게이트 절연막(207a), 게이트 절연막(207b), 게이트 전극(209a) 및 게이트 전극(209b) 위에 스퍼터링법, CVD법 등에 의해 절연막(215) 및 절연막(217)을 형성한다.
절연막(215) 및 절연막(217)은, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화질화 알루미늄, 질화산화알루미늄, 질화 알루미늄 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 절연막(215)을 CVD법에 의해 형성함으로써, 절연막(215)의 수소 함유량이 높아진다. 이러한 절연막(215)을 사용해서 가열 처리를 행함으로써, 반도체 기판을 수소화하고, 수소에 의해 댕글링 본드를 종단시켜, 당해 반도체 기판 중의 결함을 저감시킬 수 있다.
또한, 절연막(217)으로서, BPSG(Boron Phosphorus Silicon Glass) 등의 무기 재료, 또는 폴리이미드, 아크릴 등의 유기 재료를 사용해서 형성함으로써, 절연막(217)의 평탄성을 높일 수 있다.
절연막(215) 또는 절연막(217)을 형성한 후, n형의 불순물 영역(211a), n형의 불순물 영역(211b), p형의 불순물 영역(213a), p형의 불순물 영역(213b)에 첨가된 불순물 원소를 활성화하기 위한 열 처리를 행한다.
이상의 공정에 의해, 도 10의 (D)에 나타낸 바와 같이 ｎ채널형의 트랜지스터(171_A) 및 p 채널형의 트랜지스터(171_B)를 제작할 수 있다.
이어서, 절연막(215, 217)의 일부를 선택적으로 에칭해서 개구부를 형성한다. 이어서, 개구부에 콘택트 플러그(219a) 내지 콘택트 플러그(219d)를 형성한다. 대표적으로는, 스퍼터링법, CVD법 등에 의해 도전막을 형성한 후, CMP(Chemical Mechanical Polishing)법이나 에칭 등에 의해 평탄화 처리를 행하고, 도전막이 불필요한 부분을 제거해서 콘택트 플러그(219a) 내지 콘택트 플러그(219d)를 형성한다.
콘택트 플러그(219a) 내지 콘택트 플러그(219d)가 되는 도전막은, WF6 가스와 SiH4 가스로부터 CVD법으로 텅스텐 실리사이드를 형성하고, 개구부에 매립함으로써 형성된다.
이어서, 절연막(217) 및 콘택트 플러그(219a) 내지 콘택트 플러그(219d) 위에 스퍼터링법, CVD법 등에 의해 절연막을 형성한 후, 상기 절연막의 일부를 선택적으로 에칭해서 홈부를 갖는 절연막(221)을 형성한다. 이어서, 스퍼터링법, CVD법 등에 의해 도전막을 형성한 후, CMP법이나 에칭 등에 의해 평탄화 처리를 행하고, 상기 도전막이 불필요한 부분을 제거해서 배선(223a) 내지 배선(223c)을 형성한다(도 11의 (A) 참조).
절연막(221)은, 절연막(215)과 마찬가지의 재료를 사용해서 형성할 수 있다.
배선(223a) 내지 배선(223c)으로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 또는 텅스텐으로 이루어지는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 이 티타늄막 위에 중첩하여 알루미늄막을 적층하고, 그 위에 티타늄막을 더 형성하는 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 좋다.
평탄화된 절연막(221) 및 배선(223a) 내지 배선(223c)을 사용함으로써 이후에 형성하는 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터에 있어서의 전기 특성의 변동을 저감시킬 수 있다. 또한, 고수율로 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터를 형성할 수 있다.
이어서, 가열 처리 또는 플라즈마 처리에 의해 절연막(221) 및 배선(223a) 내지 배선(223c)에 포함되는 수소를 탈리시키는 것이 바람직하다. 그 결과, 이후의 가열 처리에 있어서, 이후에 형성되는 절연막 및 산화물 반도체막 중에 수소가 확산되는 것을 방지할 수 있다. 또한, 가열 처리는, 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서 100℃ 이상 기판의 왜곡점 미만에서 행한다. 또한, 플라즈마 처리는, 희가스, 산소, 질소 또는 산화질소(아산화질소, 일산화질소, 이산화질소 등)를 사용한다.
이어서, 절연막(221) 및 배선(223a) 내지 배선(223c) 위에 스퍼터링법, CVD법 등에 의해 절연막(225)을 형성한다. 절연막(225)으로서는, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨, 산화알루미늄, 산화질화 알루미늄을 단층 또는 적층해서 형성한다. 또한, 절연막(225)으로서, 가열에 의해 산소의 일부가 탈리되는 산화 절연막을 사용해서 형성하는 것이 바람직하다. 가열에 의해 산소의 일부가 탈리되는 산화 절연막으로서는, 화학양론비를 만족하는 산소보다도 많은 산소를 포함하는 산화 절연막을 사용한다. 가열에 의해 산소의 일부가 탈리되는 산화 절연막은 가열에 의해 산소가 탈리되기 때문에, 후속 공정에서 행하는 가열에 의해 산화물 반도체막에 산소를 확산시킬 수 있다.
또한, 절연막(225)은, CMP 처리 등을 행해서 평탄화를 도모하는 것이 바람직하다. CMP 처리는 1회 행해도 좋고, 복수회 행해도 좋다. 복수회로 나누어서 CMP 처리를 행하는 경우에는 높은 연마 레이트의 1차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 상이한 연마를 조합함으로써, 절연막(225)의 표면의 평탄성을 더욱 향상시킬 수 있다.
또한, 절연막(225)을 평탄화시키는 처리로서는, 플라즈마 처리를 사용할 수도 있다. 플라즈마 처리는, 진공의 챔버에 불활성 가스, 예를 들어 아르곤 가스 등의 희가스를 도입하고, 피처리면을 음극으로 하는 전계를 가해서 행한다. 그 원리로서는 플라즈마 드라이 에칭법과 동등하지만, 불활성 가스를 사용해서 행한다. 즉, 이 플라즈마 처리는, 피처리면에 불활성 가스의 이온을 조사해서 스퍼터링 효과에 의해 표면이 미세한 요철을 평탄화하는 처리이다. 이것으로부터, 당해 플라즈마 처리를 「역스퍼터 처리」라고 칭할 수도 있다.
이 플라즈마 처리시, 플라즈마 중에는 전자와 아르곤의 양이온이 존재하고, 음극 방향으로 아르곤의 양이온이 가속된다. 가속된 아르곤의 양이온은 피처리면을 스퍼터한다. 이때, 상기 피처리면의 볼록부로부터 우선적으로 스퍼터된다. 피처리면에서 스퍼터된 입자는, 피처리면의 다른 장소에 부착된다. 이때, 상기 피처리면의 오목부에 우선적으로 부착된다. 이와 같이 볼록부를 깎고, 오목부를 매립함으로써 피처리면의 평탄성이 향상된다. 또한, 플라즈마 처리와 CMP 처리를 병용함으로써 절연막(225)의 평탄화를 더욱 도모할 수 있다.
또한, 당해 플라즈마 처리에 의해, 절연막(225) 표면에 부착된 수소, 수분, 유기물 등의 불순물을 스퍼터링의 효과로 제거하는 것도 가능하다.
또한, 산화물 반도체의 성막을 행하기 전에, 성막실의 가열 및 배기를 행해서 성막실 중의 수소, 물, 수산기, 수소화물 등의 불순물을 제거해 두는 것이 바람직하다. 특히 성막실의 내벽에 흡착되어 존재하는 이들의 불순물을 제거하는 것이 중요하다. 여기서, 가열 처리는, 예를 들어 100℃ 이상 450℃ 이하에서 행하면 된다. 또한, 성막실의 배기는, 드라이 펌프 등의 진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합해서 행하면 좋다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 또한, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효해진다. 또한, 이때, 불활성 가스를 도입하면서 불순물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다. 이러한 처리를 행해서 산화물 반도체의 성막 전에 성막실의 불순물을 제거함으로써, 산화물 반도체로의 수소, 물, 수산기, 수소화물 등의 혼입을 저감시킬 수 있다.
또한, 산화물 반도체막을 스퍼터링 장치로 성막하기 전에 스퍼터링 장치에 더미 기판을 반입하고, 더미 기판 위에 산화물 반도체막을 성막하여, 타깃 표면 또는 부착 방지판에 부착된 수소, 수분을 제거하는 공정을 행해도 좋다.
이어서, 절연막(225) 위에 스퍼터링법, 도포법, 인쇄법, 펄스 레이저 증착법 등을 사용해서 산화물 반도체막(227)을 형성한다(도 11의 (B) 참조). 여기에서는, 산화물 반도체막(227)으로서 스퍼터링법에 의해 1nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 30nm 이하의 두께로 산화물 반도체막을 형성한다. 산화물 반도체막(227)의 두께를 상기 두께로 함으로써, 트랜지스터의 미세화에 동반되어 발생할 우려가 있는 단채널 효과를 억제할 수 있다.
산화물 반도체막(227)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 저감시키기 위한 스테빌라이저로서, 그 이외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho),에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 가져도 좋다.
예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체에 산화실리콘을 포함시켜도 좋다. 여기서, 예를 들어 In-Ga-Zn계 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 관계없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다. 이때, 상기 산화물 반도체에 있어서는, 화학양론비에 대하여 산소를 과잉으로 하면 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체막의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용해도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용해도 좋다.
또한, 산화물 반도체막(227)에 있어서, 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 더욱 바람직하게는 2×1016atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있으며, 트랜지스터의 오프 전류의 상승의 원인이 되기 때문이다.
또한, 산화물 반도체막(227)에는 5×1018atoms/cm3 이하의 질소가 포함되어도 좋다.
또한, 산화물 반도체막(227)에 사용하는 것이 가능한 산화물 반도체는, 실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 와이드 밴드 갭 반도체로 한다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 저감시킬 수 있다.
산화물 반도체막(227)은 단결정 구조여도 좋고, 비단결정 구조여도 좋다. 후자의 경우 아몰퍼스 구조여도, 다결정 구조여도 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조여도, 비아몰퍼스 구조여도 좋다.
아몰퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용해서 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있으며, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는 보다 벌크 내 결함을 저감시킬 수 있으며, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 상술한 바와 같이 절연막(225)의 표면의 평균면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하로 하여, 그 위에 산화물 반도체막(227)을 형성하는 것이 바람직하다.
여기에서는, 산화물 반도체막(227)을 스퍼터링법에 의해 형성한다.
스퍼터링법에 사용하는 타깃으로서는, 예를 들어 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
산화물 반도체로서 In-Ga-Zn계 산화물의 재료를 사용하는 경우, 사용하는 타깃 중의 금속 원소의 원자수비는, 예를 들어 In:Ga:Zn=1:1:1(=1/3:1/3:1/3)(몰수비로 환산하면 In2O3:Ga2O3:ZnO=1:1:2), In:Ga:Zn=2:2:1(=2/5:2/5:1/5)(몰수비로 환산하면 In2O3:Ga2O3:ZnO=1:1:1) 등으로 하면 좋다. 이러한 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 타깃으로서 사용할 수 있다.
또한, 산화물 반도체로서 In-Sn-Zn계 산화물의 재료를 사용하는 경우, 사용하는 타깃 중의 금속 원소의 원자수비는, 예를 들어 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), In:Sn:Zn=2:1:5(=1/4:1/8:5/8), In:Sn:Zn=1:2:2(=1/5:2/5:2/5), In:Sn:Zn=20:45:35 등으로 하면 좋다. 이러한 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 타깃으로서 사용할 수 있다.
산화물 반도체로서 In-Zn계 산화물의 재료를 사용하는 경우, 사용하는 타깃 중의 금속 원소의 원자수비는, 예를 들어 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때 Z>1.5X+Y로 한다. 이러한 원자수비의 In-Zn 산화물이나 그 조성의 근방의 산화물을 타깃으로서 사용할 수 있다.
그러나, 이들로 한정되지 않으며, 필요로 하는 반도체 특성(이동도, 임계값, 변동 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 말하고, r은 예를 들어 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
또한, 스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다. 또한, 스퍼터링 가스는, 산화물 반도체막으로의 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 성막하는 처리실은 누설 레이트를 1×10-10Paㆍm3/초 이하로 하는 것이 바람직하고, 그에 따라 스퍼터링법에 의해 성막할 때 막 중으로의 불순물의 혼입을 저감시킬 수 있다. 이와 같이, 산화물 반도체막의 성막 공정에 있어서, 더욱 바람직하게는 산화 절연막의 성막 공정에 있어서, 처리실의 압력, 처리실의 누설 레이트 등에 있어서 불순물의 혼입을 최대한 억제함으로써, 산화물 반도체막에 포함되는 수소를 포함하는 불순물의 혼입을 저감시킬 수 있다. 또한, 산화 절연막으로부터 산화물 반도체막으로의 수소 등의 불순물의 확산을 저감시킬 수 있다.
또한, 산화물 반도체막(227)으로서, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 사용해도 좋다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 당해 결정부는 1변이 100nm 미만인 입방체 내에 수용되는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부와의 경계는 명확하지는 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그로 인해, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 볼 때 삼각형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 간단히 수직이라 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 간단히 평행이라 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 당해 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
CAAC-OS막에 포함되는 결정 구조의 일례에 대해서 도 14 내지 도 16을 사용해서 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 14 내지 도 16은 상측 방향을 c축 방향이라 하고, c축 방향과 직교하는 면을 ab면이라 한다. 또한, 간단히 상반부, 하반부라 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다. 또한, 도 14에 있어서, 원으로 둘러싸인 O는 4 배위의 O를 나타내고, 이중원으로 둘러싸인 O는 3 배위의 O를 나타낸다.
도 14의 (A)에 1개의 6 배위의 In과, In에 근접한 6개의 4 배위의 산소 원자(이하 4 배위의 O)를 갖는 구조를 나타낸다. 여기서는 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라 칭한다. 도 14의 (A)의 구조는 팔면체 구조를 취하지만, 간단화를 위해 평면 구조로 나타내고 있다. 또한, 도 14의 (A)의 상반부 및 하반부에는 각각 3개씩 4 배위의 O가 있다. 도 14의 (A)에 나타내는 소그룹은 전하가 0이다.
도 14의 (B)에 1개의 5 배위의 Ga와, Ga에 근접한 3개의 3 배위의 산소 원자(이하 3 배위의 O)와, Ga에 근접한 2개의 4 배위의 O를 갖는 구조를 나타낸다. 3 배위의 O는 모두 ab면에 존재한다. 도 14의 (B)의 상반부 및 하반부에는 각각 1개씩 4 배위의 O가 있다. 또한, In도 5 배위를 취하기 때문에, 도 14의 (B)에 나타내는 구조를 취할 수 있다. 도 14의 (B)에 나타내는 소그룹은 전하가 0이다.
도 14의 (C)에 1개의 4 배위의 Zn과, Zn에 근접한 4개의 4 배위의 O를 갖는 구조를 나타낸다. 도 14의 (C)의 상반부에는 1개의 4 배위의 O가 있고, 하반부에는 3개의 4 배위의 O가 있다. 또는, 도 14의 (C)의 상반부에 3개의 4 배위의 O가 있고, 하반부에 1개의 4 배위의 O가 있어도 된다. 도 14의 (C)에 나타내는 소그룹은 전하가 0이다.
도 14의 (D)에 1개의 6 배위의 Sn과, Sn에 근접한 6개의 4 배위의 O를 갖는 구조를 나타낸다. 도 14의 (D)의 상반부에는 3개의 4 배위의 O가 있고, 하반부에는 3개의 4 배위의 O가 있다. 도 14의 (D)에 나타내는 소그룹은 전하가 +1이 된다.
도 14의 (E)에 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 14의 (E)의 상반부에는 1개의 4 배위의 O가 있고, 하반부에는 1개의 4 배위의 O가 있다. 도 14의 (E)에 나타내는 소그룹은 전하가 -1이 된다.
여기서는 복수의 소그룹의 집합체를 중간 그룹이라 칭하고, 복수의 중간 그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라 칭한다.
여기서 이들의 소그룹끼리 결합하는 규칙에 대해서 설명한다. 도 14의 (A)에 나타내는 6 배위의 In의 상반부의 3개의 O는 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 In을 갖는다. 도 14의 (B)에 나타내는 5 배위의 Ga의 상반부의 1개의 O는 하측 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상측 방향에 1개의 근접 Ga를 갖는다. 도 14의 (C)에 나타내는 4 배위의 Zn의 상반부의 1개의 O는 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4 배위의 O의 수와, 그의 O의 하측 방향에 있는 근접 금속 원 자의 수는 동등하고, 마찬가지로 금속 원자의 하측 방향의 4 배위의 O의 수와, 그의 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4 배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상측 방향에 있는 4 배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4 배위의 O의 수와의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6 배위의 금속 원자(In 또는 Sn)가 하반부의 4 배위의 O를 개재해서 결합하는 경우, 4 배위의 O가 3개이기 때문에, 5 배위의 금속 원자(Ga 또는 In) 또는 4 배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들의 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4 배위의 O를 개재해서 결합한다. 또한, 이외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합해서 중간 그룹을 구성한다.
도 15의 (A)에 In-Sn-Zn계 산화물의 층 구조를 구성하는 중간 그룹의 모델도를 나타낸다. 도 15의 (B)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 15의 (C)는 도 15의 (B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
도 15의 (A)에 있어서는, 간단화를 위해 3 배위의 O는 생략하고, 4 배위의 O는 개수만 나타내고, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4 배위의 O가 있는 것을 ③으로서 나타내고 있다. 마찬가지로, 도 15의 (A)에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4 배위의 O가 있고, ①로서 나타내고 있다. 또한, 마찬가지로 도 15의 (A)에 있어서, 하반부에는 1개의 4 배위의 O가 있고, 상반부에는 3개의 4 배위의 O가 있는 Zn과, 상반부에는 1개의 4 배위의 O가 있고, 하반부에는 3개의 4 배위의 O가 있는 Zn을 나타내고 있다.
도 15의 (A)에 있어서, In-Sn-Zn계 산화물의 층 구조를 구성하는 중간 그룹은, 위에서부터 차례로 4 배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4 배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 3개의 4 배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4 배위의 O를 개재해서 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 1개의 4 배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4 배위의 O를 개재해서 4 배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
여기서 3 배위의 O 및 4 배위의 O인 경우, 결합 1개당 전하는 각각 -0.667, -0.5라 생각할 수 있다. 예를 들어, In(6 배위 또는 5 배위), Zn(4 배위), Sn(5 배위 또는 6 배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하-1을 취하는 구조로서, 도 14의 (E)에 나타낸 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹 1개에 대하여 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 15의 (B)에 나타낸 대그룹이 반복됨으로써, In-Sn-Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 산화물의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들어, 도 16의 (A)에 In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 16의 (A)에 있어서, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 차례로 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4 배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4 배위의 O를 개재해서 4 배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4 배위의 O를 개재해서, 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
도 16의 (B)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 16의 (C)는, 도 16의 (B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다.
여기서, In(6 배위 또는 5 배위), Zn(4 배위), Ga(5 배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은 전하가 0이 된다. 그로 인해, 이들의 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은 도 16의 (A)에 나타낸 중그룹으로 한정되지 않으며, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
산화물 반도체막(227)을 CAAC-OS막으로 하는 경우에는, 산화물 반도체막(227)을 성막할 때에 기판 온도가 200℃ 초과 700℃ 이하, 바람직하게는 300℃ 초과 500℃ 이하, 보다 바람직하게는 400℃ 이상 450℃ 이하가 되도록 기판을 가열한다. 이와 같이, 기판을 가열하면서 산화물 반도체막(227)을 성막함으로써, 산화물 반도체막(227)을 CAAC-OS막으로 할 수 있다.
또한, 상기한 온도 범위에서 가열하면서, 일원자층 이상 10nm 이하, 바람직하게는 2nm 이상 5nm 이하의 얇은 막 두께의 제1 산화물 반도체막을 성막한 후, 마찬가지의 방법으로 가열하면서 더욱 두꺼운 막 두께의 제2 산화물 반도체막을 성막하고, 제1 산화물 반도체막과 제2 산화물 반도체막을 적층해서 CAAC-OS막의 산화물 반도체막(227)을 형성해도 좋다.
또한, 산화물 반도체막(227)을 비정질 구조로 하는 경우에는, 산화물 반도체막(227)을 성막할 때에 기판의 가열을 행하지 않거나 또는 기판 온도를 200℃ 미만, 보다 바람직하게는 180℃ 미만으로 해서 기판을 가열한다. 이와 같이, 산화물 반도체막(227)을 성막함으로써, 산화물 반도체막(227)을 비정질 구조로 할 수 있다.
또한, 상기한 방법으로 산화물 반도체막을 비정질 구조로 해서 성막한 후, 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃, 더욱 바람직하게는 550℃ 이상의 온도에서 가열 처리를 행하고, 당해 비정질 구조의 산화물 반도체막의 적어도 일부를 결정화해서 CAAC-OS막의 산화물 반도체막(227)을 형성해도 좋다. 또한, 당해 열 처리는 불활성 가스 분위기하에서 행할 수 있다. 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 또한, 당해 열 처리는, 후술하는 탈수화 또는 탈수소화의 열 처리 등으로 겸하는 것도 가능하다.
산화물 반도체막(227)을 형성한 후, 산화물 반도체막(227)에 대하여 열 처리(제1 열 처리)를 행해도 좋다. 열 처리를 행함으로써, 산화물 반도체막(227) 중에 포함되는 수소 원자를 포함하는 물질을 더 제거하고, 산화물 반도체막(227)의 구조를 정돈하여, 에너지 갭 중의 결함 준위를 저감시킬 수 있다. 당해 열 처리는 불활성 가스 분위기하에서 행하고, 열 처리의 온도는 300℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또한 기판이 왜곡점을 갖는 경우에는 기판의 왜곡점 미만으로 한다. 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm이하)으로 한다.
당해 열 처리는, 예를 들어 저항 발열체 등을 사용한 전기로에 반도체 기판(201)을 도입하고, 질소 분위기하에서 450℃, 1시간의 조건에서 행할 수 있다.
또한, 열 처리 장치는 전기로로 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용해서 열 처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스 또는 질소와 같은 열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 가열 처리 장치로서 GRTA 장치를 사용하는 경우에는 그의 열 처리 시간이 짧기 때문에, 650℃ 내지 700℃의 고온에서 가열한 불활성 가스 중에서 기판을 가열해도 좋다.
또한, 상기 열 처리로 산화물 반도체막(227)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하인 공기)로 하는 것이 바람직하다. 특히 이들의 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 동일한 로에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm이하)으로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에서 저감된 산화물 반도체를 구성하는 주성분 재료 중 하나인 산소를 공급할 수 있다.
또한, 상술한 열 처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 당해 열 처리를 탈수화 또는 탈수소화 등으로 칭할 수도 있다. 당해 열 처리는, 예를 들어 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막의 형성 후 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이러한 탈수화 또는 탈수소화의 열 처리는 1회로 한정되지 않으며, 복수회 행해도 좋다.
이어서, 산화물 반도체막(227)의 일부를 선택적으로 에칭해서 산화물 반도체막(229)을 형성한다. 그로부터, 산화물 반도체막(229) 위에 스퍼터링법, CVD법 등에 의해 절연막(231)을 형성한다. 그리고, 절연막(231) 위에 게이트 전극(233)을 형성한다(도 12의 (A) 참조).
절연막(231)은, 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn계 산화물막 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 절연막(231)은, 절연막(225)에 나타낸 바와 같은 가열에 의해 산소가 탈리되는 산화 절연막을 사용해도 좋다. 절연막(231)에 가열에 의해 산소가 탈리되는 막을 사용함으로써 이후의 가열 처리에 의해 산화물 반도체막(229)에 발생하는 산소 결손을 수복할 수 있으며, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 절연막(231)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써 게이트 절연막의 두께를 얇게 해도 게이트 누설을 저감시킬 수 있다.
절연막(231)의 두께는 10nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하, 보다 바람직하게는 10nm 이상 30nm 이하로 하면 좋다.
게이트 전극(233)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용해서 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 하나 또는 복수로부터 선택된 금속 원소를 사용해도 좋다. 또한, 게이트 전극(233)은 단층 구조여도, 2층 이상의 적층 구조여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 이 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 막 또는 복수 조합한 합금막, 혹은 질화막을 사용해도 좋다.
또한, 게이트 전극(233)은, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
게이트 전극(233)은, 인쇄법 또는 잉크젯법에 의해 형성된다. 혹은, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막의 일부를 선택적으로 에칭해서 형성된다.
또한, 게이트 전극(233)과 절연막(231) 사이에, 절연막(231)에 접하는 재료층으로서 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 형성하는 것이 바람직하다. 이들 막은 5eV, 바람직하게는 5.5eV 이상의 일함수를 갖고, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있으며, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우, 적어도 산화물 반도체막(229)보다 높은 질소 농도, 구체적으로는 7 원자％ 이상의 질소를 포함하는 In-Ga-Zn-O막을 사용한다.
이 후, 가열 처리를 행하는 것이 바람직하다. 당해 가열 처리에 의해, 절연막(225) 및 절연막(231)으로부터 산화물 반도체막(229)에 산소를 확산시켜, 산화물 반도체막(229)에 포함되는 산소 결함을 보충하고, 산소 결함을 저감시킬 수 있다.
또한, 절연막(231)의 성막 후에 불활성 가스 분위기하에서, 또는 산소 분위기하에서 열 처리(제2 열 처리)를 행해도 좋다. 열 처리의 온도는 200℃ 이상 450℃ 이하로 하는 것이 바람직하고, 250℃ 이상 350℃ 이하로 하는 것이 보다 바람직하다. 이러한 열 처리를 행함으로써, 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 또한, 산화물 반도체막(229)과 접하는 절연막(231) 또는 절연막(225)이 산소를 포함하는 경우, 산화물 반도체막(229)에 산소를 공급하고, 상기 산화물 반도체막(229)의 산소 결손을 보충할 수도 있다. 이와 같이, 상술한 열 처리에는 산소를 공급하는 효과가 있기 때문에, 당해 열 처리를 가산화(가산소화) 등으로 칭할 수도 있다.
또한, 본 실시 형태에서는, 절연막(231)의 형성 후에 가산화의 열 처리를 행하고 있지만, 가산화의 열 처리의 타이밍은 이것으로 한정되지 않으며, 절연막(231)의 형성 후에 적절히 행하면 된다.
상술한 바와 같이, 탈수화 또는 탈수소화의 열 처리와 가산화의 열 처리를 적용하여 산화물 반도체막(229) 중의 불순물을 저감시키고, 산소 결손을 보충함으로써, 산화물 반도체막(229)을 그 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화할 수 있다.
이어서, 게이트 전극(233)을 마스크로서 산화물 반도체막(229)에 도펀트를 첨가하는 처리를 행한다. 그 결과, 도 12의 (B)에 나타낸 바와 같이 게이트 전극(233)에 덮여 도펀트가 첨가되지 않는 제1 영역(235a)과, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)을 형성한다. 게이트 전극(233)을 마스크로서 도펀트를 첨가하기 위해, 셀프 얼라인이며, 도펀트가 첨가되지 않는 제1 영역(235a) 및 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)을 형성할 수 있다. 또한, 게이트 전극(233)과 중첩하는 제1 영역(235a)은 채널 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)은, 전계 완화 영역으로서 기능한다. 또한, 제1 영역(235a) 및 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)을 산화물 반도체막(235)으로 나타낸다.
산화물 반도체막(235)의 제1 영역(235a)은 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 산화물 반도체 및 수소의 결합에 의해 수소의 일부가 도너가 되고, 캐리어인 전자가 발생하여 버린다. 그 때문에, 산화물 반도체막(235)의 제1 영역(235a) 중의 수소 농도를 저감시킴으로써, 임계값 전압의 마이너스 시프트를 저감시킬 수 있다.
도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1019atoms/cm3 미만으로 한다.
도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)은 도펀트를 포함하기 때문에, 캐리어 밀도 또는 결함을 증가시킬 수 있다. 이로 인해, 도펀트를 포함하지 않는 제1 영역(235a)과 비교해서 도전성을 높일 수 있다. 또한, 도펀트 농도를 지나치게 증가시키면, 도펀트가 캐리어의 이동을 저해하게 되고, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)의 도전성을 저하시키게 된다.
도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)은 도전율을 0.1S/cm 이상 1000S/cm 이하, 바람직하게는 10S/cm 이상 1000S/cm 이하로 하는 것이 바람직하다.
산화물 반도체막(235)에 있어서, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)을 가짐으로써, 채널 영역으로서 기능하는 제1 영역(235a)의 단부에 가해지는 전계를 완화시킬 수 있다. 이로 인해, 트랜지스터의 단채널 효과를 억제할 수 있다.
산화물 반도체막(229)에 도펀트를 첨가하는 방법으로서, 이온 도핑법 또는 이온 인플랜테이션법을 사용할 수 있다. 또한, 첨가하는 도펀트로서는, 붕소, 질소, 인 및 비소 중 적어도 1개 이상이 있다. 또는, 도펀트로서는 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 1개 이상이 있다. 또는, 도펀트로서는 수소가 있다. 또한, 도펀트로서 붕소, 질소, 인 및 비소 중 하나 이상과, 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 하나 이상과, 수소를 적절히 조합하여도 좋다.
또한, 산화물 반도체막(229)으로의 도펀트의 첨가는, 산화물 반도체막(229)을 덮어 절연막 등이 형성되어 있는 상태를 나타냈지만, 산화물 반도체막(229)이 노출되어 있는 상태에서 도펀트의 첨가를 행해도 좋다.
또한, 상기 도펀트의 첨가는 이온 도핑법 또는 이온 인플랜테이션법 등에 의해한 주입하는 이외의 방법으로도 행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜, 피첨가물에 대하여 플라즈마 처리를 행함으로써 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는, 드라이 에칭 장치나 CVD 장치, 고밀도 CVD 장치 등을 사용할 수 있다.
이 후, 가열 처리를 행해도 좋다. 당해 가열 처리의 온도는, 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는, 250℃로부터 325℃까지 서서히 온도 상승시키면서 가열해도 좋다.
당해 가열 처리에 의해 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)의 저항을 저감시킬 수 있다. 또한, 당해 가열 처리에 있어서, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)은, 결정 상태여도 비정질 상태여도 좋다.
이어서, 도 12의 (C)에 나타낸 바와 같이, 게이트 전극(233)의 측면에 사이드 월 절연막(237) 및 게이트 절연막(239), 및 전극(241a), 전극(24lb)을 형성한다.
사이드 월 절연막(237)은, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화질화 알루미늄, 질화산화알루미늄, 질화 알루미늄 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 사이드 월 절연막(237)으로서, 절연막(225)과 마찬가지로 가열에 의해 산소의 일부가 탈리되는 산화 절연막을 사용해서 형성해도 좋다.
여기서, 사이드 월 절연막(237)의 형성 방법에 대해서 설명한다.
우선, 절연막(231) 및 게이트 전극(233) 위에, 이후에 사이드 월 절연막(237)이 되는 절연막을 형성한다. 절연막은, 스퍼터링법, CVD법 등에 의해 형성한다. 또한, 당해 절연막의 두께는 특별히 한정은 없지만, 게이트 전극(233)의 형상에 따른 피복성을 고려하여 적절히 선택하면 좋다.
이어서, 절연막을 에칭함으로써 사이드 월 절연막(237)을 형성한다. 상기 에칭은 이방성이 높은 에칭이며, 사이드 월 절연막(237)은 절연막에 이방성이 높은 에칭 공정을 행함으로써 셀프 얼라인으로 형성할 수 있다.
또한, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)에 있어서, 전계 완화 영역으로서 기능하는 폭은 사이드 월 절연막(237)의 폭에 대응하고, 또한 사이드 월 절연막(237)의 폭은 게이트 전극(233)의 두께에도 대응한다는 점에서, 전계 완화 영역의 범위가 원하는 범위가 되도록 게이트 전극(233)의 두께를 정하면 좋다.
또한, 사이드 월 절연막(237)의 형성 공정과 함께, 이방성이 높은 에칭을 사용해서 절연막(231)을 에칭하고, 산화물 반도체막(229)을 노출시킴으로써 게이트 절연막(239)을 형성할 수 있다.
한 쌍의 전극(241a), 전극(24lb)은 배선(223a) 내지 배선(223c)과 마찬가지의 재료를 적절히 사용해서 형성할 수 있다. 또한, 한 쌍의 전극(241a), 전극(24lb)은 배선으로서도 기능시켜도 좋다.
한 쌍의 전극(241a), 전극(24lb)은, 인쇄법 또는 잉크젯법을 사용해서 형성된다. 또는, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막의 일부를 선택적으로 에칭해서 한 쌍의 전극(241a), 전극(24lb)을 형성한다.
한 쌍의 전극(241a), 전극(24lb)은, 사이드 월 절연막(237) 및 게이트 절연막(239)의 측면과 접하도록 형성되는 것이 바람직하다. 즉, 트랜지스터의 한 쌍의 전극(241a), 전극(24lb)의 단부가 사이드 월 절연막(237) 위에 위치하고, 산화물 반도체막(235)에 있어서 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)의 노출부를 모두 덮고 있는 것이 바람직하다. 그 결과, 도펀트가 포함되는 한 쌍의 제2 영역(235b), 제2 영역(235c)에 있어서, 한 쌍의 전극(241a), 전극(24lb)과 접하는 영역이 소스 영역 및 드레인 영역으로서 기능함과 함께, 사이드 월 절연막(237) 및 게이트 절연막(239)과 중첩되는 영역이 전계 완화 영역으로서 기능한다. 또한, 사이드 월 절연막(237)의 길이에 따라 전계 완화 영역의 폭을 제어할 수 있기 때문에, 한 쌍의 전극(241a), 전극(24lb)을 형성하기 위한 마스크 맞춤의 정밀도를 완화할 수 있다. 따라서, 복수의 트랜지스터에 있어서의 변동을 저감시킬 수 있다.
또한, 본 실시 형태에서는, 게이트 전극(233)의 측면에 접해서 사이드 월 절연막(237)을 설치했지만, 본 발명은 이것으로 한정되는 것은 아니며, 사이드 월 절연막(237)을 설치하지 않는 구성으로 할 수도 있다. 또한, 본 실시 형태에서는, 한 쌍의 제2 영역(235b), 제2 영역(235c)을 형성한 후에 사이드 월 절연막(237)을 설치했지만, 본 발명은 이것으로 한정되는 것은 아니며, 사이드 월 절연막(237)을 설치한 후에 한 쌍의 제2 영역(235b), 제2 영역(235c)을 형성해도 좋다. 이러한 구성으로 함으로써, 제1 영역(235a)을 사이드 월 절연막(237)과 중첩되는 영역까지 확장시킬 수 있다.
이어서, 도 13의 (A)에 나타낸 바와 같이, 스퍼터링법, CVD법, 도포법, 인쇄법 등에 의해 절연막(243) 및 절연막(245)을 형성한다.
절연막(243), 절연막(245)은, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화질화 알루미늄, 질화산화알루미늄, 질화 알루미늄 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 절연막(245)으로서, 외부로의 산소의 확산을 방지하는 절연막을 사용함으로써 절연막(243)으로부터 탈리되는 산소를 산화물 반도체막에 공급할 수 있다. 외부로의 산소의 확산을 방지하는 절연막의 대표예로서는, 산화알루미늄, 산화질화 알루미늄 등이 있다. 또한, 절연막(245)으로서, 외부로부터의 수소의 확산을 방지하는 절연막을 사용함으로써 외부로부터 산화물 반도체막으로의 수소의 확산을 저감시키는 것이 가능하고, 산화물 반도체막의 결손을 저감시킬 수 있다. 외부로부터의 수소의 확산을 방지하는 절연막의 대표예로서는, 질화실리콘, 질화산화실리콘, 질화 알루미늄, 질화산화알루미늄 등이 있다. 또한, 절연막(243)을, 가열에 의해 산소의 일부가 탈리되는 산화 절연막, 외부로의 산소의 확산을 방지하는 절연막과, 산화 절연막과의 3층 구조로 함으로써, 효율적으로 산화물 반도체막에 산소를 확산시킴과 함께 외부로의 산소의 탈리를 억제하는 것이 가능하고, 온도 및 습도가 높은 상태에서도 트랜지스터의 특성의 변동을 저감시킬 수 있다.
이상의 공정에 의해, 도 13의 (A)에 나타낸 바와 같이 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터(121)를 제작할 수 있다. 또한, 상기 트랜지스터(121)는, i형(진성 반도체) 또는 i형에 한없이 가까운 영역(235a)을 포함하는 산화물 반도체막(235)을 갖기 때문에, 매우 우수한 특성을 나타낸다.
또한, 본 실시 형태에서 트랜지스터(121)를 톱 게이트 구조로 했지만, 본 발명은 이것으로 한정되는 것은 아니며, 예를 들어 보텀 게이트 구조로 해도 좋다. 또한, 본 실시 형태에서 트랜지스터(121)는, 한 쌍의 전극(241a) 및 전극(24lb)이 한 쌍의 제2 영역(235b) 및 제2 영역(235c)의 상면의 적어도 일부와 접하는 구성으로 하고 있지만, 본 발명은 이것으로 한정되는 것은 아니며, 예를 들어 한 쌍의 제2 영역(235b) 및 제2 영역(235c)이 한 쌍의 전극(241a) 및 전극(24lb)의 적어도 일부와 접하는 구성으로 해도 좋다.
이어서, 절연막(215), 절연막(217), 절연막(221), 절연막(225), 절연막(243), 절연막(245) 각각 일부를 선택적으로 에칭하고, 개구부를 형성해서 게이트 전극(209a), 전극(241a) 및 전극(24lb)의 각각 일부를 노출시킨다. 이어서, 개구부에 도전막을 성막한 후, 상기 도전막의 일부를 선택적으로 에칭해서 전극(241a)에 접하여 배선(249)을, 전극(24lb)에 접하여 배선(250)을 형성한다. 배선(249) 및 배선(250)은, 콘택트 플러그(219a) 내지 콘택트 플러그(219d)에 나타내는 재료를 적절히 사용할 수 있다.
이상의 공정에 의해, 트랜지스터(121), 트랜지스터(171_A) 및 트랜지스터(171_B)를 제조할 수 있다.
이상에 나타낸 바와 같이, 트랜지스터(121)의 오프 전류를 충분히 작게 할 수 있는, 산화물 반도체와 같은 와이드 밴드 갭 반도체를 기억 회로의 트랜지스터에 사용함으로써, 전원 전압의 공급을 정지해도 컨피규레이션 데이터를 유지할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 본 실시 형태에 나타내는 구성, 방법끼리 조합해서 사용할 수도 있고, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수도 있다.
(실시 형태 3)
본 실시 형태에서는, 상술한 실시 형태에서 나타낸 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터에 대해서, 전계 효과 이동도를 이론적으로 도출하고, 당해 전계 효과 이동도를 사용해서 트랜지스터 특성을 도출한다.
산화물 반도체로 한정되지 않으며, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있지만, 레빈슨(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 하기 수학식 2로 표현할 수 있다.
Figure pat00003
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에서 유래한다고 가정하면, 레빈슨 모델에서는 하기 수학식 3으로 표현할 수 있다.
Figure pat00004
여기서, e는 전기소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 상관없다. 선형 영역에서의 드레인 전류 Id는, 하기 수학식 4로 표현할 수 있다.
Figure pat00005
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는 L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 수학식 4의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 하기 수학식 5가 된다.
Figure pat00006
수학식 5의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는 결함 밀도 N이 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 2 및 수학식 3으로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연물과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연물 계면으로부터 x만큼 이격된 장소에 있어서의 이동도 μ1은, 하기 수학식 6으로 표현할 수 있다.
Figure pat00007
여기서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은 실제의 측정 결과로부터 구할 수 있으며, 상기한 측정 결과로부터는 B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가한다하면(즉, 게이트 전압이 높아지면) 수학식 6의 제2항이 증가하기 때문에, 이동도 μ1은 저하된다는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 17에 나타낸다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, 센타우루스 디바이스를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 했다. 이들의 값은, 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연물의 두께는 100nm, 비유전율은 4.1로 했다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 17에 나타낸 바와 같이, 게이트 전압 1V를 약간 넘었을 때 이동도 100cm2/Vs 이상의 피크를 이루지만, 게이트 전압이 더욱 높아지면 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용해서 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 18 내지 도 20에 나타낸다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 21에 나타낸다. 도 21에 나타내는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 제2 영역(1103b) 및 제2 영역(1103c)을 갖는다. 제2 영역(1103b) 및 제2 영역(1103c)의 저항률은 2×10-3Ωcm로 한다.
도 21의 (A)에 나타내는 트랜지스터는 하지 절연막(1101)과, 하지 절연막(1101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성된다. 트랜지스터는 제2 영역(1103b), 제2 영역(1103c)과, 이들에 끼워져 있으며, 채널 형성 영역이 되는 진성의 제1 영역(1103a)과, 게이트 전극(1105)을 갖는다. 게이트 전극(1105)의 폭을 33nm로 한다.
게이트 전극(1105)과 제1 영역(1103a)의 사이에는 게이트 절연막(1104)을 갖고, 또한 게이트 전극(1105)의 양측면에는 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b), 게이트 전극(1105)의 상부에는, 게이트 전극(1105)과 다른 배선과의 단락을 방지하기 위한 절연물(1107)을 갖는다. 사이드 월 절연막의 폭은 5nm으로 한다. 또한, 제2 영역(1103b) 및 제2 영역(1103c)에 접하여 소스 전극(1108a) 및 드레인 전극(1108b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm로 한다.
도 21의 (B)에 나타내는 트랜지스터는 하지 절연막(1101)과, 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성되며, 제2 영역(1103b), 제2 영역(1103c)과, 이들에 끼워진 진성의 제1 영역(1103a)과, 폭 33nm의 게이트 전극(1105)과 게이트 절연막(1104)과 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b)과 절연물(1107)과 소스 전극(1108a) 및 드레인 전극(1108b)을 갖는 점에서 도 21의 (A)에 나타내는 트랜지스터와 동일하다.
도 21의 (A)에 나타내는 트랜지스터와 도 21의 (B)에 나타내는 트랜지스터의 차이점은, 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b) 아래의 반도체 영역의 도전형이다. 도 21의 (A)에 나타내는 트랜지스터에서는, 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 제2 영역(1103b) 및 제2 영역(1103c)이지만, 도 21의 (B)에 나타내는 트랜지스터에서는 진성의 제1 영역(1103a)이다. 즉, 제2 영역(1103b)(제2 영역(1103c))과 게이트 전극(1105)이 Loff만큼 겹치지 않는 영역이 되어 있다. 이 영역을 오프셋 영역이라고 하고, 그의 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는 사이드 월 절연막(1106a)(사이드 월 절연막(1106b))의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, 센타우루스 디바이스를 사용했다. 도 18은, 도 21의 (A)에 나타내는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 해서 계산한 것이다.
도 18의 (A)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 18의 (B)는 10nm로 한 것이며, 도 18의 (C)는 5nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에, 드레인 전류는 메모리 소자 등에서 필요로 되는 10μA를 초과한다는 것이 나타났다.
도 19는, 도 21의 (B)에 나타내는 구조의 트랜지스터에서 오프셋 길이 Loff를 5nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 해서 계산한 것이다. 도 19의 (A)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 19의 (B)는 10nm로 한 것이며, 도 19의 (C)는 5nm로 한 것이다.
또한, 도 20은, 도 21의 (B)에 나타내는 구조의 트랜지스터에서 오프셋 길이Loff를 15nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 해서 계산한 것이다. 도 20의 (A)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 20의 (B)는 10nm로 한 것이며, 도 20의 (C)는 5nm로 한 것이다.
모두 게이트 절연막이 얇아질수록 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도 μ의 피크는, 도 18에서는 80cm2/Vs 정도이지만, 도 19에서는 60cm2/Vs 정도, 도 20에서는 40cm2/Vs로 오프셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 마찬가지인 경향이 있다. 한편, 온 전류에서는 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에, 드레인 전류는 메모리 소자 등에서 필요로 되는 10μA를 초과한다는 것이 나타났다. 또한, 이와 같이 이동도가 높은 트랜지스터를 상술한 실시 형태에서 나타낸 기억 회로의 트랜지스터로서 사용함으로써, 컨피규레이션 데이터의 기입을 고속으로 행할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 상술한 실시 형태에서 나타낸 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터에 대해서, 특히 In, Sn, Zn을 주성분으로 하는 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터에 대해서 설명한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열해서 성막하거나, 혹은 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic％ 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜, 노멀리 오프화시키는 것이 가능해진다. 이하, In, Sn, Zn을 주성분으로 하는 산화물 반도체에 채널 형성 영역을 갖는 트랜지스터를 제작해서 각종 측정을 행한 결과에 대해서 설명한다.
우선, 본 실시 형태에서 각종 측정에 사용한 트랜지스터의 구조에 대해서 도 22를 사용해서 설명한다. 도 22의 (A)는 당해 트랜지스터의 평면도이며, 도 22의 (B)는 도 22의 (A)의 일점쇄선 A-B에 대응하는 단면도이다.
도 22의 (B)에 나타내는 트랜지스터는 기판(600)과, 기판(600) 위에 형성된 하지 절연막(602)과, 하지 절연막(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 형성된 게이트 절연막(608)과, 게이트 절연막(608)을 개재해서 산화물 반도체막(606)과 중첩해서 형성된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮어서 형성된 층간 절연막(616)과, 게이트 절연막(608) 및 층간 절연막(616)에 형성된 개구부를 거쳐서 한 쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어서 형성된 보호막(620)을 갖는다. 여기서, 한 쌍의 전극(614)은, 당해 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다.
기판(600)으로서는 유리 기판을, 하지 절연막(602)으로서는 산화실리콘막을, 산화물 반도체막(606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(614)으로서는 텅스텐막을, 게이트 절연막(608)으로서는 산화실리콘막을, 게이트 전극(610)으로서는 질화탄탈막과 텅스텐막과의 적층 구조를, 층간 절연막(616)으로서는 산화질화실리콘막과 폴리이미드막과의 적층 구조를, 배선(618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서로 형성된 적층 구조를, 보호막(620)으로서는 폴리이미드막을 각각 사용했다.
또한, 도 22의 (A)에 나타내는 구조의 트랜지스터에 있어서, 게이트 전극(610)과 한 쌍의 전극(614)이 중첩되는 폭을 Lov라 칭한다. 마찬가지로, 산화물 반도체막(606)에 대한 한 쌍의 전극(614)의 비어져 나옴을 dW라 칭한다.
도 23의 (A) 내지 도 23의 (C)는, 도 22에 나타내는 트랜지스터에 있어서 채널 길이 L이 3㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 했다.
도 23의 (A)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8cm2/Vsec가 얻어졌다. 한편, 기판을 의도적으로 가열해서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 23의 (B)는 기판을 200℃에서 가열해서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도는 32.2cm2/Vsec가 얻어졌다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열 처리를 함으로써 더욱 높일 수 있다. 도 23의 (C)는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열 처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5cm2/Vsec가 얻어졌다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 도입되는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막 후에 열 처리를 행함으로써도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있으며, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화ㆍ탈수소화에 의한 불순물의 제거 뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문인 것으로도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거해서 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100cm2/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능해지는 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열 처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시켜, 그 열 처리와 동시에 또는 그 후의 열 처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열해서 성막, 및/또는 성막 후에 열 처리하는 것의 효과는, 전계 효과 이동도의 향상 뿐만 아니라 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트되어 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열해서 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 움직이고, 이러한 경향은 도 23의 (A)와 도 23의 (B)의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 변경함으로써도 제어하는 것이 가능하며, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열 처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이고, 보다 고온에서 성막하거나 혹은 열 처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능해진다.
열 처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스 또는 감압하에서 열 처리를 행한 후 산소를 포함하는 분위기 중에서 열 처리를 행해도 좋다. 우선, 탈수화ㆍ탈수소화를 행한 후 산소를 산화물 반도체에 가함으로써, 열 처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 첨가하기 위해서는, 산소 이온을 전계에서 가속해서 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 및 적층되는 막과의 계면에는 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열 처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉한 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정에 왜곡 등을 부여하지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열 처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비In:Sn:Zn=1:1:1인 타깃을 사용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)로 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의이지만, 예를 들어 650℃의 열 처리를 행함으로써 X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행했다. XRD 분석에는, 브루커 AXS사제 X선 회절 장치 D8 어드밴스를 사용하여 아웃-오브-플레인법으로 측정했다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막했다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W(DC)로 해서 성막했다. 타깃은, In:Sn:Zn=1:1:1(원자수비)인 In-Sn-Zn-O 타깃을 사용했다. 또한, 성막시의 기판 가열 온도는 200℃로 했다. 이와 같이 하여 제작한 시료를 시료 A라 했다.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행했다. 가열 처리는, 우선 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간의 가열 처리를 더 행했다. 이와 같이 하여 제작한 시료를 시료 B라 했다.
도 24에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg일 때 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열, 및/또는 성막 후에 열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열 처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하거나, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있으며, 그에 따라 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널 폭 1㎛당의 전류값을 나타낸다.
도 25에 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 여기에서는, 간단화를 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는, 도 25에 나타낸 바와 같이 기판 온도가 125℃인 경우에는 0.1aA/㎛(1×10-19A/㎛) 이하, 85℃인 경우에는 10zA/㎛(1×10-20A/㎛) 이하였다. 전류값의 대수가 온도의 역수에 비례한다는 점에서, 실온(27℃)인 경우에는 0.1zA/㎛(1×10-22A/㎛) 이하인 것으로 예상된다. 따라서, 오프 전류를 125℃에서 1aA/㎛(1×10-18A/㎛) 이하로, 85℃에서 100zA/㎛(1×10-19A/㎛) 이하로, 실온에서 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다.
무엇보다, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 바로 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열 처리에 의해 막중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교해서 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대해서 평가했다.
측정에 사용한 트랜지스터는 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 편측 3㎛(합계 6㎛), dW가 0㎛이다. 또한, Vds는 10V로 했다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행했다. 여기서, 트랜지스터에 있어서 게이트 전극과 한 쌍의 전극이 중첩된 폭을 Lov라 칭하고, 산화물 반도체막에 대한 한 쌍의 전극의 비어져 나옴을 dW라 칭한다.
도 26에, Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 나타낸다. 또한, 도 27의 (A)에 기판 온도와 임계값 전압의 관계를, 도 27의 (B)에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 27의 (A)로부터, 기판 온도가 높을수록 임계값 전압은 낮아진다는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V였다.
또한, 도 27의 (B)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아진다는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36cm2/Vs 내지 32cm2/Vs였다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작다는 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 보다 바람직하게는 60cm2/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족할 수 있다. 예를 들어, L/W=33nm/40nm인 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다.
이와 같이 오프 전류가 낮은 트랜지스터를 상술한 실시 형태에서 나타낸 기억 회로가 갖는 트랜지스터로서 사용함으로써, 전원 전압의 공급이 정지되었을 때에도 컨피규레이션 데이터를 유지하는 것이 가능해진다. 이에 따라, 전원 투입 후의 컨피규레이션 데이터의 기입을 생략하는 것이 가능해지기 때문에, 연산 회로의 기동 시간을 짧게 할 수 있다. 따라서, 노멀리 오프의 구동 방법을 사용하여, 저소비 전력화를 도모할 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다.
또한, 이와 같이 이동도가 높은 트랜지스터를 상술한 실시 형태에서 나타낸 기억 회로가 갖는 트랜지스터로서 사용함으로써, 컨피규레이션 데이터의 기입을 고속으로 행할 수 있다. 이러한 특성이면, Si 반도체로 제조되는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생시키지 않는 프로그래머블 로직 디바이스를 제공할 수 있다.
그런데, 불휘발성의 기억 소자로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는, 절연막을 개재해서 상하에 배치되어 있는 강자성체막의 자화의 방향이 평행이면 저저항 상태, 반평행이면 고저항 상태가 됨으로써 정보를 기억하는 소자이다. 따라서, 본 실시 형태에서 나타내는 산화물 반도체를 사용한 기억 소자와는 원리가 완전히 상이하다. 표 2는 MTJ 소자와, 본 실시 형태에 관한 기억 소자와의 대비를 나타낸다.
Figure pat00008
MTJ 소자는 자성 재료를 사용하기 위해서 퀴리 온도 이상으로 하면 자성이 상실되어 버린다는 결점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에, 실리콘의 바이폴러 디바이스와 상성이 양호하지만, 바이폴러 디바이스는 집적화에 부적합하다. 그리고, MTJ 소자는 기입 전류가 미소라고는 해도 메모리의 대용량화에 의해 소비 전력이 증대되어 버린다는 문제가 있다.
원리적으로 MTJ 소자는 자계 내성에 약하고 강자계에 노출되면 자화의 방향이 어긋나기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 의해 발생하는 자화 요동을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 싫어하는 실리콘 반도체의 프로세스에 편입시키는 데에는 상당한 주의를 필요로 한다. MTJ 소자는 비트당 재료 비용에서 보아도 고가라고 생각된다.
한편, 본 실시 형태에서 나타내는 산화물 반도체를 사용한 기억 소자는, 채널을 형성하는 반도체 재료가 금속 산화물인 것 이외에는, 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지이다. 또한, 산화물 반도체를 사용한 기억 소자는 자계의 영향을 받지 않고, 소프트 에러도 발생할 수 없다는 특질을 갖는다. 이로부터 실리콘 집적 회로와 매우 정합성이 양호하다고 할 수 있다.
100: 프로그래머블 로직 디바이스
101: 연산 상태 제어 회로
102: 상태 기억 회로
103: 컨피규레이션 상태 전환 회로
104: 전원 제어 회로
105: 연산 회로부
106: 커맨드 디코더 회로
107: 전원 회로
108: 데이터 입출력 버스
109: 연산 회로
110: 컨피규레이션 데이터 버스
111: 전원 전압 버스
112: 기억 회로
112_1: 기억 회로
112_2: 기억 회로
113: 전환 연산 회로
113_1: 전환 연산 회로
113_2: 전환 연산 회로
121: 트랜지스터
122: 논리 회로
122_1: 논리 회로
122_2: 논리 회로
122_3: 논리 회로
122_4: 논리 회로
123: 전환 트랜지스터
123_1: 셀렉터 회로
123_2: 셀렉터 회로
123_3: 셀렉터 회로
123_4: 셀렉터 회로
131: 입출력부
132: 제어 회로부
133: 타이머 회로
134: 제어 회로
141: 입출력부
142: 기억 회로
142_1: 기억 회로
143: 영역
144: 영역
145: 영역
146: 영역
151: 입출력부
152: 컨피규레이션 데이터 기입 제어 회로
153: 컨피규레이션 데이터 기억 회로
154: 기억 영역
161: 입출력부
162: 전원 전환 회로
170: 인버터 회로
171: 트랜지스터
171_1: 아날로그 스위치
171_2: 아날로그 스위치
171_A: 트랜지스터
171_B: 트랜지스터
172: 노드
201: 반도체 기판
203: 소자 분리 영역
205: p웰 영역
215: 절연막
217: 절연막
221: 절연막
225: 절연막
227: 산화물 반도체막
229: 산화물 반도체막
231: 절연막
233: 게이트 전극
235: 산화물 반도체막
237: 사이드 월 절연막
239: 게이트 절연막
243: 절연막
245: 절연막
249: 배선
250: 배선
600: 기판
602: 하지 절연막
606: 산화물 반도체막
608: 게이트 절연막
610: 게이트 전극
614: 전극
616: 층간 절연막
618: 배선
620: 보호막
801: 스텝
802: 스텝
803: 스텝
804: 스텝
811: 스텝
812: 스텝
813: 스텝
814: 스텝
815: 스텝
816: 스텝
817: 스텝
818: 스텝
819: 스텝
820: 스텝
821: 스텝
822: 스텝
823: 스텝
824: 스텝
825: 스텝
831: 스텝
832: 스텝
833: 스텝
834: 스텝
835: 스텝
836: 스텝
837: 스텝
1101: 하지 절연막
1102: 절연물
1104: 게이트 절연막
1105: 게이트 전극
1107: 절연물
207a: 게이트 절연막
207b: 게이트 절연막
209a: 게이트 전극
209b: 게이트 전극
211a: 불순물 영역
21lb: 불순물 영역
213a: 불순물 영역
213b: 불순물 영역
219a: 콘택트 플러그
219d: 콘택트 플러그
223a: 배선
223c: 배선
235a: 영역
235b: 영역
235c: 영역
241a: 전극
24lb: 전극
1103a: 영역
1103b: 영역
1103c: 영역
1106a: 사이드 월 절연막
1106b: 사이드 월 절연막
1108a: 소스 전극
1108b: 드레인 전극

Claims (21)

  1. 반도체 장치로서,
    제1 논리 회로; 제2 논리 회로; 제1 트랜지스터; 및 기억 회로를 포함하는 연산 회로와,
    전원 제어 회로를 포함하고,
    상기 연산 회로는 상기 기억 회로에 저장된 컨피규레이션 데이터에 따라 동작하고,
    상기 제1 트랜지스터는 상기 컨피규레이션 데이터에 따라 상기 제1 논리 회로와 상기 제2 논리 회로간의 전기적 접속을 전환하고,
    상기 전원 제어 회로는 상기 연산 회로에의 전원 전압의 공급을 제어하고,
    상기 기억 회로는, 상기 전원 제어 회로가 상기 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 컨피규레이션 데이터를 유지하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 기억 회로는, 산화물 반도체층에 형성된 채널 형성 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터의 제1 단자는 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 컨피규레이션 데이터에 대응하는 전압이, 상기 전원 제어 회로가 상기 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 제1 트랜지스터의 게이트에 유지되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 전원 제어 회로는, 상기 연산 회로의 사용 빈도에 대한 데이터에 따라 상기 연산 회로에의 전원 전압의 공급을 제어하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 전원 제어 회로는 상기 연산 회로의 최종 사용시에 대한 데이터에 따라 상기 연산 회로에의 상기 전원 전압의 공급을 제어하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 전원 제어 회로는 상기 연산 회로의 사용 빈도에 대한 데이터 및 상기 연산 회로의 최종 사용시에 대한 데이터에 따라 상기 연산 회로에의 상기 전원 전압의 공급을 제어하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 전원 제어 회로는, 상기 컨피규레이션 데이터가 제1 컨피규레이션 데이터인지의 여부에 따라 상기 연산 회로에의 전원 전압의 공급을 제어하는, 반도체 장치.
  7. 제1항에 있어서,
    상기 반도체 장치는 프로그래머블 로직 디바이스인, 반도체 장치.
  8. 반도체 장치로서,
    제1 기억 회로를 포함하는 제1 연산 회로; 제2 기억 회로를 포함하는 제2 연산 회로; 및 전원 제어 회로를 포함하고,
    상기 제1 연산 회로는 상기 제1 기억 회로에 저장된 제1 컨피규레이션 데이터에 따라 동작하고,
    상기 제2 연산 회로는 상기 제2 기억 회로에 저장된 제2 컨피규레이션 데이터에 따라 동작하고,
    상기 전원 제어 회로는 상기 제1 연산 회로 및 상기 제2 연산 회로에의 전원 전압의 공급을 제어하고,
    상기 제1 기억 회로는, 상기 전원 제어 회로가 상기 제1 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 제1 컨피규레이션 데이터를 유지하고,
    상기 제2 기억 회로는, 상기 전원 제어 회로가 상기 제2 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 제2 컨피규레이션 데이터를 유지하고,
    상기 전원 제어 회로는, 상기 제1 컨피규레이션 데이터가 제3 컨피규레이션 데이터인 경우 상기 제1 연산 회로에의 상기 전원 전압의 공급을 재개하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 전원 제어 회로는, 상기 제1 컨피규레이션 데이터가 상기 제3 컨피규레이션 데이터가 아니고 상기 제2 컨피규레이션 데이터가 상기 제3 컨피규레이션 데이터인 경우 상기 2 연산 회로에의 상기 전원 전압의 공급을 재개하는, 반도체 장치.
  10. 제9항에 있어서,
    상기 전원 제어 회로는, 상기 제1 컨피규레이션 데이터가 상기 제3 컨피규레이션 데이터가 아니고 상기 제2 컨피규레이션 데이터가 상기 제3 컨피규레이션 데이터가 아닌 경우 상기 2 연산 회로에의 상기 전원 전압의 공급을 재개하고,
    상기 제2 기억 회로는, 상기 제2 연산 회로에의 상기 전원 전압의 공급을 재개한 후 상기 제3 컨피규레이션 데이터를 저장하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 연산 회로는 제1 트랜지스터를 포함하고,
    상기 제1 기억 회로는 산화물 반도체층에 형성된 채널 형성 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터의 제1 단자는 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 컨피규레이션 데이터에 대응하는 전압이, 상기 전원 제어 회로가 상기 제1 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 제1 트랜지스터의 게이트에 유지되는, 반도체 장치.
  12. 제10항에 있어서,
    상기 제2 연산 회로의 사용 빈도는 상기 제1 연산 회로의 사용 빈도 미만인, 반도체 장치.
  13. 제10항에 있어서,
    상기 제2 연산 회로의 최종 사용시로부터의 시간의 경과는 상기 제1 연산 회로의 최종 사용시로부터의 시간의 경과보다 긴, 반도체 장치.
  14. 제10항에 있어서,
    상기 제2 연산 회로의 사용 빈도는 상기 제1 연산 회로의 사용 빈도 미만이고, 상기 제2 연산 회로의 최종 사용시로부터의 시간의 경과는 상기 제1 연산 회로의 최종 사용시로부터의 시간의 경과보다 긴, 반도체 장치.
  15. 제10항에 있어서,
    상기 반도체 장치는 프로그래머블 로직 디바이스인, 반도체 장치.
  16. 반도체 장치로서,
    제1 기억 회로를 포함하는 제1 연산 회로; 제2 기억 회로를 포함하는 제2 연산 회로; 제3 기억 회로를 포함하는 제3 연산 회로; 및 전원 제어 회로를 포함하고,
    상기 제1 연산 회로는 상기 제1 기억 회로에 저장된 제1 컨피규레이션 데이터에 따라 동작하고,
    상기 제2 연산 회로는 상기 제2 기억 회로에 저장된 제2 컨피규레이션 데이터에 따라 동작하고,
    상기 제3 연산 회로는 상기 제3 기억 회로에 저장된 제3 컨피규레이션 데이터에 따라 동작하고,
    상기 전원 제어 회로는 상기 제1 연산 회로, 상기 제2 연산 회로 및 상기 제3 연산 회로에의 전원 전압의 공급을 제어하고,
    상기 제1 기억 회로는, 상기 전원 제어 회로가 상기 제1 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 제1 컨피규레이션 데이터를 유지하고,
    상기 제2 기억 회로는, 상기 전원 제어 회로가 상기 제2 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 제2 컨피규레이션 데이터를 유지하고,
    상기 제3 기억 회로는, 상기 전원 제어 회로가 상기 제3 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 제3 컨피규레이션 데이터를 유지하고,
    상기 제2 기억 회로는, 상기 제1 연산 회로에서 동일한 연산 처리가 반복되는 경우, 상기 제1 컨피규레이션 데이터를 저장하는, 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 연산 회로는 제1 트랜지스터를 포함하고,
    상기 제1 기억 회로는 산화물 반도체층에 형성된 채널 형성 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터의 제1 단자는 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 컨피규레이션 데이터에 대응하는 전압이, 상기 전원 제어 회로가 상기 제1 연산 회로에의 상기 전원 전압의 공급을 정지하고 있는 동안에, 상기 제1 트랜지스터의 게이트에 유지되는, 반도체 장치.
  18. 제16항에 있어서,
    상기 제2 연산 회로의 사용 빈도는 상기 제3 연산 회로의 사용 빈도 미만인, 반도체 장치.
  19. 제16항에 있어서,
    상기 제2 연산 회로의 최종 사용시로부터의 시간의 경과는 상기 제3 연산 회로의 최종 사용시로부터의 시간의 경과보다 긴, 반도체 장치.
  20. 제16항에 있어서,
    상기 제2 연산 회로의 사용 빈도는 상기 제3 연산 회로의 사용 빈도 미만이고, 상기 제2 연산 회로의 최종 사용시로부터의 시간의 경과는 상기 제3 연산 회로의 최종 사용시로부터의 시간의 경과보다 긴, 반도체 장치.
  21. 제16항에 있어서,
    상기 반도체 장치는 프로그래머블 로직 디바이스인, 반도체 장치.
KR1020120057588A 2011-05-31 2012-05-30 프로그래머블 로직 디바이스 KR101923228B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011121441 2011-05-31
JPJP-P-2011-121441 2011-05-31

Publications (2)

Publication Number Publication Date
KR20150127826A true KR20150127826A (ko) 2015-11-18
KR101923228B1 KR101923228B1 (ko) 2019-02-27

Family

ID=47262636

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120057588A KR101923228B1 (ko) 2011-05-31 2012-05-30 프로그래머블 로직 디바이스

Country Status (4)

Country Link
US (1) US9059704B2 (ko)
JP (1) JP5912844B2 (ko)
KR (1) KR101923228B1 (ko)
TW (1) TWI562289B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975917B2 (en) 2012-03-01 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US9285848B2 (en) 2012-04-27 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Power reception control device, power reception device, power transmission and reception system, and electronic device
JP6272713B2 (ja) * 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
US9139934B2 (en) * 2014-01-23 2015-09-22 Translucent, Inc. REN semiconductor layer epitaxially grown on REAIN/REO buffer on Si substrate
CN105960633B (zh) * 2014-02-07 2020-06-19 株式会社半导体能源研究所 半导体装置、装置及电子设备
US10055232B2 (en) * 2014-02-07 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040085914A (ko) * 2003-04-02 2004-10-08 주식회사 하이닉스반도체 불휘발성 프로그래머블 로직 회로
JP2008176912A (ja) * 2007-01-12 2008-07-31 Altera Corp 構成ランダムアクセスメモリ

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5729495A (en) * 1995-09-29 1998-03-17 Altera Corporation Dynamic nonvolatile memory cell
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3106998B2 (ja) 1997-04-11 2000-11-06 日本電気株式会社 メモリ付加型プログラマブルロジックｌｓｉ
US6057707A (en) 1997-06-20 2000-05-02 Altera Corporation Programmable logic device incorporating a memory efficient interconnection device
JP3185727B2 (ja) 1997-10-15 2001-07-11 日本電気株式会社 プログラマブル機能ブロック
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3606543B2 (ja) * 1998-09-02 2005-01-05 ローム株式会社 強誘電体を用いた順序回路およびこれを用いた半導体装置
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4147005B2 (ja) * 1999-04-14 2008-09-10 株式会社ルネサステクノロジ 半導体集積回路およびそのテスト方法並びに製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100317331B1 (ko) 1999-11-11 2001-12-24 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
US6384628B1 (en) 2000-03-31 2002-05-07 Cypress Semiconductor Corp. Multiple voltage supply programmable logic device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1324495B1 (en) 2001-12-28 2011-03-30 Fujitsu Semiconductor Limited Programmable logic device with ferrroelectric configuration memories
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6924633B2 (en) * 2003-12-19 2005-08-02 Texas Instruments Incorporated Pulse width modulation controller with double pulse immunity
KR101169370B1 (ko) * 2004-01-30 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
TWI467702B (zh) * 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4945183B2 (ja) * 2006-07-14 2012-06-06 株式会社東芝 メモリコントローラ
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP2008085085A (ja) * 2006-09-27 2008-04-10 Fujitsu Ltd 半導体集積回路の電源制御回路、および制御方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4659774B2 (ja) * 2007-03-07 2011-03-30 三菱電機株式会社 電気機器
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7863930B2 (en) * 2007-11-13 2011-01-04 Panasonic Corporation Programmable device, control method of device and information processing system
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9021235B2 (en) * 2009-08-25 2015-04-28 Nec Corporation Data processing device
CN113903796A (zh) * 2009-10-16 2022-01-07 株式会社半导体能源研究所 逻辑电路和半导体器件
IN2012DN05920A (ko) 2010-01-20 2015-09-18 Semiconductor Energy Lab

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040085914A (ko) * 2003-04-02 2004-10-08 주식회사 하이닉스반도체 불휘발성 프로그래머블 로직 회로
JP2004312701A (ja) 2003-04-02 2004-11-04 Hynix Semiconductor Inc 非揮発性プログラマブルロジック回路
JP2008176912A (ja) * 2007-01-12 2008-07-31 Altera Corp 構成ランダムアクセスメモリ

Also Published As

Publication number Publication date
TW201312705A (zh) 2013-03-16
JP2013013067A (ja) 2013-01-17
US20120311365A1 (en) 2012-12-06
US9059704B2 (en) 2015-06-16
JP5912844B2 (ja) 2016-04-27
TWI562289B (en) 2016-12-11
KR101923228B1 (ko) 2019-02-27

Similar Documents

Publication Publication Date Title
KR101854869B1 (ko) 논리회로
JP6177402B2 (ja) プログラマブルロジックデバイス
KR101466885B1 (ko) 프로그래머블 로직 디바이스
KR101808746B1 (ko) 반도체 장치
KR101899792B1 (ko) 반도체 장치
KR101923228B1 (ko) 프로그래머블 로직 디바이스
KR101952446B1 (ko) 기억 장치
KR101831176B1 (ko) 반도체 장치
KR101921772B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant