JP2008176912A - 構成ランダムアクセスメモリ - Google Patents
構成ランダムアクセスメモリ Download PDFInfo
- Publication number
- JP2008176912A JP2008176912A JP2008004824A JP2008004824A JP2008176912A JP 2008176912 A JP2008176912 A JP 2008176912A JP 2008004824 A JP2008004824 A JP 2008004824A JP 2008004824 A JP2008004824 A JP 2008004824A JP 2008176912 A JP2008176912 A JP 2008176912A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory element
- capacitor
- inverter
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 75
- 239000004065 semiconductor Substances 0.000 claims description 29
- 229910044991 metal oxide Inorganic materials 0.000 claims description 23
- 150000004706 metal oxides Chemical class 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 7
- 230000003068 static effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 102100034033 Alpha-adducin Human genes 0.000 description 1
- 102100024348 Beta-adducin Human genes 0.000 description 1
- 102100034004 Gamma-adducin Human genes 0.000 description 1
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 1
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 1
- 101000799011 Homo sapiens Gamma-adducin Proteins 0.000 description 1
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/1776—Structural details of configuration resources for memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】改善された構成ランダムアクセスメモリを提供する。
【解決手段】アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソース−ドレインを有しており、データノードに接続された第2のソース−ドレインを有している、アドレストランジスタと、キャパシタ接地端子と第2のソース−ドレインとの間に接続されたキャパシタと、第1および第2のクロスカップルドインバータであって、第1のインバータは、データノードに接続された出力を有しており、入力を有しており、第2のインバータは、データノードに接続された入力を有しており、出力を有している、第1および第2のクロスカップルドインバータと、を備えている、メモリ要素。
【選択図】図5
【解決手段】アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソース−ドレインを有しており、データノードに接続された第2のソース−ドレインを有している、アドレストランジスタと、キャパシタ接地端子と第2のソース−ドレインとの間に接続されたキャパシタと、第1および第2のクロスカップルドインバータであって、第1のインバータは、データノードに接続された出力を有しており、入力を有しており、第2のインバータは、データノードに接続された入力を有しており、出力を有している、第1および第2のクロスカップルドインバータと、を備えている、メモリ要素。
【選択図】図5
Description
(発明の分野)
本発明は、揮発性メモリ要素に関し、より具体的には、集積回路のためのランダムアクセスメモリ、例えば、プログラマブルロジックデバイス集積回路のための構成ランダムアクセスメモリに関する。
本発明は、揮発性メモリ要素に関し、より具体的には、集積回路のためのランダムアクセスメモリ、例えば、プログラマブルロジックデバイス集積回路のための構成ランダムアクセスメモリに関する。
(発明の分野)
集積回路は、しばしば揮発性メモリ要素を含む。プログラマブルロジックデバイスにおいて、揮発性メモリ要素は、構成データを格納するために使用される。このタイプのメモリは、しばしば構成ランダムアクセスメモリ(CRAM;configuration random−access memory)と称される。
集積回路は、しばしば揮発性メモリ要素を含む。プログラマブルロジックデバイスにおいて、揮発性メモリ要素は、構成データを格納するために使用される。このタイプのメモリは、しばしば構成ランダムアクセスメモリ(CRAM;configuration random−access memory)と称される。
プログラマブルロジックデバイスは、所望のロジック設計を実装するために、比較的小さなバッチでカスタマイズされ得るタイプの集積回路である。典型的なシナリオにおいて、プログラマブルロジックデバイスの製造業者は、前もって、カスタマイズされていないプログラマブルロジックデバイス集積回路を設計および製造する。その後、ロジック設計者が、ロジック設計システムを使用して、カスタムのロジック回路を設計する。ロジック設計システムは、所与のプログラマブルロジックデバイス上で利用可能なリソースを使用することによって、ロジック回路を実装する設計者を助けるために、製造業者のプログラマブルロジックデバイスのハードウェア能力に関する情報を使用する。
ロジック設計システムは、ロジック設計者のカスタムの設計に基づいて、構成データを形成する。構成データが1つのプログラマブルロジックデバイスの構成ランダムアクセスメモリ要素にロードされると、これは、プログラマブルロジックデバイスが設計者のロジック回路を実装するように、プログラマブルロジックデバイスのロジックをプログラムする。プログラマブルロジックデバイスの使用は、所望の集積回路設計に必要な努力を大幅に軽減させ得る。
従来の構成ランダムアクセスメモリ要素は、6トランジスタセル(six−transistor cell)を使用して形成される。半導体製造技術が進歩するにつれ、ますます小さな寸法のメモリ要素を構成するトランジスタを製造することが可能になった。一般的に、コストを下げ、性能を向上させるためには、コンポーネントのサイズを可能な限り縮小することが望ましい。低い電力供給電圧でコンポーネントを動作させ、電力消費を最小化することもまた、望ましくあり得る。
コンポーネントのサイズが縮小するにつれ、また電力供給電圧が比例するにつれ、メモリ要素の安定性に悪影響を与え得るたくさんの要因が出現した。
メモリ要素の安定性は、各トランジスタ上のノイズによって悪影響を受ける。ノイズは、粒子の衝突によって(例えば、中性子またはアルファ粒子による衝突によって)生成され得る。ノイズはまた、近くの回路からメモリ要素に容量結合され得る。これらのソースからメモリにノイズが導入されると、メモリ要素は、その状態を誤って変化させ得る。
メモリ要素の安定性はまた、トランジスタの閾値電圧のバリエーションによっても悪影響を受け得る。閾値電圧のバリエーションは、トランジスタに対するインプラント領域を形成するときに使用されるイオンの離散的性質の統計的副産物である。
これらの要因がメモリ要素を不安定にさせないことを保証するために、従来のランダムアクセスメモリ要素は、拡張された面積(すなわち、拡張されたゲート幅)を有するトランジスタを有していた。拡張された面積を有するトランジスタは、小さなトランジスタよりも、より臨界的な電荷を格納し、それゆえに、ノイズ(例えば、粒子の衝突からのノイズ)の影響をより受けにくい。拡張された面積を有するトランジスタはまた、閾値電圧のバリエーションの影響を受けにくく、隣接するメモリ要素の上で実行される読取り動作および書き込み動作からの干渉を、よりうまく防止することが可能である。
しかしながら、従来の構成ランダムアクセスメモリ要素におけるトランジスタのサイズを大きくする必要性は、回路の不動産(real estate)消費に対して悪影響を有する。典型的なプログラマブルロジックデバイス集積回路において、構成ランダムアクセスメモリ要素によって消費される面積は、集積回路の全面積のうちのかなりの割合であり得る。結果として、メモリ要素の適切な安定性を保証するためにトランジスタのサイズを拡張する必要性によって課される面積の問題は、無視できないものとなり得る。
(発明の概要)
したがって、改善された構成ランダムアクセスメモリ要素を提供することを可能にすることが望ましい。
したがって、改善された構成ランダムアクセスメモリ要素を提供することを可能にすることが望ましい。
例えば、本発明は、以下を提供する:
(項目1)
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソース−ドレインを有しており、データノードに接続された第2のソース−ドレインを有している、アドレストランジスタと、
キャパシタ接地端子と該第2のソース−ドレインとの間に接続されたキャパシタと、
第1および第2のクロスカップルドインバータであって、該第1のインバータは、該データノードに接続された出力を有しており、入力を有しており、該第2のインバータは、該データノードに接続された入力を有しており、出力を有している、第1および第2のクロスカップルドインバータと
を備えている、メモリ要素。
(項目1)
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソース−ドレインを有しており、データノードに接続された第2のソース−ドレインを有している、アドレストランジスタと、
キャパシタ接地端子と該第2のソース−ドレインとの間に接続されたキャパシタと、
第1および第2のクロスカップルドインバータであって、該第1のインバータは、該データノードに接続された出力を有しており、入力を有しており、該第2のインバータは、該データノードに接続された入力を有しており、出力を有している、第1および第2のクロスカップルドインバータと
を備えている、メモリ要素。
(項目2)
クリアラインに接続されたゲートを有しているクリアトランジスタをさらに含んでいる、項目1に記載のメモリ要素。
クリアラインに接続されたゲートを有しているクリアトランジスタをさらに含んでいる、項目1に記載のメモリ要素。
(項目3)
上記メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第1のソース−ドレイン端子を有しており、上記第2のインバータの出力に接続された第2のソース−ドレイン端子を有している、項目1に記載のメモリ要素。
上記メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第1のソース−ドレイン端子を有しており、上記第2のインバータの出力に接続された第2のソース−ドレイン端子を有している、項目1に記載のメモリ要素。
(項目4)
上記第1および第2のインバータは、インバータトランジスタを含んでおり、上記アドレストランジスタおよび該インバータトランジスタは、半導体基板から形成されており、上記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、項目1に記載のメモリ要素。
上記第1および第2のインバータは、インバータトランジスタを含んでおり、上記アドレストランジスタおよび該インバータトランジスタは、半導体基板から形成されており、上記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、項目1に記載のメモリ要素。
(項目5)
上記データノードに接続された出力ラインをさらに含んでおり、該出力ラインは、少なくとも2ミクロンの長さの金属ラインを含んでおり、上記第1および第2のインバータは、上記キャパシタから少なくとも2ミクロンの距離において該出力ラインに接続されている、項目1に記載のメモリ要素。
上記データノードに接続された出力ラインをさらに含んでおり、該出力ラインは、少なくとも2ミクロンの長さの金属ラインを含んでおり、上記第1および第2のインバータは、上記キャパシタから少なくとも2ミクロンの距離において該出力ラインに接続されている、項目1に記載のメモリ要素。
(項目6)
ゲートを有している金属酸化物半導体トランジスタと、
メモリ要素のアレイであって、該アレイはデータを格納し、該アレイは該トランジスタの該ゲートに印加される対応する出力信号を生成し、各メモリ要素は、キャパシタと、該キャパシタに接続された一対のクロスカップルドインバータを含んでいる、メモリ要素のアレイ
を備えている、集積回路デバイス。
ゲートを有している金属酸化物半導体トランジスタと、
メモリ要素のアレイであって、該アレイはデータを格納し、該アレイは該トランジスタの該ゲートに印加される対応する出力信号を生成し、各メモリ要素は、キャパシタと、該キャパシタに接続された一対のクロスカップルドインバータを含んでいる、メモリ要素のアレイ
を備えている、集積回路デバイス。
(項目7)
各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソースドレインを有しており、データノードに接続された第2のソースドレインを有しており、該メモリ要素の各々の該データノードは、上記出力信号のそれぞれを供給する、アドレストランジスタ
をさらに含んでいる、項目6に記載の集積回路デバイス。
各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソースドレインを有しており、データノードに接続された第2のソースドレインを有しており、該メモリ要素の各々の該データノードは、上記出力信号のそれぞれを供給する、アドレストランジスタ
をさらに含んでいる、項目6に記載の集積回路デバイス。
(項目8)
各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソース−ドレインを有しており、データノードに接続された第2のソース−ドレインを有しており、該メモリ要素の各々の該データノードは、上記出力信号のそれぞれを供給し、各キャパシタは、キャパシタ接地端子と該アドレストランジスタの該第2のソース−ドレインとの間に接続されており、上記集積回路デバイスの集積回路は、上記アレイにデータをロードするデータレジスタ回路をさらに含んでいる、アドレストランジスタと
をさらに含んでいる、項目6に記載の集積回路デバイス。
各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソース−ドレインを有しており、データノードに接続された第2のソース−ドレインを有しており、該メモリ要素の各々の該データノードは、上記出力信号のそれぞれを供給し、各キャパシタは、キャパシタ接地端子と該アドレストランジスタの該第2のソース−ドレインとの間に接続されており、上記集積回路デバイスの集積回路は、上記アレイにデータをロードするデータレジスタ回路をさらに含んでいる、アドレストランジスタと
をさらに含んでいる、項目6に記載の集積回路デバイス。
(項目9)
各メモリ要素における上記一対のクロスカップルドインバータは、第1および第2のインバータを含んでおり、該第1および第2のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第1のソース−ドレイン端子を有しており、該第2のインバータの該出力に接続された第2のソース−ドレイン端子を有している、項目6に記載の集積回路デバイス。
各メモリ要素における上記一対のクロスカップルドインバータは、第1および第2のインバータを含んでおり、該第1および第2のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第1のソース−ドレイン端子を有しており、該第2のインバータの該出力に接続された第2のソース−ドレイン端子を有している、項目6に記載の集積回路デバイス。
(項目10)
各メモリ要素における上記一対のクロスカップルドインバータは、第1および第2のインバータを含んでおり、該第1および第2のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素における該第1および第2のインバータは、インバータトランジスタを含んでおり、アドレストランジスタおよび該インバータトランジスタは、半導体基板に形成されており、上記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、項目6に記載の集積回路デバイス。
各メモリ要素における上記一対のクロスカップルドインバータは、第1および第2のインバータを含んでおり、該第1および第2のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素における該第1および第2のインバータは、インバータトランジスタを含んでおり、アドレストランジスタおよび該インバータトランジスタは、半導体基板に形成されており、上記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、項目6に記載の集積回路デバイス。
(項目11)
各メモリ要素は、上記トランジスタの上記ゲートのそれぞれに上記出力信号のそれぞれを伝送する出力ラインを含んでおり、該出力ラインは、少なくとも2ミクロンの長さの金属ラインを含んでおり、上記一対のインバータは、該出力ラインに沿って、上記キャパシタから少なくとも2ミクロンの距離に配置されている、項目6に記載の集積回路デバイス。
各メモリ要素は、上記トランジスタの上記ゲートのそれぞれに上記出力信号のそれぞれを伝送する出力ラインを含んでおり、該出力ラインは、少なくとも2ミクロンの長さの金属ラインを含んでおり、上記一対のインバータは、該出力ラインに沿って、上記キャパシタから少なくとも2ミクロンの距離に配置されている、項目6に記載の集積回路デバイス。
(項目12)
各メモリ要素における上記一対のクロスカップルドインバータは、
第1のインバータであって、第1の正の電力供給端子と第1の接地端子との間で直列に接続された、pチャネル金属酸化物半導体トランジスタと、nチャネル金属酸化物半導体トランジスタとを有している、第1のインバータと、
第2のインバータであって、第2の正の電力供給端子と第2の接地端子との間で直列に接続された、pチャネル金属酸化物半導体トランジスタと、nチャネル金属酸化物半導体トランジスタとを有している、第2のインバータと
を含んでいる、項目6に記載の集積回路デバイス。
各メモリ要素における上記一対のクロスカップルドインバータは、
第1のインバータであって、第1の正の電力供給端子と第1の接地端子との間で直列に接続された、pチャネル金属酸化物半導体トランジスタと、nチャネル金属酸化物半導体トランジスタとを有している、第1のインバータと、
第2のインバータであって、第2の正の電力供給端子と第2の接地端子との間で直列に接続された、pチャネル金属酸化物半導体トランジスタと、nチャネル金属酸化物半導体トランジスタとを有している、第2のインバータと
を含んでいる、項目6に記載の集積回路デバイス。
(項目13)
メモリ要素をクリアする方法であって、該メモリ要素は、アドレストランジスタと、データノードに接続されたキャパシタと、該データノードと反転されたデータノードとの間に接続された第1および第2のクロスカップルドインバータとを有しており、該第1のインバータは、該データノードに接続されたドレイン−ソース端子およびボディ端子を有するpチャネル金属酸化物半導体トランジスタを有しており、該第1および第2のインバータは、タップを含んでおり、該方法は、
該ドレイン−ソース端子が、該ボディ端子よりも高くなるように、かつ該キャパシタが該pチャネル金属酸化物半導体トランジスタを介して放電するように、該メモリ要素を電力ダウンすることと、
該キャパシタが放電する際に、該タップを用いることにより、射出されたキャリアを除去し、ラッチアップ状態の発生を防止することと、
該メモリ要素が電力供給される際に、該キャパシタを用いることにより、該第1および第2のインバータをアンバランスにし、該データノードがクリアされた状態で電力供給されるようにすることと
を包含する、方法。
メモリ要素をクリアする方法であって、該メモリ要素は、アドレストランジスタと、データノードに接続されたキャパシタと、該データノードと反転されたデータノードとの間に接続された第1および第2のクロスカップルドインバータとを有しており、該第1のインバータは、該データノードに接続されたドレイン−ソース端子およびボディ端子を有するpチャネル金属酸化物半導体トランジスタを有しており、該第1および第2のインバータは、タップを含んでおり、該方法は、
該ドレイン−ソース端子が、該ボディ端子よりも高くなるように、かつ該キャパシタが該pチャネル金属酸化物半導体トランジスタを介して放電するように、該メモリ要素を電力ダウンすることと、
該キャパシタが放電する際に、該タップを用いることにより、射出されたキャリアを除去し、ラッチアップ状態の発生を防止することと、
該メモリ要素が電力供給される際に、該キャパシタを用いることにより、該第1および第2のインバータをアンバランスにし、該データノードがクリアされた状態で電力供給されるようにすることと
を包含する、方法。
(発明の概略)
構成ランダムアクセスメモリ要素を有する集積回路、例えば、プログラマブルロジックデバイス集積回路が提供される。集積回路上のプログラマブルロジックをカスタマイズするために、構成ランダムアクセスメモリ要素には、構成データがロードされる。各メモリ要素は、そのメモリ要素に対するデータを格納するキャパシタを有している。一対のクロスカップルドインバータが、キャパシタに接続されている。インバータは、メモリ要素が、1つの電力供給レールから別の電力供給レールに変動する電圧を有する出力制御信号を生成することを保証する。各構成ランダムアクセスメモリ要素は、クリアトランジスタを有し得る。キャパシタは、インバータのトランジスタ、アドレストランジスタ、およびクリアトランジスタの上に存在している、誘電層に形成され得る。インバータは、高められた電力供給電圧によって電力供給され得る。
構成ランダムアクセスメモリ要素を有する集積回路、例えば、プログラマブルロジックデバイス集積回路が提供される。集積回路上のプログラマブルロジックをカスタマイズするために、構成ランダムアクセスメモリ要素には、構成データがロードされる。各メモリ要素は、そのメモリ要素に対するデータを格納するキャパシタを有している。一対のクロスカップルドインバータが、キャパシタに接続されている。インバータは、メモリ要素が、1つの電力供給レールから別の電力供給レールに変動する電圧を有する出力制御信号を生成することを保証する。各構成ランダムアクセスメモリ要素は、クリアトランジスタを有し得る。キャパシタは、インバータのトランジスタ、アドレストランジスタ、およびクリアトランジスタの上に存在している、誘電層に形成され得る。インバータは、高められた電力供給電圧によって電力供給され得る。
(概要)
本発明にしたがうと、構成ランダムアクセスメモリ要素を有する集積回路、例えば、プログラマブルロジックデバイス集積回路が提供される。プログラマブルロジック集積回路は、プログラマブルロジックを含む。デバイスプログラミングの間、構成データが、構成ランダムアクセスメモリ要素にロードされる。ロードされると、構成ランダムアクセスメモリ要素は、ロードされた構成データに対応する静的な出力信号を生成する。トランジスタを適切にオンおよびオフにするために、静的な出力信号が、プログラマブルロジックにおけるトランジスタのゲートに印加される。
本発明にしたがうと、構成ランダムアクセスメモリ要素を有する集積回路、例えば、プログラマブルロジックデバイス集積回路が提供される。プログラマブルロジック集積回路は、プログラマブルロジックを含む。デバイスプログラミングの間、構成データが、構成ランダムアクセスメモリ要素にロードされる。ロードされると、構成ランダムアクセスメモリ要素は、ロードされた構成データに対応する静的な出力信号を生成する。トランジスタを適切にオンおよびオフにするために、静的な出力信号が、プログラマブルロジックにおけるトランジスタのゲートに印加される。
構成ランダムアクセスメモリ要素は、回路の不動産を効率的に使用する。各ランダムアクセスメモリ要素は、アドレストランジスタを有しており、またクリアトランジスタを有し得る。アドレストランジスタは、ゲートを有しており、これは、対応するアドレスラインに接続されている。関連付けられたデータラインを介してメモリ要素に対して読取りまたは書き込みするときに、アドレスラインがアサートされる。アドレストランジスタは、関連付けられたデータラインに接続されている第1のソースドレイン端子と、データノードに接続されている第2のソースドレイン端子とを有している。各構成ランダムアクセスメモリ要素はまた、データノードとキャパシタの接地端子との間に接続されているデータ格納キャパシタをも有している。一対のクロスカップルドインバータが、データノードに接続されており、データがデータノード上に確実に保持されることを助けている。
集積回路上のプログラマブルロジックは、コアロジック電力供給電圧で電力供給され得る。構成ランダムアクセスメモリ要素からの静的な出力信号が、プログラマブルロジックトランジスタを適切に制御するために十分に強くなるようにするために、構成ランダムアクセスメモリ要素は、高められた電力供給電圧によって電力供給され得る。例えば、インバータにおけるトランジスタは、コアロジック電力供給電圧よりも大きい正の電力供給電圧によって電力供給され得る。
本発明のさらなる特徴、その性質および様々な利点は、添付の図面および以下の好適な実施形態に関する詳細な説明から、より明確に理解され得る。
(発明の詳細な説明)
本発明は、例えば、プログラマブルロジックデバイス集積回路のような集積回路のための、構成ランダムアクセスメモリ要素のようなメモリ要素に関する。必要に応じて、メモリ要素は、例えば、メモリ要素のアレイを有するデジタル信号処理回路、メモリ要素を有するマイクロプロセッサ、メモリ要素を有する特定用途向け集積回路のような、その他の集積回路上に形成され得る。明瞭化のために、本発明は、概して、プログラマブルロジックデバイス集積回路、およびプログラマブルロジックデバイス構成ランダムアクセスメモリ要素のコンテクストで記載される。
本発明は、例えば、プログラマブルロジックデバイス集積回路のような集積回路のための、構成ランダムアクセスメモリ要素のようなメモリ要素に関する。必要に応じて、メモリ要素は、例えば、メモリ要素のアレイを有するデジタル信号処理回路、メモリ要素を有するマイクロプロセッサ、メモリ要素を有する特定用途向け集積回路のような、その他の集積回路上に形成され得る。明瞭化のために、本発明は、概して、プログラマブルロジックデバイス集積回路、およびプログラマブルロジックデバイス構成ランダムアクセスメモリ要素のコンテクストで記載される。
本発明にしたがう例示的なプログラマブルロジックデバイス10が、図1に示されている。
プログラマブルロジックデバイス10は、デバイス10の信号をオフにし、かつ入力/出力ピン14を介してその他のデバイスから信号を受信するための、入力/出力回路網12を有し得る。相互接続リソース16、例えば、グローバルおよびローカルな垂直および水平の導線およびバスが、デバイス10上に信号をルーティングするために使用され得る。相互接続リソース16は、固定相互接続(導線)およびプログラム可能な相互接続(すなわち、それぞれの固定相互接続の間のプログラム可能な接続)を含んでいる。プログラマブルロジック18は、組み合わせ的および連続的なロジック回路を含み得る。プログラマブルロジック18は、カスタムのロジック機能を実行するように構成され得る。相互接続リソースに関連付けられたプログラム可能な相互接続は、プログラマブルロジック18の一部分であるとみなされ得る。
プログラマブルロジックデバイス10は、揮発性メモリ要素20を含んでおり、これには、ピン14および入力/出力回路12を使用して、構成データ(プログラミングデータとも称される)がロードされ得る。一旦ロードされると、メモリ要素の各々は、対応する静的な制御出力信号を提供し、この制御信号は、プログラマブルロジック18における関連付けられたロジック要素の状態を制御する。典型的に、メモリ要素の出力信号は、金属酸化膜半導体(MOS)トランジスタのゲートを制御するように使用される。これらのトランジスタのほとんどは、概して、プログラマブルコンポーネント(マルチプレクサ、ANDゲートおよびNANDゲートのようなロジックゲート等)における、nチャネル金属酸化膜半導体(NMOS)パストランジスタである。NMOSパストランジスタに関連付けられたメモリ要素の出力が高(high)のとき、メモリ要素によって制御されるパストランジスタはオンにされ、その入力から出力にロジック信号をパスする。メモリ要素の出力が低(low)のとき、パストランジスタはオフにされ、ロジック信号をパスしない。Pチャネル金属酸化膜半導体トランジスタもまた、メモリ要素の出力信号によって制御され得る。
メモリ要素20は、相補型金属酸化物半導体(CMOS)集積回路技術を用いて、またはその他任意の適切な製造技術を用いて、形成され得る。プログラマブルロジックデバイス集積回路のコンテクストにおいて、このメモリ要素は、構成データを格納するので、構成ランダムアクセスメモリ(CRAM)セルと称されることがある。
構成ランダムアクセスメモリ要素20は、概して、アレイパターンに配置される。典型的な現代のプログラマブルロジックデバイスにおいては、各チップ上に無数のメモリ要素20が存在し得る。プログラミング動作の間、メモリ要素のアレイには、ユーザ(例えば、ロジック設計者)によって、構成データが提供される。一旦構成データがロードされると、メモリ要素20は、プログラマブルロジック18における回路網の一部分を選択的に制御する(例えば、オンおよびオフにする)ことによって、望みどおりに動作され得るように、その機能をカスタマイズする。
デバイス10の回路網は、任意の適切なアーキテクチャを用いて組織され得る。例えば、プログラマブルロジックデバイス10のロジックは、大きなプログラマブルロジック領域の一連の行および列に組織され得、これらの行および列の各々は、複数の小さなロジック領域を有している。デバイス10のロジックリソースは、例えば関連付けられた垂直および水平の導体のような、相互接続リソース16によって、相互接続され得る。これらの導体は、デバイス10の実質的全体にスパンするグローバルな導線、デバイス10の一部分にスパンする1/2ライン(half line)または1/4ライン(quarter line)のような部分ライン、特定の長さの(例えば、いくつかのロジックエリアを相互接続するのに十分な長さの)スタガーライン(staggered line)、より小さなローカルライン、あるいはその他任意の適切な相互接続リソースの配置を含み得る。必要に応じて、デバイス10のロジックは、複数の大きな領域が相互接続されて、さらに大きなロジック部分を形成している、より多くのレベルまたは層に配置され得る。さらに他のデバイス配置は、行および列に配置されていないロジックを使用し得る。
構成ランダムアクセスメモリ要素20のアレイをプログラマブルロジックデバイス10上にロードするために使用され得る、例示的なデータローディング配置が、図2に示されている。図2の配置は、メモリ要素20の3×3アレイ22を有している。実際のメモリアレイは、典型的には、数百または数千の行および列を有している。図2の3×3アレイは、実施例として使用されている。
アレイ22は、正の電力供給ライン40および接地ライン38を介して、電力を受信する。接地ライン38上の接地電圧Vssは、典型的には0ボルトである。正の電力供給電圧Vccは、正の電力供給ライン40に印加され得る。典型的なプログラマブルロジックデバイス10において、デバイスにおけるコアロジックは、1.2ボルトの電力供給電圧(Vcc−coreと称されることがある)を用いて電力供給される。プログラマブルロジックデバイス10のカスタムの設計を実装する際に用いられるプログラマブルロジック18は、コアロジックの一部分であり、Vcc−coreで動作する。一部のプログラマブルロジックデバイス10においては、1.2ボルト未満(例えば、1.1ボルト、1.0ボルト、1.0ボルト未満、等)の電力供給電圧が使用され得る。周辺回路網は、高められた電力供給電圧を用いて電力供給され得る。アレイ22に電力供給する際に使用される電力供給電圧レベルVccは、Vcc−core未満であったり、Vcc−coreと等しかったり、あるいはVcc−coreよりも大きかったりし得る。必要に応じて、Vccの値は、時間の関数として変動され得る。例えばVccは、データ書き込み動作の間に低くされ、通常動作の間に上昇させられ得る。
Vccが高められる(すなわち、通常動作の間にVccがVcc−coreよりも大きくなるときの)配置の利点は、これが、メモリ要素の出力における静的な制御信号が高められるという結果につながるということである。高められた制御信号は、例えばプログラマブルロジック18のnチャネルパストランジスタのゲートに印加され得、それによって、もしそうでない場合よりも、これらのnチャネルデバイスをより完全にオンにし得る。
オプションのクリアライン36(CLRとラベル付けされている)は、メモリアレイ22の内容をクリアするために使用され得る。構成データは、アレイがクリアされた後にロードされ得る。
構成データは、入力32を介して、データレジスタ30に直列的に提供され得る。その後、構成データは、DATA_IN_1、DATA_IN_2、およびDATA_IN_3ライン26を介して、アレイ22に並列的に提供され得る。アドレスレジスタ34は、入力44を介してアドレッシング情報を受信する。応答して、アドレスレジスタは、アドレスライン28(ADD1、ADD2、またはADD3)のうちの所望の1つをアサートする。所与の行におけるアドレスラインがアサートされると、データライン26上のデータは、その行において、メモリ要素24にロードされる。アレイは、アレイの各行にメモリ要素を組織的にロードすることによって、充填され得る。アレイに構成データが完全にロードされた後、各メモリ要素24の出力42は、パストランジスタまたはプログラマブルロジック上のその他のロジックコンポーネントのゲートを制御するための、対応する静的な制御信号を生成する。
プログラマブルロジックデバイス上の要素のアレイに使用され得るタイプの従来の構成ランダムアクセスメモリ要素45が、図3に示されている。図3に示されているように、メモリ要素45は、2つのクロスカップルドインバータ(インバータ46およびインバータ52)から形成される。インバータ46は、pチャネル金属酸化膜半導体(PMOS)トランジスタ48、およびnチャネル金属酸化膜半導体(NMOS)トランジスタ50を有している。インバータ52は、PMOSトランジスタ54およびNMOSトランジスタ56を有している。NMOSトランジスタ60は、クリアライン62を活性化することによって、クリア動作の間にオンにされ得る。これは、ノードN2を接地64に接続し、メモリ要素45をクリアする。ライン420上のメモリ要素の出力(DATA_OUT)は、ノードN2上の信号によって決定される。
アドレスライン66が高に取られると、NMOSトランジスタ58はオンにされ、データライン68上の信号は、メモリ要素45に供給される。ライン68上の信号が高の場合、ノードN1は高状態を維持し、メモリ要素45は低状態(クリアされた状態)を維持する。この状況において、出力DATA_OUTは低である。ライン68上の信号が低の場合、ノードN1は低に取られ、インバータ46による低であるN1信号の反転によって、ノードN2上の電圧は、高に取られる。これは、出力DATA_OUTを高にする。
DATA_OUT信号は、典型的には、マルチプレクサにおけるゲート、ANDゲート、ORゲート、あるいはプログラム可能な相互接続ロジックまたはプログラム可能なデバイスのその他のプログラム可能なロジックにおける、その他の適切なロジックゲートに印加される。典型的に、DATA_OUTは、nチャネルMOSパスゲートのゲートに印加される。このタイプの状況において、パストランジスタは、DATA_OUTが低のときに、オフにされる。DATA_OUTが高のときに、パストランジスタはオンにされる。
満足のいく動作のためには、ノードN2上の電圧(すなわち、信号DATA_OUT)は、1つの電圧供給レールからその他の電圧供給レールにスイング(swing)すべきである。ノードN2上の電圧がレールからレールにスイングしないと、DATA_OUT信号によって制御されているトランジスタは、完全にオンおよびオフにされず、それゆえに、漏れ電流および望ましくない電力損失につながり得る。
図3の従来の構成ランダムアクセスメモリ要素は満足のいく程度に機能するが、比較的多くの不動産を消費する。これは、メモリ要素45が安定な動作を示すことを保証するために、従来の構成ランダムアクセスメモリ要素45におけるトランジスタが、比較的大きな寸法で製造されることによる。図3の要素45のような要素におけるトランジスタのゲート幅は、典型的には、使用されている製造技術によって許容される最小の可能な幅よりも、数倍大きい。
その他のタイプのメモリ要素は、よりコンパクトな寸法で製造され得る。例えば、従来の動的ランダムアクセスメモリ(DRAM)セルは、図3に示されているタイプの従来の構成ランダムアクセスメモリ要素よりも、よりコンパクトな寸法で製造され得る。典型的な従来の動的ランダムアクセスメモリセル70が、図4に示されている。DRAMセル70は、キャパシタ78を用いてデータを格納する。セル70の内容は、電圧によってノード82上に提供される。キャパシタ78が充電され、ノード82が高になると、セル70は、1を含む(contain a one)と称される。キャパシタ78が放電され、ノード82が低になると、セル70は、0を含む(contain a zero)と称される。キャパシタ78は、例えば、トレンチキャパシタであり得る。キャパシタ78は、接地80に接続されている。
単一のトランジスタ76は、セルにアドレスするために使用され得る。データライン72上に存在するデータをセル70に格納するために、アドレスライン74がアサートされる。これは、アドレストランジスタ76をオンにし、データライン72上の値をキャパシタ82上に供給する。例えば、ライン72上のデータがロジック低である場合、キャパシタ78は放電し得、それによって、それの関連する電荷を0にし得る。書き込み動作の間に、ライン72上のデータが高である場合、高信号はキャパシタ78に供給され、それによって、キャパシタ78を充電し得る。
セル70の内容を読み取るために、アドレスライン74がアサートされている間に、読取り回路が使用され、ライン72の状態をモニタする。セル78に0が格納されている場合、ライン72が低にプルダウンされ得る。セル70に1が格納されている場合、ライン72が高にプルアップされ得る。読取り動作は破壊を伴う(destructive)ので、以後の読取り動作では、セル70に格納されたデータは再生成されなければならない。またキャパシタ78に格納された電荷は、漏れ電流の対象となり得るので、セル70の内容をコンスタントにリフレッシュする必要がある。
ノード82上の電荷は、漏れ電流効果および接地端子80上の接地ノイズ効果が原因で変動し得るので、セル70は、プログラマブルロジックデバイス上に静的な出力信号を供給するためには適切ではない。ノード82上の電圧における任意の変動または中断は、ノード82にゲートが接続されているトランジスタに対する電位の状態の変化に直ちに翻訳され得る。さらに、セル70のようなセルの状態をリフレッシュさせるコンスタントな必要性は、DRAMタイプの構成ランダムアクセスメモリ要素に望ましくない負担を課し得る。これらの理由により、図4のセル70のようなDRAMセルは、構成ランダムアクセスメモリとしての使用には適切ではない。
本発明の実施形態にしたがう構成ランダムアクセスメモリ要素20が、図5に示されている。構成ランダムアクセスメモリ20は、図2に示されているタイプのアレイ22に使用され得る。図5に示されているように、メモリ要素20は、クロスカップルドインバータ90および100を有している。インバータ100の入力は、導電性の出力ライン42(例えば、金属ライン)を介して、インバータ90の出力に接続されている。インバータ90の入力は、導線106(例えば、金属ライン)を介して、インバータ100の出力に接続されている。
インバータ90は、pチャネル金属酸化膜半導体(PMOS)トランジスタ92およびnチャネル金属酸化膜半導体(NMOS)トランジスタ94を有している。インバータ100は、PMOSトランジスタ102およびNMOSトランジスタ104を有している。インバータ90および100は、正の電力供給端子96において正の電力供給信号Vccを使用して電力供給され、接地端子98において設置信号Vssを使用して電力供給され得る。典型的なシナリオにおいて、通常動作の間、Vccは、デバイス10上のコアロジック電圧Vcc−coreよりも大きい。Vcc−coreが、例えば1.2ボルトである場合、Vccは、例えば1.6ボルトであり得る。必要に応じて、VccはVcc−coreよりも低かったり、またはVcc−coreと等しかったりし得る。Vccの値はまた、時間の関数として変動され得る。例えばVccは、書き込み動作の間に、書き込み動作を容易にするために、クリアトランジスタまたはアドレストランジスタ(例えば、アドレストランジスタ84)に対してインバータ90および100を弱めることにより、低められ得る。その後、Vccの値は、通常動作の間に上昇させられ得る。Vssの値は、例えば0ボルトであり得る。クリアトランジスタは、図5の実施形態においては一切使用されていないが、必要に応じて使用され得る。
アドレスライン28が高に取られると、NMOSトランジスタ84はオンにされ、データライン26上の信号は、メモリ要素20に供給される。高信号がセル20に供給されると、データノードDと接地端子114との間に接続されたキャパシタ86は、充電される。低信号がセル20に供給されると、キャパシタ86は放電される。
アドレスライン28が高に取られたときに、ライン26上の信号が高の場合、ノードDは高にされ得る。インバータ90は高信号を反転させ、ライン106上のノードNDを低に取る。ノードD上の信号の値は、信号DATA_OUTになり、これは出力ライン42上に供給される。
アドレスライン28が高に取られたときに、ライン26上の信号が低の場合、ノードDおよびDATA_OUT信号は低に取られ、インバータ100による低であるD信号の反転によって、ノードNDにおける電圧は高に取られる。これは、出力DATA_OUTを高にする。
キャパシタ86上に格納された電荷は、セル20(D)の内容を提供する。クロスカップルドインバータ90、100が存在するので、Dの値は、電力供給レールの間で十分にスイングする。インバータ100のおかげで、値NDはDの反転である。Dが低のとき、NDは高になり、これは、NMOSトランジスタ94をオンにし、インバータ90の接地端子98上のより低い電力供給レール(Vss)にDを下げる。Dが高のとき、NDは低になり、これは、PMOSトランジスタ92をオンにし、インバータ90の正の電力供給端子96上の電圧Vcc(すなわち、セル20に対する高い方の電力供給レール)にDをプルする。十分に大きいVccの値(典型的には、Vcc−coreと等しいVcc、またはVcc−coreに対して高められたVccの値)を選択することにより、ノードD上の信号の最大値は、比較的高い電圧に到達することが保証され得る。
セル20において、クロスカップルドインバータ90および100が使用されない場合、キャパシタ86は、その電荷を保持することが不可能であり得る。これは、漏れ電流(例えば、トランジスタ84、キャパシタ86、およびトランジスタ112を介する漏れ電流)が、活性リフレッシュ動作の不在下で、キャパシタ86上の電荷を分離し得るからである。図5の配置を用いると、インバータ90におけるトランジスタ92および94は、これらの漏れ電流を打ち消す電流を供給し、Dを所望のレベルに動的に保持する。
典型的に、DATA_OUT信号は、電子コンポーネント110に印加され、そのコンポーネントが所望の機能を実行するように構成する。1つの適切な配置を用いると、DATA_OUT信号は、トランジスタ112のゲートGのような、トランジスタのゲートに印加される。トランジスタ112は、マルチプレクサ、ANDゲート、ORゲート、またはデバイス10におけるその他の適切なロジックゲートの一部であり得る。トランジスタ112が含まれるロジックは、汎用プログラマブルロジックであり得、または相互接続16に関連付けられたプログラマブルロジック(例えば、マルチプレクサ)であり得る。しばしば、静的な出力制御信号DATA_OUTは、nチャネルMOSパストランジスタのゲートに印加される。このタイプの状況において、パストランジスタは、DATA_OUT信号が低のときにオフにされ、DATA_OUT信号が高のときにオンにされる。
必要に応じて、p+タップTが、NOMOSトランジスタ94を形成するp型半導体基板に提供され得る。このタップは、ラッチアップ状況が発生することを防止する。p+タップがないと、トランジスタ92のp型ドレインDRと、トランジスタ92が構成されるnウェルボディBとによって形成されるp−n接合が、シャットダウン動作の間に、強く順方向バイアスされる可能性があり得る。この接合の順方向バイアスは、キャリアを射出し得、これはラッチアップを引き起こし得る。タップは、インバータ90におけるトランジスタ92を介する電力ダウン動作の間に、ラッチアップが発生しないことを保証し、要素20が自動的にクリアされることを可能にする。
例えば、キャパシタ86の容量は、約12fFであり得る。キャパシタ86における容量の存在は、メモリ要素20をアンバランスにし、その結果、ロジック0を含む(すなわち、Dが0である)構成において、アレイ22における要素20の全ては、自動的に電力供給され得る。
ノードDおよびNDの間のアンバランスにされた配置による電力供給の間に、アレイ22は自動的にクリアされるので、ラインをクリアにして、図5のメモリ要素20をクリアする必要はない。必要に応じて、メモリアレイ22は、各要素20に0をロードすることによって(例えば、アドレスライン28を組織的にアサートしている間に、データライン26上に0を配置することによって)、クリアされ得る。
アレイ22における通常のアドレッシング動作の間、ライン28のうちの1つのライン上の所望のADD信号がアサートされるが、その一方で、適切なデータライン26が、要素20にデータを供給するために使用される。トランジスタ84に対して比較的広いゲート幅を使用することにより、アドレストランジスタ84が、インバータ90よりも強くなることが保証される。このことは、データライン26からのデータを、キャパシタ86およびノードDに首尾よく供給することを保証する。例えば、インバータ100は、インバータ90とほぼ同じ強さを有し得る。
図5の配置は、構成ランダムアクセスメモリ要素を形成するために必要な、集積回路の不動産の大きさを大幅に低減し得る。65nmの加工技術を用いて形成される、図3に示されているタイプの従来のランダムアクセスメモリ要素の配置において、インバータ46および56におけるトランジスタのゲート幅は、この加工によって許容される0.08μmの公称最小値から0.22μmまで増加させられる。ゲート長は、約0.065μmであり得る。
対照的に、図5の配置を用いると、インバータ90および100におけるトランジスタのゲート幅は、65nmの加工技術における0.08μmと同じであるか、それよりも小さくあり得る。結果として、図5の配置を用いて形成されるメモリ要素の面積は、図3に示されているタイプの従来のメモリ要素の約0.6μm2に対し、約0.2μm2である。追加的な面積の節約は、メモリ要素からクリアトランジスタを除去することによって、達成され得る。面積はまた、トランジスタ84、92、94、102、および104のトランジスタ構造の上に、キャパシタ86を形成することによって、効率的に使用され得る。
このタイプの配置は、図6に示されている。図6は、図5に示されているタイプの例示的な構成ランダムアクセスメモリ要素20の一部分の断面側面図を示している。図6のメモリ要素20は、シリコン基板115上に形成され得る。トランジスタ84のようなトランジスタ、ならびにクロスカップルドインバータおよびその他のデバイスのトランジスタは、シリコン基板115に形成される。トランジスタ84が、図6に示されている。破線117は、例えば、その他のなんらかのトランジスタ構造が形成され得る場所を示している。
誘電スタックが、基板115の上に形成され、デバイスが、基板115に形成される。誘電スタックは、誘電層116のような誘電層および金属層118のような金属層を含む。図6に示されているように、キャパシタ86のようなキャパシタは、誘電層のうちの1つ(すなわち、層116)の内部に形成され得る。このタイプのキャパシタ構造は、2つの金属電極を使用し得るので、金属絶縁体金属(MIM)キャパシタ構造と称されることがある。ほとんどのキャパシタは、基板115においてデバイスの真上に形成されるので、このタイプのキャパシタは、余分な回路不動産を一切消費する必要がない。
2つの例示的な構成ランダムアクセスメモリ要素20のトランジスタを形成するために使用され得る例示的なレイアウトが、図7に示されている。図7の例において、図5のトランジスタ92、94、102、104、および84に対し、水平ライン122は、可能なポリシリコンのゲートラインの位置を表しているが、垂直ライン120は、可能なチャネル(活性)領域を表している。図7の各要素20において、3つのNMOSトランジスタ(図5のトランジスタ94、104、および84)と、2つのPMOSトランジスタ(図5のトランジスタ92および102)とが存在する。図7に示されている構成ランダムアクセスメモリ20の対を交互配置することにより、レイアウト効率が向上し得る。
図8に示されているように、必要に応じて、メモリ要素20には、クリアラインが提供され得る。図8に示されているように、構成ランダムアクセスメモリ要素20は、クリアトランジスタ124を有し得る。クリアトランジスタ124は、ゲート、ドレイン、およびソースを有している金属酸化膜半導体(MOS)トランジスタであり得る。トランジスタ(例えば、トランジスタ124、または要素20およびデバイス10におけるその他のトランジスタ)のドレインおよびソースは、ソース−ドレインと称されることがある。図8に示されているように、トランジスタ124の1つのソース−ドレインは、接地端子98に接続されており、トランジスタ124のその他のソース−ドレインは、ノードDに接続されている。トランジスタ124のゲートは、クリアライン36に接続されている。アレイ22をクリアすることが必要な場合、クリアライン36はアサートされ得、アレイ22の各要素20におけるノードDを接地端子98に接続し得る。
クロスカップルドインバータ90および100は、必ずしも構成ランダムアクセスメモリ要素20におけるその他の構造の近くに配置される必要はない。これは、図9に示されている。図9の例において、アドレストランジスタ84およびキャパシタ86は、横の寸法Yを有する四角い表面エリア128内に製造されている。エリア128の面積は、Y2である。典型的な65nmの加工の例において、面積128は、約0.2μm2と等しいか、またはそれ未満であり得る(すなわち、Yは約0.45μmである)。レイアウトを考えると、プログラマブルロジックデバイス110をキャパシタ86およびアドレストランジスタ84のすぐ近くに配置することは、好都合または実際的ではないことがある。したがって、図9に示されている例において、ロジックコンポーネント110(例えば、パストランジスタ)は、キャパシタ86およびアドレストランジスタ84から、距離Xの位置に配置され得る。Xの値は、例えば、2μm以上、4μm以上、8μm以上、12μm以上等であり得る。クロスカップルドインバータ90および100は、(図9に示されているように)ロジックコンポーネント110の近くに配置されたり、(図5に示されているように)アドレストランジスタ84およびキャパシタ86の近くに配置されたり、あるいは中間の位置またはその他の適切な位置に配置されたりし得る。
図5に示されているタイプのメモリ要素の配置を使用する利点は、5つのトランジスタ(アドレストランジスタ84、ならびにインバータ90および100の4つのトランジスタ)しか使用されないということである。クリアトランジスタは(この配置においては)一切使用されないので、要素20によって消費される表面積の大きさは、最小化される。
インバータ90におけるp+タップTは、アレイ22を電力ダウンするときにキャパシタが放電する際に、トランジスタをラッチアップ状態にしないようにするために、使用され得る。電力供給されると、データノードD上のキャパシタ86の存在は、クロスカップルドインバータ90および100をアンバランスにし、データノードDが公知の状態(0状態)で電力供給され得ることを保証する。このようにして、図5のセルのアーキテクチャは、一連の電力ダウンおよび電力供給のときに、クリアトランジスタを必要とすることなく、自身を自動的にクリアする。
図5に示されているタイプの構成ランダムアクセスメモリ要素20のアレイ22をクリアすることに含まれる例示的なステップが、図10に示されている。
ステップ130において、デバイス10は電力ダウンされる。これは、電圧Vccを0ボルトに取る。トランジスタ92の正の電力供給端子が0ボルトに降下すると、トランジスタ92のボディBは、(データノードDが、クリアされる必要のある1のときに)データノードDの電圧よりも低い電圧に降下する。これは、ドレインDRとボディBとの間のp−n接合を順方向バイアスする(ステップ132)。
ステップ134において、キャパシタ84は、ステップ132において形成されたトランジスタ92における順方向バイアスを介して、放電する。トランジスタ94におけるタップTは、順方向バイアスされたp−n接合によって射出されるキャリアを除去することによって、遷移中にラッチアップ状況が発生することを防止する役目を担っている。
ステップ136において、デバイス10は電力供給され得る。電力供給の間、電力が端子96に印加され、これにより、クロスカップルドインバータ90および100に電力供給する。キャパシタ84は、クロスカップルドインバータ90および100の左側で、Dノードに接続されているが、これに相当する容量は、クロスカップルドインバータ90および100の右側のノードND上には存在しない。結果として、クロスカップルドインバータは、アンバランスになる。電力供給の間、キャパシタ84の存在は、ノードND上の電圧がノードD上の電圧よりも早く上昇することを保証する。デバイスが十分に電力供給されると、ノードDの全ては、0ボルト(すなわち、クリアされた状態)になり得る。
以上は、本発明の原理の単なる例示であり、当業者によって、本発明の範囲および精神から逸れることなしに、様々な改変がなされ得る。
Claims (13)
- アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソース−ドレインを有しており、データノードに接続された第2のソース−ドレインを有している、アドレストランジスタと、
キャパシタ接地端子と該第2のソース−ドレインとの間に接続されたキャパシタと、
第1および第2のクロスカップルドインバータであって、該第1のインバータは、該データノードに接続された出力を有しており、入力を有しており、該第2のインバータは、該データノードに接続された入力を有しており、出力を有している、第1および第2のクロスカップルドインバータと
を備えている、メモリ要素。 - クリアラインに接続されたゲートを有しているクリアトランジスタをさらに含んでいる、請求項1に記載のメモリ要素。
- 前記メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第1のソース−ドレイン端子を有しており、前記第2のインバータの出力に接続された第2のソース−ドレイン端子を有している、請求項1に記載のメモリ要素。
- 前記第1および第2のインバータは、インバータトランジスタを含んでおり、前記アドレストランジスタおよび該インバータトランジスタは、半導体基板から形成されており、前記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、請求項1に記載のメモリ要素。
- 前記データノードに接続された出力ラインをさらに含んでおり、該出力ラインは、少なくとも2ミクロンの長さの金属ラインを含んでおり、前記第1および第2のインバータは、前記キャパシタから少なくとも2ミクロンの距離において該出力ラインに接続されている、請求項1に記載のメモリ要素。
- ゲートを有している金属酸化物半導体トランジスタと、
メモリ要素のアレイであって、該アレイはデータを格納し、該アレイは該トランジスタの該ゲートに印加される対応する出力信号を生成し、各メモリ要素は、キャパシタと、該キャパシタに接続された一対のクロスカップルドインバータを含んでいる、メモリ要素のアレイ
を備えている、集積回路デバイス。 - 各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソースドレインを有しており、データノードに接続された第2のソースドレインを有しており、該メモリ要素の各々の該データノードは、前記出力信号のそれぞれを供給する、アドレストランジスタ
をさらに含んでいる、請求項6に記載の集積回路デバイス。 - 各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第1のソース−ドレインを有しており、データノードに接続された第2のソース−ドレインを有しており、該メモリ要素の各々の該データノードは、前記出力信号のそれぞれを供給し、各キャパシタは、キャパシタ接地端子と該アドレストランジスタの該第2のソース−ドレインとの間に接続されており、前記集積回路デバイスの集積回路は、前記アレイにデータをロードするデータレジスタ回路をさらに含んでいる、アドレストランジスタと
をさらに含んでいる、請求項6に記載の集積回路デバイス。 - 各メモリ要素における前記一対のクロスカップルドインバータは、第1および第2のインバータを含んでおり、該第1および第2のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第1のソース−ドレイン端子を有しており、該第2のインバータの該出力に接続された第2のソース−ドレイン端子を有している、請求項6に記載の集積回路デバイス。
- 各メモリ要素における前記一対のクロスカップルドインバータは、第1および第2のインバータを含んでおり、該第1および第2のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素における該第1および第2のインバータは、インバータトランジスタを含んでおり、アドレストランジスタおよび該インバータトランジスタは、半導体基板に形成されており、前記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、請求項6に記載の集積回路デバイス。
- 各メモリ要素は、前記トランジスタの前記ゲートのそれぞれに前記出力信号のそれぞれを伝送する出力ラインを含んでおり、該出力ラインは、少なくとも2ミクロンの長さの金属ラインを含んでおり、前記一対のインバータは、該出力ラインに沿って、前記キャパシタから少なくとも2ミクロンの距離に配置されている、請求項6に記載の集積回路デバイス。
- 各メモリ要素における前記一対のクロスカップルドインバータは、
第1のインバータであって、第1の正の電力供給端子と第1の接地端子との間で直列に接続された、pチャネル金属酸化物半導体トランジスタと、nチャネル金属酸化物半導体トランジスタとを有している、第1のインバータと、
第2のインバータであって、第2の正の電力供給端子と第2の接地端子との間で直列に接続された、pチャネル金属酸化物半導体トランジスタと、nチャネル金属酸化物半導体トランジスタとを有している、第2のインバータと
を含んでいる、請求項6に記載の集積回路デバイス。 - メモリ要素をクリアする方法であって、該メモリ要素は、アドレストランジスタと、データノードに接続されたキャパシタと、該データノードと反転されたデータノードとの間に接続された第1および第2のクロスカップルドインバータとを有しており、該第1のインバータは、該データノードに接続されたドレイン−ソース端子およびボディ端子を有するpチャネル金属酸化物半導体トランジスタを有しており、該第1および第2のインバータは、タップを含んでおり、該方法は、
該ドレイン−ソース端子が、該ボディ端子よりも高くなるように、かつ該キャパシタが該pチャネル金属酸化物半導体トランジスタを介して放電するように、該メモリ要素を電力ダウンすることと、
該キャパシタが放電する際に、該タップを用いることにより、射出されたキャリアを除去し、ラッチアップ状態の発生を防止することと、
該メモリ要素が電力供給される際に、該キャパシタを用いることにより、該第1および第2のインバータをアンバランスにし、該データノードがクリアされた状態で電力供給されるようにすることと
を包含する、方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/653,001 US7800400B2 (en) | 2007-01-12 | 2007-01-12 | Configuration random access memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008176912A true JP2008176912A (ja) | 2008-07-31 |
Family
ID=39617285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008004824A Withdrawn JP2008176912A (ja) | 2007-01-12 | 2008-01-11 | 構成ランダムアクセスメモリ |
Country Status (2)
Country | Link |
---|---|
US (2) | US7800400B2 (ja) |
JP (1) | JP2008176912A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013009318A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
KR20150127826A (ko) * | 2011-05-31 | 2015-11-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 |
KR101899881B1 (ko) | 2011-02-17 | 2018-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 lsi |
JP2021002849A (ja) * | 2010-01-20 | 2021-01-07 | 株式会社半導体エネルギー研究所 | プログラマブル回路及びfpga |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010529548A (ja) * | 2007-06-04 | 2010-08-26 | エヌエックスピー ビー ヴィ | 電源管理集積回路 |
US7961498B2 (en) | 2008-09-23 | 2011-06-14 | Intel Corporation | Leakage compensation circuit for Dynamic Random Access Memory (DRAM) cells |
US8081503B1 (en) * | 2009-02-27 | 2011-12-20 | Altera Corporation | Volatile memory elements with minimized area and leakage current |
US7948792B1 (en) | 2009-04-15 | 2011-05-24 | Altera Corporation | Memory and techniques for using same |
US8860117B2 (en) | 2011-04-28 | 2014-10-14 | Micron Technology, Inc. | Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods |
US8581625B2 (en) * | 2011-05-19 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
KR102081792B1 (ko) | 2011-05-19 | 2020-02-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 연산회로 및 연산회로의 구동방법 |
US8964474B2 (en) | 2012-06-15 | 2015-02-24 | Micron Technology, Inc. | Architecture for 3-D NAND memory |
US9106223B2 (en) * | 2013-05-20 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing device |
US9679650B1 (en) | 2016-05-06 | 2017-06-13 | Micron Technology, Inc. | 3D NAND memory Z-decoder |
US9876007B1 (en) | 2016-05-09 | 2018-01-23 | Macom Connictivity Solutions, Llc | MIMcap creation and utilization methodology |
CN109565280B (zh) | 2016-08-19 | 2023-02-17 | 株式会社半导体能源研究所 | 半导体装置的电源控制方法 |
US11797833B2 (en) * | 2017-11-14 | 2023-10-24 | International Business Machines Corporation | Competitive machine learning accuracy on neuromorphic arrays with non-ideal non-volatile memory devices |
US11450381B2 (en) | 2019-08-21 | 2022-09-20 | Micron Technology, Inc. | Multi-deck memory device including buffer circuitry under array |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0513714A (ja) * | 1990-01-25 | 1993-01-22 | Texas Instr Inc <Ti> | 溝型トランジスタ使用の双安定論理デバイス |
US20020130681A1 (en) * | 1991-09-03 | 2002-09-19 | Cliff Richard G. | Programmable logic array integrated circuits |
JPH08111094A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | スタチック型半導体記憶装置 |
US6064093A (en) * | 1996-03-29 | 2000-05-16 | Citizen Watch Co., Ltd. | Protection circuit with clamping feature for semiconductor device |
US6025737A (en) * | 1996-11-27 | 2000-02-15 | Altera Corporation | Circuitry for a low internal voltage integrated circuit |
US6118302A (en) * | 1996-05-28 | 2000-09-12 | Altera Corporation | Interface for low-voltage semiconductor devices |
US5801551A (en) * | 1996-08-01 | 1998-09-01 | Advanced Micro Devices, Inc. | Depletion mode pass gates with controlling decoder and negative power supply for a programmable logic device |
US6232893B1 (en) * | 1998-05-27 | 2001-05-15 | Altera Corporation | Method and apparatus for programmably providing a power supply voltage to an integrated circuit |
JP2002368135A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
US6876572B2 (en) * | 2003-05-21 | 2005-04-05 | Altera Corporation | Programmable logic devices with stabilized configuration cells for reduced soft error rates |
-
2007
- 2007-01-12 US US11/653,001 patent/US7800400B2/en not_active Expired - Fee Related
-
2008
- 2008-01-11 JP JP2008004824A patent/JP2008176912A/ja not_active Withdrawn
-
2010
- 2010-08-25 US US12/868,575 patent/US8030962B2/en not_active Expired - Fee Related
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021002849A (ja) * | 2010-01-20 | 2021-01-07 | 株式会社半導体エネルギー研究所 | プログラマブル回路及びfpga |
JP2022081601A (ja) * | 2010-01-20 | 2022-05-31 | 株式会社半導体エネルギー研究所 | プログラマブル回路 |
KR101899881B1 (ko) | 2011-02-17 | 2018-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 lsi |
KR101899880B1 (ko) * | 2011-02-17 | 2018-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 lsi |
JP2013009318A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2016158269A (ja) * | 2011-05-20 | 2016-09-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9762246B2 (en) | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
US10505547B2 (en) | 2011-05-20 | 2019-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10897258B2 (en) | 2011-05-20 | 2021-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US11750194B2 (en) | 2011-05-20 | 2023-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR20150127826A (ko) * | 2011-05-31 | 2015-11-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 |
KR101923228B1 (ko) * | 2011-05-31 | 2019-02-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 |
Also Published As
Publication number | Publication date |
---|---|
US8030962B2 (en) | 2011-10-04 |
US20080169836A1 (en) | 2008-07-17 |
US20100321984A1 (en) | 2010-12-23 |
US7800400B2 (en) | 2010-09-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7800400B2 (en) | Configuration random access memory | |
US9245592B2 (en) | Memory elements with elevated control signal levels for integrated circuits | |
EP1537581B1 (en) | Method for reducing power consumption in a state retaining circuit, state retaining circuit and electronic device | |
JP4970630B1 (ja) | ソフトエラーアップセット不感性を有する揮発性記憶素子 | |
US8305832B2 (en) | Integrated circuits, systems, and methods for reducing leakage currents in a retention mode | |
US10636457B2 (en) | Overvoltage protection for a fine grained negative wordline scheme | |
JP2007143151A (ja) | 高電源レベルを有するプログラマブルロジックデバイスメモリ要素 | |
US8208317B2 (en) | Semiconductor memory device | |
US8619464B1 (en) | Static random-access memory having read circuitry with capacitive storage | |
US8476951B2 (en) | Latch circuit with single node single-event-upset immunity | |
US7180361B2 (en) | Antifuse programming circuit in which one stage of transistor is interposed in a series with antifuse between power supplies during programming | |
US20080054973A1 (en) | Leakage improvement for a high-voltage latch | |
US7768818B1 (en) | Integrated circuit memory elements | |
US9461161B1 (en) | Memory element circuitry with minimum oxide definition width | |
JP2011054239A (ja) | 断熱充電メモリ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110405 |