JP4970630B1 - ソフトエラーアップセット不感性を有する揮発性記憶素子 - Google Patents

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Abstract

高エネルギーの原子粒子衝突に曝される際に、ソフトエラーアップセット事象に対して不感性を呈する記憶素子が提供される。記憶素子はそれぞれ、２つのアドレストランジスタと、双安定要素を形成するように相互接続される４つのトランジスタの対とを含む、１０個のトランジスタを有してもよい。トゥルーおよびコンプリメントクリアライン等のクリアラインは、あるトランジスタの対と関連している正の電源端子および接地電源端子にルーティングされてもよい。クリア操作の際、トランジスタの対の一部または全部は、選択的にクリアラインを使用して、電力供給を停止することが可能である。これは、論理０値が、アドレストランジスタを介して駆動されるクリア操作を促進し、クロスバー電流サージを低減させる。

Description

本発明は、揮発性記憶素子に関し、より具体的には、ソフトエラーアップセット不感性（ｉｍｍｕｎｉｔｙ）素子に関する。
集積回路は、多くの場合、揮発性記憶素子を含有する。一般的な揮発性記憶素子は、交差結合インバータ（ラッチ）に基づいている。揮発性記憶素子は、集積回路が電力供給されているときだけデータを留保する。電力損失の場合、揮発性記憶素子内のデータは喪失される。電気的に消去可能なプログラム可能読取専用メモリ技術に基づく記憶素子等の不揮発性記憶素子は、このようなデータ損失を被らないが、多くの場合、不揮発性記憶素子を所与の集積回路の一部として加工することは、望ましくないか、または不可能である。
その結果、揮発性記憶素子が、多くの場合、使用される。例えば、静的ランダムアクセスメモリ（ＳＲＡＭ）チップは、揮発性記憶素子の一種であるＳＲＡＭセルを含有する。また、揮発性記憶素子は、プログラム可能論理デバイス集積回路内でも使用される。
揮発性記憶素子は、ソフトエラーアップセットとして知られる現象を被る。ソフトエラーアップセット事象は、集積回路およびそのパッケージ内に埋入された宇宙線ならびに放射性不純物によって生じる。宇宙線および放射性不純物は、中性子ならびにアルファ粒子等の高エネルギー原子粒子を発生させる。記憶素子は、トランジスタと、パターン化されたシリコン基板から形成される他の構成要素とを含有する。原子粒子が記憶素子内のシリコンに衝突すると、電子−正孔対が発生させられる。電子−正孔対は、記憶素子内の荷電ノードを放電させ、記憶素子の状態を反転させ得る伝導経路を生成する。例えば、「１」が、記憶素子内に格納されている場合、ソフトエラーアップセット事象は、「１」を「０」に変化させ得る。
集積回路内のアップセット事象は、記憶素子内に格納されたデータを破損し、システム性能に深刻な影響をもたらし得る。電気通信機器の遠隔インストール等のシステム用途では、欠陥機器を修理することは、非常に厄介である。プログラム可能論理デバイスおよび他の集積回路は、ソフトエラーアップセット事象に対して良好な不感性を実証しない限り、これらの種類の用途に好適ではないであろう。同時に、あまりに多くの回路領域が、集積回路上の揮発性記憶素子によって占有されることなく、および揮発性記憶素子が良好な性能特性を呈することを保証するように配慮されるべきである。
したがって、プログラム可能論理デバイス集積回路等の集積回路内の揮発性記憶素子のソフトエラーアップセット性能を改良可能となることが望ましいであろう。
記憶素子を有する集積回路が提供される。集積回路は、プログラム可能集積回路、メモリチップ、または任意の他の好適な集積回路であってもよい。記憶素子は、静的ランダムアクセスメモリ（ＳＲＡＭ）として使用されてもよく、プログラム可能集積回路では、記憶セルは、構成ランダムアクセスメモリ（ＣＲＡＭ）として使用されてもよい。
各記憶素子は、一対のアドレストランジスタと、４つのトランジスタの対とを有してもよい。各トランジスタの対は、それぞれの出力ノードに直接に接続されるｎチャネルおよびｐチャネルトランジスタを有してもよい。出力ノードからの出力信号は、トランジスタの対が、分散入力を有するインバータ様の回路としての役割を果たすように、２つの異なるトランジスタゲートに提供されてもよい。この種類の配列によって、記憶素子は、ソフトエラーアップセット事象に対して良好な不感性を呈することが可能となる。
データ書き込み操作は、コンプリメントデータラインを使用して行われてもよい。論理０の値は、記憶素子に論理１を書き込むために、コンプリメントデータライン上に発行されてもよい。これらの論理１書き込み操作の際、論理０は、アドレストランジスタを介して、第２および第４のトランジスタの対のノード上へと駆動される。アドレストランジスタは、データ書き込み操作の際、論理０の値を容易に通過させるｎチャネルトランジスタを使用して実装されてもよい。クリア操作は、論理１を第２および第４のアドレストランジスタの出力ノード上へ駆動させることによって行われてもよい。これらの操作の際、アドレストランジスタは、論理１の値を通過させる際に、困難を有し得る。クリア操作が成功することを保証するために、クリアラインが、一時的に、クリアの際、トランジスタの対の一部または全部への電力供給を停止する（減衰させる）ために使用されてもよい。電力供給を停止されたトランジスタの対は、最小のクロスバー電流を呈し、メモリアレイにおけるクリア電流内のサージを低減させる。記憶素子がクリアされると、クリアラインは、記憶素子に再電力供給するために使用されてもよい。
本発明のさらなる特徴、その本質、および様々な利点は、添付の図面ならびに以下の本発明を実施するための形態からより明らかとなるであろう。
例えば、本発明は以下の項目を提供する。
(項目１）
第１のストレージノードに所与のデータビットを格納する第１の回路であって、該第１の回路は、第１のウェル内に形成され、および該第１のストレージノードに接続される第１のソース−ドレイン端子を有する第１のトランジスタを含む、第１の回路と、
該第１のノードに接続されていない第２のストレージノードに該所与のデータビットを格納する第２の回路であって、該第２の回路は、第２のウェル内に形成され、および該第２のストレージノードに接続される第２のソース−ドレイン端子を有する第２のトランジスタを有する、第２の回路と
を備えている、記憶素子。
(項目２）
前記第１および第２のウェルは、ｎウェルを備えている、項目１に記載の記憶素子。
(項目３）
前記第１および第２のトランジスタは、ｐチャネルトランジスタを備えている、項目２に記載の記憶素子。
(項目４）
前記第１および第２の回路は、第１および第２のｎチャネルトランジスタを含み、該第１のｎチャネルトランジスタは、第３のウェル内に形成され、および前記第１のストレージノードに接続される第３のソース−ドレイン端子を有し、該第２のｎチャネルトランジスタは、前記第２のストレージノードに接続され、および該第３のウェルから分離している第４のウェル内に形成される第４のソース−ドレイン端子を有する、項目３に記載の記憶素子。
(項目５）
前記第３および第４のウェルは、ｐウェルを備えている、項目４に記載の記憶素子。
(項目６）
前記第１および第２のウェルは、ｐウェルを備えている、項目１に記載の記憶素子。
(項目７）
第３および第４のトランジスタをさらに備え、該第３および第４のトランジスタは、前記第１および前記第２のウェルを分離する第３のウェル内に形成される、項目６に記載の記憶素子。
(項目８）
第３のストレージノードを有する第３の回路であって、該第３の回路は、前記第２のウェル内に形成され、および該第３のストレージノードに接続される第３のソース−ドレイン端子を有する第３のトランジスタを含む、第３の回路と、
第４のストレージノードを有する第４の回路であって、該第４の回路は、前記第１のウェル内に形成され、および該第４のストレージノードに接続される第４のソース−ドレイン端子を有する第４のトランジスタを含む、第４の回路と
をさらに備えている、項目１に記載の記憶素子。
(項目９）
第１、第２、第３、および第４のトランジスタは、ｐチャネルトランジスタを備え、前記第１および第２のウェルは、ｎウェルを備えている、項目８に記載の記憶素子。
(項目１０）
前記第１の回路は、第５のトランジスタを含み、前記第２の回路は、第６のトランジスタを含み、前記第３の回路は、第７のトランジスタを含み、前記第４の回路は、第８のトランジスタを含み、該第５、第６、第７、および第８のトランジスタは、ｎチャネルトランジスタを備えている、項目９に記載の記憶素子。
(項目１１）
前記第５のトランジスタは、第３のウェル内に形成され、および前記第１のストレージノードに接続される第５のソース−ドレイン端子を有し、前記第６のトランジスタは、該第３のウェルから分離している第４のウェル内に形成され、および前記第２のストレージノードに接続される第６のソース−ドレイン端子を有し、前記第７のトランジスタは、前記第４のウェル内に形成され、および前記第３のストレージノードに接続される第７のソース−ドレイン端子を有し、前記第８のトランジスタは、該第２、第３、および第４のウェルから分離している第５のウェル内に形成され、および前記第４のストレージノードに接続される第８のソース−ドレイン端子を有する、項目１０に記載の記憶素子。
(項目１２）
前記第３、第４、および第５のウェルは、ｐウェルを備えている、項目１１に記載の記憶素子。
(項目１３）
前記第２のウェルは、前記第３のウェルと前記第４のウェルとの間に形成され、該第４のウェルは、前記第１のウェルと該第２のウェルとの間に形成され、該第１のウェルは、該第４のウェルと前記第５のウェルとの間に形成される、項目１２に記載の記憶素子。
(項目１４）
少なくとも第１および第２のアドレストランジスタをさらに備え、該第１のアドレストランジスタは、前記第４のウェル内に形成され、該第２のアドレストランジスタは、前記第５のウェル内に形成される、項目１３に記載の記憶素子。
(項目１５）
少なくとも第１および第２のアドレストランジスタをさらに備え、該第１のアドレストランジスタは、前記第４のウェル内に形成され、該第２のアドレストランジスタは、前記第５のウェル内に形成される、項目１１に記載の記憶素子。
(項目１６）
前記第１および第２のストレージノードに接続されるアドレストランジスタをさらに備えている、項目１に記載の記憶素子。


図１は、本発明のある実施形態による、ランダムアクセス記憶セルを含有し得る、例示的集積回路の概略図である。 図２は、本発明のある実施形態による、記憶セルの例示的アレイの概略図である。 図３は、本発明のある実施形態による、例示的記憶セルの概略図である。 図４は、本発明のある実施形態による、図３に示される種類の記憶セルのアレイをクリアする際に伴う、例示的ステップの工程図である。 図５は、本発明のある実施形態による、図３に示される種類の記憶セルのクリアされた記憶セルのアレイにデータを書き込むステップを伴う、例示的ステップの工程図である。 図６は、本発明のある実施形態による、トゥルーおよびコンプリメントクリアラインを有する、例示的記憶セルの概略図である。 図７は、本発明のある実施形態による、図６に示される種類の記憶セルのアレイをクリアする際に伴う、例示的ステップの工程図である。 図８は、本発明のある実施形態による、図６に示される種類のクリアされた記憶セルのアレイにデータを書き込むステップを伴う、例示的ステップの工程図である。 図９は、本発明のある実施形態による、記憶セルのために使用され得る、例示的レイアウトの上面図である。 図１０は、本発明のある実施形態による、記憶素子アレイを制御する際に使用され得る、信号ラインを示す、回路図である。
集積回路は、多くの場合、揮発性記憶素子のアレイを含む。これらの記憶素子アレイは、データ処理操作の際、データを格納するために使用することが可能である。プログラム可能論理デバイス等のプログラム可能集積回路では、記憶素子のアレイは、プログラム可能論理回路網を構成する際に使用される構成データによってロードされてもよい。プログラム可能集積回路のための構成データを格納する際に使用される記憶セルは、時として、構成ランダムアクセスメモリ（ＣＲＡＭ）セルと称される。他の種類のランダムアクセスメモリ（ＲＡＭ）アレイ内で使用される記憶セルは、時として、ＲＡＭセルと称される。
ＣＲＡＭセルおよび他のＲＡＭセルから形成されるメモリアレイは、放射線衝突によって妨害され得る。この種類の妨害は、ソフトエラーアップセット事象として知られる。ソフトエラーアップセット事象は、中性子およびアルファ粒子等の高エネルギー原子粒子が、記憶素子の一部に衝突する際に生じる。電子−正孔対は、原子粒子が、記憶素子を構成するシリコンに衝突する際に発生する。電子−正孔対は、記憶素子内の種々のノード上の電荷を妨害し、それによって、記憶素子の状態を変化（例えば、１から０またはその逆に反転）させ得る。
ソフトエラーアップセット事象を低減または排除し、それによって、集積回路の信頼性を改良するために、いくつかの冗長な相互接続されたインバータ様回路を有する記憶素子が、形成可能である。相互接続されたインバータ回路は、放射線衝突の場合、フィードバックソースを再格納する役割を果たす信号を提供可能である。したがって、これらの相互接続されたインバータ回路を有する記憶素子は、ソフトエラーアップセット事象に不感性を有する。本種類の記憶素子（セル）は、任意の好適な数のトランジスタを含有してもよい。一好適な配列では、各記憶素子は、１０のトランジスタを含有してもよい。
記憶素子は、メモリを使用する任意の好適な集積回路内で使用可能である。これらの集積回路は、メモリチップ、メモリアレイを有するデジタル信号処理回路、マイクロプロセッサ、メモリアレイを有する特殊用途集積回路、記憶素子が構成メモリのために使用される、プログラム可能論理デバイス集積回路等のプログラム可能集積回路、または任意の他の好適な集積回路であってもよい。明確にするために、本発明は、時として、プログラム可能論理デバイス集積回路との関連において説明され得る。しかしながら、これは、例示にすぎない。本発明の実施形態による記憶セルは、任意の好適な回路内で使用されてもよい。メモリチップまたはメモリが処理データを格納するために必要とされる他の回路等の集積回路上では、記憶素子は、静的ランダムアクセスメモリ（ＲＡＭ）セルの機能を果たしてもよく、時として、ＳＲＡＭセルと称される。プログラム可能論理デバイス集積回路との関連において、記憶素子は、構成データを格納するために使用可能であって、したがって、時として、この関連では、構成ランダムアクセスメモリ（ＣＲＡＭ）セルと称される。
プログラム可能論理デバイスまたはメモリを有する他のプログラム可能集積回路等の例示的集積回路１０が、図１に示される。
デバイス１０は、デバイス１０から信号を駆動させ、他の素子から、入力／出力ピン１４を介して、信号を受信するための入力／出力回路網１２を有してもよい。グローバルおよびローカル垂直ならびに水平伝導ラインとバス等の相互接続リソース１６は、デバイス１０上で信号をルーティングするために使用されてもよい。相互接続リソース１６は、固定相互接続（伝導ライン）と、プログラム可能相互接続（すなわち、それぞれの固定相互接続間のプログラム可能接続）とを含む。プログラム可能論理１８は、組み合わせおよび順序論理回路網を含んでもよい。プログラム可能論理１８は、カスタム論理機能を果たすように構成されてもよい。相互接続リソースと関連しているプログラム可能相互接続は、プログラム可能論理１８の一部としてみなされてもよい。
プログラム可能論理デバイス１０は、ピン１４および入力／出力回路網１２を使用して、構成データ（また、プログラミングデータとも呼ばれる）によってロード可能な揮発性記憶素子２０を含有する。ロードされると、記憶素子はそれぞれ、プログラム可能論理１８内の関連している論理構成要素の状態を制御する、対応する静的制御出力信号を提供する。所望に応じて、記憶素子２０は、ＳＲＡＭ型メモリアレイ（例えば、デバイス１０の操作の際、回路網を処理するためのデータを格納する）内で使用されてもよい。
各記憶素子２０は、双安定回路を形成するように構成されるいくつかのトランジスタから形成されてもよい。一好適なアプローチでは、相補型金属酸化膜半導体（ＣＭＯＳ）集積回路技術が、記憶素子２０を形成するために使用され、したがって、ＣＭＯＳベースの記憶素子実装が、実施例として本明細書に説明される。所望に応じて、他の集積回路技術は、記憶素子および記憶素子がメモリアレイを形成するために使用される集積回路を形成するために使用されてもよい。
記憶素子は、外部消去可能プログラム可能読取専用メモリおよび制御チップまたは他の好適なデータソースから、ピン１４および入力／出力回路網１２を介して、ロードされてもよい。ロードされたＣＲＡＭ記憶素子２０は、プログラム可能論理１８内の回路素子の端子（例えば、ゲート）（例えば、金属酸化膜半導体トランジスタ）に適用され、それらの素子を制御し（例えば、あるトランジスタをオンまたはオフにする）、それによって、プログラム可能論理１８内の論理を構成する静的制御信号を提供してもよい。回路素子は、パストランジスタ、マルチプレクサの一部、ルックアップテーブル、論理アレイ、ＡＮＤ、ＯＲ、ＮＡＮＤ、およびＮＯＲ論理ゲート等のトランジスタであってもよい。
記憶素子２０は、アレイパターンに配列されてもよい。一般的な最新のプログラム可能論理デバイスでは、各チップ上に数百万の記憶素子２０が存在し得る。プログラミング操作の際、記憶素子のアレイは、ユーザ（例えば、論理設計者）によって、構成データが備えられる。構成データによってロードされると、記憶素子２０は、プログラム可能論理１８内の回路網の一部を選択的に制御し、それによって、所望に応じて動作するように、その機能をカスタマイズする。
デバイス１０の回路網は、任意の好適なアーキテクチャを使用して編成され得る。実施例として、プログラム可能論理デバイス１０の論理は、それぞれ、複数のより小さい論理領域を含有する、より大きなプログラム可能論理領域の一連の行と列に編成されてもよい。デバイス１０の論理リソースは、関連している垂直および水平導体等の相互接続リソース１６によって相互接続されてもよい。これらの導体は、実質的に全部のデバイス１０に及ぶ、グローバル伝導ライン、デバイス１０の一部に及ぶ、２分の１または４分の１ライン等の分割ライン、特定の長さの（例えば、いくつかの論理面積を相互接続するために十分な）交互ライン、より小さいローカルライン、または任意の他の好適な相互接続リソース配列を含んでもよい。所望に応じて、デバイス１０の論理は、複数の大きな領域が、論理のさらにより大きな部分を形成するために相互接続されるより多くのレベルまたは層として配列されてもよい。さらに他の素子配列は、行と列に配列されない論理を使用してもよい。
記憶素子２０が、アレイとして配列されると、水平および垂直導体ならびに関連している制御回路網は、記憶素子にアクセスするために使用されてもよい。制御回路網は、例えば、記憶素子の全部または一部をクリアするために使用されてもよい。また、制御回路網は、書き込みデータを記憶素子に書き込んでもよく、データを記憶素子から読み取ってもよい。例えば、ＣＲＡＭアレイでは、記憶素子は、構成データによってロードされてもよい。次いで、ロードされた構成データは、デバイス１０がシステム内の通常操作の際に使用される前に、適切なデータロード操作を確認するために、アレイから読み取られてもよい。
任意の好適なメモリアレイアーキテクチャが、記憶素子２０のために使用されてもよい。一好適な配列が、図２に示される。図２に示されるように、デバイス１０内には、記憶素子２０のアレイ２８が存在してもよい。図２の例示的アレイ内には、３つの行と列の要素２０のみ存在するが、一般に、アレイ２８内には、数百または数千の行と列が存在し得る。アレイ２８は、所与のデバイス１０上のいくつかのアレイのうちの１つであってもよく、より大きなアレイの一部であるサブアレイであってもよく、または記憶素子２０の任意の他の好適な群であってもよい。各記憶素子は、対応する出力パス３８において、対応する出力信号ＯＵＴを供給してもよい。ＣＲＡＭアレイでは、各信号ＯＵＴは、パス４０を介して伝達され、トランジスタ１８または関連しているプログラム可能論理１８内の他の回路素子等の対応するトランジスタを構成する際に使用され得る、静的出力制御信号である。
集積回路１０は、メモリアレイ２８内の記憶素子２０に信号を供給するために、制御回路網２４を有してもよい。制御回路網２４は、ピン１４を使用する外部ソースから、パス３０等のパスを使用する内部ソースから、電源電圧、データ、および他の信号を受信してもよい。制御回路網２４は、調節可能電圧源（レギュレータ２２）、アドレスデコーダ回路網、アドレスレジスタ回路網、データレジスタ回路網、およびクリア制御回路網等の回路網を含んでもよい。レギュレータ２２は、時変電源電圧を生成するために使用されてもよい。これらの電源電圧は、ピン１４において受信した電圧と同一の大きさであってもよく、またはピン１４から受信した電圧と異なる大きさを有してもよい。制御回路網２４（例えば、アドレッシング回路網、データレジスタ回路網、クリア制御回路網、および回路網２４の他の制御回路網）は、ピン１４およびレギュレータ２２によって供給される電源電圧を使用し、パス３２および３４等のパスに所望の時変および固定の信号を生成可能である。
一般に、パス３２および３４と関連している任意の好適な数の伝導ラインが存在し得る。例えば、アレイ２８の各行は、対応するアドレス信号ＡＤＤＲ（実施例として）を搬送するパス３２のうちのそれぞれの１つに関連している単一のアドレスラインを有してもよい。アレイ２８の各列は、対応するデータライン（すなわち、コンプリメンタリデータライン）が、コンプリメンタリデータ信号ＮＤＡＴＡを受信するために使用されるそれぞれのパス３４を有してもよい。コンプリメンタリクリア信号ＮＣＬＲ等のクリア信号は、共通クリアラインを介して、同時に、アレイ２８内のセルの全部にルーティングされてもよい。クリアラインは、各パス３２内にクリアラインのブランチが１つ存在するように、水平に配向されてもよく、または各パス３４内にクリアラインのブランチが１つ存在するように、垂直に配向されてもよい。また、電力は、この種類のグローバル様式で分配可能である。例えば、正の電源電圧（時として、Ｖｃｃと称される）は、共有の水平または垂直導体のパターンを使用して、各セル２０に平行に供給されてもよい。接地電圧Ｖｓｓは、同様に、共有の水平または垂直ラインのパターンを使用して、セル２０に平行に供給されてもよい。アドレスラインおよびデータラインは、一般的には、相互に直交する（すなわち、アドレスラインが水平である一方、データラインが垂直であるか、またはその逆である）。
所望に応じて、他のパターンのラインが、パス３２および３４内で使用されてもよい。例えば、トゥルー（ｔｒｕｅ）およびコンプリメント（ｃｏｍｐｌｅｍｅｎｔ）クリア信号（ＣＬＲおよびＮＣＬＲ）は両方とも、平行な組のラインを使用して、アレイ２８にルーティング可能である。同様に、異なる数の電源信号、データ信号、およびアドレス信号が、使用されてもよい。
記憶素子２０に供給される信号は、時として、集合的に制御信号と称される。特定の関連において、これらの信号の一部は、電力信号、クリア信号、データ信号、アドレス信号等と称され得る。これらの異なる信号の種類は、相互に排他的ではない。例えば、アレイ２８のためのクリア信号は、アレイ２８をクリアするために使用可能な制御信号の一種としての役割を果たす。また、このクリア信号は、セル２０内のインバータ様の回路網に電力を供給することによって、一種の電力信号としての役割を果たす。同様に、クリア操作は、記憶セル２０に論理０を発行する役割を果たすので、クリア信号は、一種のデータ信号としての役割を果たす。
任意の好適な値が、正の電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのために使用されてもよい。例えば、正の電源電圧Ｖｃｃは、１．２ボルト、１．１ボルト、１．０ボルト、０．９ボルト、または任意の他の好適な電圧であってもよい。接地電圧Ｖｓｓは、例えば、０ボルトであってもよい。一般的な配列では、電源電圧Ｖｃｃは、１．０ボルトであってもよく、Ｖｓｓは、０ボルトであってもよく、アドレス、データ、およびクリア信号のための信号レベルは、０ボルト（低の場合）乃至１．０ボルト（高の場合）の範囲であってもよい。
時として、性能は、これらの電圧レベルをその公称値から一時的に上昇または降下させることによって、向上させることが可能である。例えば、データ書き込み操作の際、一時的にＶｃｃ値を降下させ、セル２０の全部または一部を弱めることが望ましい、またはデータ読み取り操作の際、一時的にＶｃｃ値を上昇させ、セル２０の全部または一部を強めることが望ましい場合がある。通常操作の際、対応的に、セル２０と関連している出力ライン３８上の出力電圧（信号ＯＵＴ）の値を上昇させ得るので（すなわち、論理１によってロードされるそれらのセルのために）、セル２０に対する電源電圧を上昇させることが望ましい場合がある。各ＣＲＡＭセルの出力において提供される静的出力信号は、対応する制御ライン（例えば、図２における制御ライン４０）を介して、金属酸化膜半導体トランジスタのゲートに印加可能である。この上昇出力信号は、次に、プログラム可能論理１８内の対応するトランジスタを完全にオンにし、回路性能を改良することに役立ち得る。
所望の場合、高い論理高電圧および／または低い減接地電圧は、データ信号、クリア信号、およびアドレス信号に対して使用可能である。他の制御信号のために一時的に改変された電源電圧または一時的に上昇された信号強度と関連しているか否かにかかわらず、これらの時変信号強度上昇方式は、時として、増速駆動方式と称される。これらの方式は、任意の好適な組み合わせで使用されてもよい。単なる一実施例として、アドレス信号ＡＤＤＲは、アレイ２８による読み取りおよび書き込みのためのアドレッシング操作の際、（例えば、１．２ボルトの上昇電圧まで）増速駆動されてもよい。このように、ＡＤＤＲを増速駆動させることは、アレイ２８内のアドレストランジスタを完全にオンにし、性能を改良することに役立ち得る。増速駆動されたアドレス信号を使用する同一アレイ２８では、セル２０に供給される正の電源電圧Ｖｃｃ（または、電源電圧として使用されるクリア信号）は、書き込み限度を向上させるためのデータ書き込み操作の際、一時的に、電力が低減されてもよい（例えば、０．９ボルトまで）。次いで、この電源電圧（または、クリア信号）は、通常操作の際、より大きな値（例えば、１．４ボルト）に引き上げられ、信号ＯＵＴの大きさを増加させることが可能である（論理１を含有するそれらのセルのため）。
一般に、任意の好適な配列が、アレイ２８に対する信号強度（例えば、時変電源レベル、一時的増速駆動アドレス信号レベル等）を変動させるために使用されてもよい。これらの任意の信号強度修正は、アレイ２８がクリアされるクリア操作の際、データがアレイ２８に書き込まれる書き込み操作の際、データがアレイ２８から読み取られる読み取り操作の際、およびロードされたアレイからの信号ＯＵＴが対応するプログラム可能論理１８に印加される通常操作の際に生じてもよい。
これらの方式を使用すると、トゥルーおよびコンプリメントデータ信号、トゥルーおよびコンプリメントクリア信号、ならびにＶｃｃおよびＶｓｓ等の電源信号の大きさは、これらの信号がその論理高から論理低の値に遷移する際に経験する通常時間変動に加え、時間の関数として、変化し得る。信号の大きさの変動は、論理高の信号（例えば、一時的に、論理高の値を０．９ボルトから０．７ボルトに低減させることによって）と論理低の信号（例えば、一時的に、論理低の値を０ボルトから−０．２ボルトに低減させることによって）との両方に課され得る。また、正の電圧変動と接地電圧変動の組み合わせも、所望に応じてなされてもよい。
回路網２４は、アレイ２８のために、クリア操作、データロード操作、および読み取り操作を制御してもよい。
データロード操作のための準備の際、回路網２４はアレイ２８をクリアしてもよい。クリア操作は、各記憶セル２０の内容を既知の値（すなわち、論理０）にする。クリアされると、各ＯＵＴ信号は、低になるであろう（すなわち、Ｖｓｓ）。回路網２４は、クリア操作の際に使用されるコンプリメンタリクリア信号ＮＣＬＲおよび／またはトゥルークリア信号ＣＬＲ等のクリア信号を生成してもよい。ＣＲＡＭアレイをクリアすると、所与の種類の全クリアライン（例えば、コンプリメンタリクリアラインのみを使用してクリアされる、アレイ内の全コンプリメンタリクリアライン）が、共通制御されてもよい。このように、クリア信号が、アレイ内の全セルに対して同時に、アサート（ａｓｓｅｒｔ）およびアサート停止されてもよい。この種類のグローバルクリア操作は、クリア時間を削減することに役立ち得る。所望に応じて、クリア信号は、異なる群のセルに対して、個々にアサート可能である。ＣＲＡＭアレイのためのクリア操作は、一般的には、システム電力投入に応じて、または再構成の際に行われる。
アレイ２８がクリアされた後、回路網２４は、データをアレイ２８の中にロードしてもよい。回路網２４は、入力パス３０を介して、外部ソースから構成データ等のデータを受信してもよい。一般的なプログラム可能論理デバイスシステムでは、構成データは、メモリおよびデータロード回路から、プログラム可能論理デバイスにロードされる。時として、構成素子と称されるこの種類の回路は、構成データを回路網２４内のレジスタにロードする。回路網２４内のアドレスデコーダ回路は、外部の制御信号を受信してもよく、またはアドレッシング制御信号は、回路網２４内において内部的に発生可能である。アドレス信号は、各行（または、列ベースのアドレッシング方式では、各列）において、独立して制御可能である。
構成データは、回路網２４内のレジスタに連続してロードされてもよい。次いで、これらのレジスタは、データライン（例えば、トゥルーデータライン、コンプリメンタリデータライン、またはトゥルーおよびコンプリメンタリデータラインの両方）を介して、アレイ２８に構成データを並行して適用してもよい。回路網２４内のアドレスデコーダ回路網は、入力３０を介して、アドレッシング情報を受信可能である。次いで、アドレスデコーダ回路網は、所望のアドレスライン３２を系統的にアサート可能である。各行内のアドレスラインがアサートされることに伴って（すなわち、所与の行内の信号ＡＤＤが高になることに伴って）、データライン３４上のデータは、その列内の記憶素子２０にロードされる。このように、各行をアドレッシングすることによって、アレイ２８全体が、構成データによってロードされてもよい。アレイがロードされた後、各記憶素子２０の出力３８は、プログラム可能論理デバイス１０のプログラム可能論理１８内のパストランジスタまたは他の論理構成要素のゲートを制御するために、対応する静的制御信号を生成する（図１）。
制御回路網２４は、アレイ２８においてデータ読み取り操作を行うことにより、適切にロードされたことを確認してもよい。データ読み取り操作は、所望のアドレスラインを系統的にアサートし、データライン上に結果として生じるデータを監視することによって行われてもよい（例えば、回路網２４内の感知増幅器回路網を使用して）。
図２のアレイ２８内で使用され得る種類の記憶素子２０が、図３に示される。図３に示されるように、記憶素子２０は、１０個のトランジスタ（１０Ｔ）構成を有してもよく、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタＰ１、Ｐ２、Ｐ３、およびＰ４と、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタＮ１、Ｎ２Ａ、Ｎ２Ｂ、Ｎ３、Ｎ４Ａ、およびＮ４Ｂと含んでもよい。これらのトランジスタのゲートは、「Ｇ」と標識付けされる。また、ソースＳおよびドレインＤも標識付けされる。要素２０内のトランジスタのソースおよびドレイン端子は、時として、集合的に、ソース−ドレイン端子と称される。
データは、コンプリメントデータライン３４等のデータラインを介して伝達可能である（すなわち、コンプリメントデータ信号ＮＤＡＴＡの形式で）。アドレスライン３２Ａ等の関連しているアドレスラインは、アドレス信号ＡＤＤＲをアドレストランジスタＮ２ＡおよびＮ４Ａのゲートに伝達するために使用されてもよい。コンプリメントクリアライン３２Ｂ等のクリアラインは、記憶素子２０にクリア信号（すなわち、コンプリメントクリア信号ＮＣＬＲ）を提供するために使用されてもよい。正の電源信号（例えば、Ｖｃｃ）は、正の電源端子４２に印加されてもよい。接地電源信号（例えば、Ｖｓｓ）は、接地端子４４に印加されてもよい。
図３の記憶素子２０内には、４つの標識付けされたノード、すなわち、１、２、３、および４が存在する。これらのノードのいずれも、図２の出力３８として使用されてもよい。例えば、ノード１は、図３の実施例に示されるように、図２の出力３８に接続されてもよい。また、複数の出力が、所望に応じて、単一のセル内のノードのうちの２つ以上からタップされてもよい。
記憶素子２０は、双安定操作を呈する。記憶素子２０が、「１」によってロードされると、１、２、３、および４の値は、それぞれ、「１」、「０」、「１」、および「０」となるであろう。記憶素子が、「０」によってロードされると、１、２、３、および４の値は、それぞれ、「０」、「１」、「０」、および「１」となるであろう。
一対の交差結合インバータに基づく、従来の記憶素子設計と異なり、図３の記憶素子２０は、双安定記憶素子を形成するために、リングとして接続される４つのインバータ様の対のトランジスタ（時として、「インバータ」と称される）を有する。第１の対のトランジスタ（Ｐ１およびＮ１）は、インバータ様の回路ＩＮＶ１を形成し、出力ノード１と関連している。第２の対のトランジスタ（Ｐ２およびＮ２Ｂ）は、インバータ様の回路ＩＮＶ２を形成し、出力ノード２と関連している。同様に、第３の対のトランジスタ（Ｐ３およびＮ３）は、ノード３を有するインバータ様の回路ＩＮＶ３を形成する一方、第４の対のトランジスタ（Ｐ４およびＮ４Ｂ）は、ノード４を有するインバータ様の回路ＩＮＶ４を形成する。
従来の交差結合インバータ設計では、インバータの入力ノード上の放射線衝突が、インバータの出力の状態を変化させ、それによって、セルの状態を誤りの値に反転させる可能性が比較的高い。
図３のレイアウトは、ソフトエラーアップセット事象に対して良好な不感性を呈する、安定したセルを生成するために、４つの相互に係止されたインバータ回路を使用する。図３の配列では、各トランジスタの対におけるｐチャネルトランジスタのゲートは、同一のトランジスタの対におけるｎチャネルトランジスタのゲートと異なる出力ノードから、その入力を受信する。例えば、インバータＩＮＶ１内のトランジスタＰ１のドレインＤとトランジスタＮ１のドレインＤとの間に位置するノード１は、インバータＩＮＶ４内のトランジスタＮ４ＢのゲートＧにパスされる制御信号を生成する。インバータＩＮＶ４内の他のトランジスタのゲートＧ（すなわち、トランジスタＰ４のゲートＧ）は、異なるインバータから制御信号を受信する。特に、トランジスタＰ４のゲートＧは、インバータＩＮＶ３内のノード３からゲート制御信号を受信する。同様に、インバータＩＮＶ１内のトランジスタのためのゲート制御信号は、ノード２および４から受信され、インバータＩＮＶ２内のトランジスタのためのゲート入力は、ノード１および３から受信され、インバータＩＮＶ３内のトランジスタのためのゲート入力は、ノード２および４から受信される。各インバータのトランジスタゲートのための制御信号は、２つの異なるインバータの出力から受信されるので、制御信号は、インバータ間に分散され、任意の所与のインバータの安定性にほとんど依存しない。このように分散された制御信号によって、記憶セル２０は、一対の交差結合インバータに基づく従来の記憶素子と比較して、その状態を反転させずに、特定のノード（すなわち、４つのインバータのうちの１つ）上の放射線衝突からより良好に回復可能である。
図３の記憶素子２０の１０個のトランジスタ構成は、放射線衝突からの望ましくないアップセットに対して、良好な安定性および抵抗を提供する。ノード２および４は、アドレストランジスタＮ２ＡおよびＮ４Ａを使用して、データ書き込みおよび読み取り操作のためにアクセス可能である。記憶素子２０内のアドレストランジスタは、一般に、ｎチャネル金属酸化膜半導体トランジスタ、ｐチャネル金属酸化膜半導体トランジスタであってもよく、またはｎチャネルおよびｐチャネルトランジスタの両方を含んでもよい。図３の例示的配列では、アドレストランジスタＮ２ＡおよびＮ４Ａは、ｎチャネルトランジスタである。ｎチャネルトランジスタを介して（すなわち、ソースからドレインへと）信号を駆動させると、低電圧（すなわち、Ｖｓｓにおける論理０）は、高電圧（すなわち、Ｖｃｃにおける論理１）より効果的にパスされる。これは、ｎチャネルアドレストランジスタが、ＮＤＡＴＡが高であって、ＡＤＤＲが高であるときよりも、ＮＤＡＴＡが低であって、ＡＤＤＲが高であるときにより完全にオンにされるためである。その結果、ＤＡＴＡ「１」の値は、アドレストランジスタＮ２ＡおよびＮ４Ａを介して、効果的にロード可能である一方、回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、およびＩＮＶ４は、通常、すべて電力供給される。しかしながら、ＤＡＴＡ「０」の値は、概して、ＮＣＬＲライン３２Ｂが、記憶素子の一部への電力供給を選択的に停止する際に使用されるクリア操作を行うことによって、記憶素子２０にのみ発行することが可能である。
アドレストランジスタＮ２ＡおよびＮ４Ａを使用して、論理１を記憶素子２０にロードすることが所望される場合のシナリオを検討する。論理１の値をロードするために、コンプリメントデータ信号ＮＤＡＴＡは、ライン３４においてＶｓｓに低に保持される。ライン３２Ａのアドレス信号ＡＤＤＲは、高にされる。このように、ＡＤＤＲをアサートすると、アドレストランジスタＮ２ＡおよびＮ４ＡのゲートＧは、Ｖｃｃに保持される一方、アドレストランジスタＮ２ＡおよびＮ４ＡのドレインＤは、ライン３４によって、Ｖｓｓに保持される。この状況において、アドレストランジスタＮ２ＡおよびＮ４Ａは、オンになり、そのソース端子ＳをＶｓｓに引き下げることになるであろう。これは、ノード２および４を低に引き下げることになる。記憶素子２０の相互接続されたゲートによって提供されるフィードバックのために、ノード２および４を低に引き下げることによって、ノード１および３をＶｃｃまで高に駆動させることになるであろう。ノード２および４が低であって、ノード１および３が高になると、記憶素子２０は、論理１を格納する安定状態となり、メモリアドレスライン３２Ａは、アサート停止され得る。ＤＡＴＡに対して論理１の値を格納すると、ライン３８の出力信号ＯＵＴは、高になるであろう。
論理１の値は、ｎチャネルアドレストランジスタＮ２ＡおよびＮ４Ａを通過するほど十分には強くパスされないので、ＮＤＡＴＡライン３４をＶｃｃまで駆動することは、一般的には、記憶素子２０をクリアするためには十分ではない。所望に応じて、１つ以上の付加的なアドレストランジスタが、アドレスノード１および３をダイレクトするために、記憶素子２０に追加され得る。しかしながら、そのようなアドレストランジスタを追加することは、各記憶素子２０によって占有される面積を増加させることになるであろう。したがって、記憶素子２０は、好ましくは、２つのアドレストランジスタ（トランジスタＮ２ＡおよびＮ４Ａ）のみを備える。ＮＤＡＴＡを高にすることによって、記憶素子２０内で論理０を発行する際に、アドレストランジスタＮ２ＡおよびＮ４Ａが直面する課題は、図３の例示的レイアウトに示されるように、トランジスタＰ１およびＰ３のソースＳをＮＣＬＲライン３２Ｂに結ぶことによって、克服可能である。
この種類の配列によって、クリア制御信号ＮＣＬＲは、アレイ２８内の全記憶素子２０を同時にクリアする際に使用可能となる。トランジスタＰ１およびＰ３のソースＳが、ＮＣＬＲに結ばれるので、トランジスタＰ１およびＰ３を通る（したがって、インバータ回路ＩＮＶ１およびＩＮＶ３を通る）電流サージは、クリア操作の際、ＮＣＬＲを低に保持することによって、回避可能である。時として、クロスバー電流と称される、この種類の低減電流は、集積回路１０における大きな電源および大きな信号分散ラインの必要性を低減させることに役立ち、それによって、回路１０のコストおよび複雑性を削減することに役立つ。
記憶素子２０は、ノード１および３に接続されるアドレストランジスタを有していないが、ノード１および３は、ＮＣＬＲをＶｓｓに保持する一方、アドレス信号ＡＤＤＲを（すなわち、通常Ｖｃｃレベルまたは上昇電源電圧に）アサートすることによって、クリア操作の際、記憶素子２０をクリアするために低にされ得る。クリア操作の際、コンプリメントクリア制御信号ＮＣＬＲ上の低電圧は、インバータ様の回路ＩＮＶ１およびＩＮＶ３への電力供給を停止し、状態変化をより容易にする（高から低にＤＡＴＡを反転させる）。
図３に示される種類の記憶素子２０のアレイ２８をクリアする際に含まれる例示的な操作が、図４に示される。
ステップ４６では、制御回路網２４（図２）は、ＮＣＬＲをＶｓｓにし得る。この操作は、回路網２４のための共通出力ノードに結ばれる一組の分散ライン（すなわち、共通ＮＣＬＲライン）を使用して、グローバルに行うことが可能である。ＮＣＬＲを低にすることによって、ノード１および３をＶｓｓに引き下げる（すなわち、この操作は、ノード１および３を低に引き下げる）。
ステップ４８では、制御回路網２４は、信号ＮＤＡＴＡを高にし得る。これは、アドレストランジスタＮ２ＡおよびＮ４ＡのドレインＤを高にする。ＮＤＡＴＡは、クリアが所望される全ての列において（例えば、アレイ２８内の全ての列に対して）、高にされ得る。
ステップ５０では、制御回路網２４は、クリアが所望される全ての行（例えば、アレイ２８内の１つ以上の行）に対して、信号ＡＤＤＲをアサート可能である。アドレス信号ＡＤＤＲは、集積回路１０上の通常プログラム可能論理または他の回路網内のデータ信号のために使用されるレベル等の通常正電源レベル（例えば、公称Ｖｃｃ値）にＡＤＤＲをすることによって、アサート可能であるか、または上昇値まで増速駆動可能である。例えば、デバイス１０上の公称電源電圧Ｖｃｃが、０．９ボルトである場合、ＡＤＤＲは、０．９ボルトまたは１．１ボルト等のより高い値に設定可能である（実施例として）。
ＡＤＤＲがアサートされると、アドレストランジスタＮ２ＡおよびＮ４ＡのゲートＧは、高にされる。これは、アドレストランジスタＮ２ＡおよびＮ４Ａをオンにさせる。トランジスタＮ２ＡおよびＮ４Ａがオンにされると、トランジスタＮ２ＡおよびＮ４ＡのドレインＤは、トランジスタＮ２ＡおよびＮ４ＡのそれぞれのソースＳに短絡される。その結果、ノード２および４は、高ＮＤＡＴＡ電圧レベルへと高に引き上げられる。回路ＩＮＶ１およびＩＮＶ３は、電力供給を停止されるので、トランジスタＮ１およびＮ３は、ノード２および４が高になることに伴って、オンにされ、ノード１および３をＶｓｓに確実に保持する。この状況では、それぞれ、ノード１および３から制御信号を受信するトランジスタＰ２およびＰ４のゲートは、低であって、トランジスタＰ２およびＰ４は、完全にオンにされ、コンプリメンタリデータノード２および４を高に引き上げる。次いで、アドレス信号ＡＤＤＲは、アサート停止されてもよく（ステップ５２）、インバータＩＮＶ１およびＩＮＶ３は、ＮＣＬＲをＶｃｃに戻すことによって、再び電力供給可能である（ステップ５４）。ＮＤＡＴＡ信号は、Ｖｃｃに維持される。インバータ様の回路ＩＮＶ１およびＩＮＶ３が、電力供給されることによって、ノード４の高値は、ノード１が低のままであるように、トランジスタＰ１をオフに保持する。同様に、ノード２の高値は、ノード３が低のままであるように、トランジスタＰ３をオフに保持する。ステップ５４に続いて、各記憶素子２０は、０に相当するＤＡＴＡを有する安定状態になる（すなわち、ノード２および４は高であって、ノード１および３は低である）。したがって、アレイ２８内の全記憶素子２０が、クリアされる。
アレイ２８内の記憶素子２０がそれぞれ、論理０を含有するように、アレイ２８が、クリアされた後、アレイ２８は、構成データまたは他の好適なデータ値によってロードされてもよい。特に、論理１の値が、所望の場所におけるアレイに書き込まれるデータ書き込み操作が行われてもよい。データ書き込み操作の際、適切な信号ＮＤＡＴＡは、低に保持される。これらの低い値は、アドレスされたセル２０のアドレストランジスタを通過し、コンプリメンタリデータノード２および４を低に引き下げる役割を果たす。ロードが完了すると、低ＮＤＡＴＡ値がロードされた各セルは、論理１によってロードされるであろう。
図３に示される種類の記憶素子２０のアレイ２８に論理１を書き込む際に含まれる例示的ステップが、図５に示される。
最初に、アレイ２８内の記憶素子２０は、アレイ２８の通常操作の際、高ＮＣＬＲ値が提供されてもよい（ステップ５６）。グローバル分散パス（すなわち、全クリア制御信号分散ラインが、共通ノードに結ばれるパス）は、ＮＣＬＲ値をアレイ２８内の記憶素子のすべてに並行して分散する際に使用可能である。ＮＣＬＲを高に（例えば、Ｖｃｃ）することによって、インバータ様の回路ＩＮＶ１およびＩＮＶ３は、各記憶素子内で電力供給されるであろう。インバータ様の回路ＩＮＶ２およびＩＮＶ４は、電源端子４２に印加される正の電源電圧（例えば、Ｖｃｃ）を使用して、電力供給される。
ステップ５８において、制御回路２４は、アレイ２８内のある列に対して、コンプリメントデータ信号ＮＤＡＴＡを低にし、アドレスされた行のアレイ２８のセルへのデータ１値のロードに備えてもよい。各列内のＮＤＡＴＡの状態は、制御回路網２４内のデータレジスタの出力によって決定されてもよい。このアプローチを使用することによって、ＮＤＡＴＡの値は、アレイ２８のいくつかの列に対して高であって、アレイ２８の他の列に対して低であってもよい。一般に、任意の好適な数のＮＤＡＴＡ信号が、低に保持されてもよい。制御回路２４が、２つ以上の列に対して、ＮＤＡＴＡを同時に低にする配列によって、データ１の値を複数の記憶素子２０に並行して書き込むことが可能となる。
ステップ６０では、制御回路２４は、所与の行のアレイ２８内において、アドレス信号ＡＤＤＲを高にし得る。したがって、ＮＤＡＴＡが低であるそれらの記憶素子２０内のアドレストランジスタＮ２ＡおよびＮ４Ａは、オンにされる。これらの記憶素子２０では、アドレストランジスタのソースＳは、そのドレインＤに短絡され、ノード２および４を低に引き下げる。ノード２および４が、このように低に引き下げられると、回路ＩＮＶ１内のトランジスタＰ１は、オンにされ、トランジスタＮ１は、オフにされ、ノード１を高にする一方、回路ＩＮＶ３内のトランジスタＰ３は、同様にオンにされ、トランジスタＮ３は、オフにされ、ノード３を高にする。次いで、所与の行内のアドレス信号ＡＤＤＲは、ステップ６２において、アサート停止可能となる（例えば、低にされる）。
これらの操作の結果、ＡＤＤＲがアサートされた行内の低ＮＤＡＴＡ信号に対応する全記憶素子２０は、論理１によってロードされるであろう。高ＮＤＡＴＡ信号に対応する同一行内の記憶素子は、クリアされたままとなるであろう（論理０によってロードされる）。
アレイ２８内のより多くの行が、論理１によってロードされたままである場合、処理は、ライン６４によって示されるように、ステップ５８にループバック可能である。アレイ２８内の全所望の記憶素子２０が、ロードされた場合、データ書き込み操作は完了し、集積回路１０は、システム内で使用可能である（ステップ６６）。集積回路１０が、プログラム可能集積回路であって、メモリアレイ２８が、構成データによってロードされる状況では、各ロードされた記憶素子２０は、トランジスタまたはプログラム可能論理１８内の他の構成要素を構成する、対応する静的出力制御信号を提供してもよい。ステップ６６の操作の際、このようにカスタマイズされたプログラム可能論理は、システム信号を処理するために使用されてもよい。
クリア操作の際のクロスバー電流サージは、インバータ様の回路ＩＮＶ１およびＩＮＶ３への電力供給を停止することに加え、インバータ様の回路ＩＮＶ２およびＩＮＶ４への電力供給を一時的に停止することによって、さらに低減可能である。クリア操作の際、インバータＩＮＶ２およびＩＮＶ４への電力供給を選択的に停止し、このように、電流サージをさらに低減させることに役立てるために、トゥルークリア制御ライン３２Ｃを含む例示的記憶素子２０が、図６に示される。
図６に示されるように、記憶素子２０は、図３に示される種類の相互接続されたインバータ様の回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、およびＩＮＶ４を有してもよい。図６の回路ＩＮＶ１およびＩＮＶ３は、図３の回路ＩＮＶ１およびＩＮＶ３と同様に、パス３２Ｂ上のコンプリメントクリア制御信号ＮＣＬＲおよび接地端子４４上の接地信号Ｖｓｓによって、電力供給されてもよい。図６の回路ＩＮＶ２およびＩＮＶ４は、端子４２上の正の電源（例えば、Ｖｃｃ）ならびにパス３２Ｃおよび端子６８上のトゥルークリア制御信号ＣＬＲを使用して、電力供給されてもよい。この種類の構成では、コンプリメントクリア制御信号ＮＣＬＲは、インバータ様の回路ＩＮＶ１およびＩＮＶ３への電力を選択的に供給ならびに停止するために使用可能で制御可能な正の電源電圧としての役割を果たす。トゥルークリア制御信号ＣＬＲは、インバータ様の回路ＩＮＶ２およびＩＮＶ４への電力を選択的に供給ならびに停止するために使用可能で制御可能な接地電源信号としての役割を果たす。
図６に示される種類の記憶素子２０のアレイ２８をクリアする際に含まれる例示的操作が、図７に示される。
ステップ７０では、図２の制御回路網２４は、ＮＣＬＲをＶｓｓにし、ＣＬＲをＶｃｃにし得る。これは、一時的に、回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、およびＩＮＶ４への電力供給を停止する。ステップ７０の操作は、グローバルに行われてもよい。特に、グローバル分散ネットワークは、アレイ２８内の全記憶素子２０に信号ＮＣＬＲを並行して分散するために使用されてもよい。同様に、グローバル分散ネットワークは、アレイ２８内の全記憶素子２０に信号ＣＬＲを並行して分散するために使用されてもよい。ＮＣＬＲを低にすることは、ノード１および３をＶｓｓに引き下げる一方（すなわち、この操作は、ノード１および３を低に引き下げる）、ＣＬＲを高にすることは、ノード２および４をＶｃｃに引き上げる（すなわち、この操作は、ノード２および４を高に引き上げる）。
ステップ７２では、制御回路網２４は、クリアが所望される全ての列において（例えば、アレイ２８内の全ての列に対して）、信号ＮＤＡＴＡを高にすることが可能である。これは、アドレストランジスタＮ２ＡおよびＮ４ＡのドレインＤを高にする。
ステップ７４では、制御回路網２４は、クリアが所望される全ての行（例えば、アレイ２８内の全ての行）に対して、信号ＡＤＤＲをアサート可能である。図４のクリア操作と同様に、アレイ２８内の全ての行が、同時にクリア可能であるか、またはアレイ２８内の行のサブセットが、同時にクリア可能である（例えば、１度に１つの行または群として）。
ステップ７４の際、信号ＡＤＤＲは、ＡＤＤＲを通常プログラム可能論理または集積回路１０上の他の回路網に対して使用されるレベル（例えば、公称Ｖｃｃ値）等の通常正の電源レベルにすることによってアサート可能であるか、または上昇値に増速駆動可能である。例えば、デバイス１０上の公称電源電圧Ｖｃｃが、０．９ボルトである場合、ＡＤＤＲは、０．９ボルトまたは１．１ボルト等のより高値に設定可能である（実施例として）。
ＡＤＤＲがアサートされると、アドレストランジスタＮ２ＡおよびＮ４ＡのゲートＧが、高にされ、アドレストランジスタＮ２ＡおよびＮ４Ａをオンにする。これは、トランジスタＮ２ＡおよびＮ４ＡのドレインＤをトランジスタＮ２ＡおよびＮ４ＡのそれぞれのソースＳに短絡させる。したがって、ノード２および４は、高いＮＤＡＴＡ電圧レベルまで高に引き上げられる。トランジスタＮ１およびＮ３は、ノード２および４が高に引き上げられることによってオンにされ、ノード１および３を接地端子４４のＶｓｓに短絡させる。トランジスタＰ２およびＰ４のゲートは、ノード１および３からそれぞれの制御信号を受信し、こうして、低にされる。トランジスタＰ２およびＰ４のための低ゲート電圧は、トランジスタＰ２およびＰ４をオンにし、ノード２および４を正の電源端子４２に短絡させ、ノード２および４を高に引き上げる。この状況では、ノード１および３は、低であって、ノード２および４は、高である（すなわち、記憶セルは全てクリアされている）。
クリア操作は、ごく少量のクロスバー電流を含むが、その理由は、インバータＩＮＶ１およびＩＮＶ３のための正の電源電圧としての役割を果たすＮＣＬＲが、クリア操作の際に低であって、インバータＩＮＶ２およびＩＮＶ４のための接地電源電圧としての役割を果たすＣＬＲが、クリア操作の際に高であるからである。クリア操作の際の電流サージを排除することは、図２の回路網２４等の回路網の現在の対処要件を低減することに役立ち、それによって、回路網２４のコストおよび複雑性を最小にすることに役立つ。概して、図７の配列では、インバータ様の回路の両方の組（すなわち、ＩＮＶ１／ＩＮＶ３およびＩＮＶ２／ＩＮＶ４の両方）が、クリアの際、著しいクロスバー電流の引き込みが防止される一方、図４の配列では、ＩＮＶ１／ＩＮＶ３回路のみが、電流引き込みが遮断されるので、図７のクリア操作の際の電流は、図４のクリア操作の際より少ない。
記憶素子２０がクリアされた後、図７のクリア操作は、アドレス信号ＡＤＤＲ（ステップ７６）のアサートを停止し、記憶素子２０をその通常電力供給状態に戻すことによって完了され得る。特に、ステップ７８の操作の際、インバータ様の回路ＩＮＶ１およびＩＮＶ３は、ＮＣＬＲをＶｃｃに戻すことによって、再び電力供給可能であって、インバータ様の回路ＩＮＶ２およびＩＮＶ４は、ＣＬＲをＶｓｓに戻すことによって、再び電力供給可能である。ステップ７８に続いて、各記憶素子２０は、０に相当するＤＡＴＡを伴う安定状態になる（すなわち、ノード２および４は、高であって、ノード１および３は、低である）。したがって、アレイ２８内の全記憶素子２０は、クリアされる。
アレイ２８がクリアされた後、アレイ２８は、構成データまたは他の好適なデータによってロードされてもよい。特に、論理１が、所望の場所において、アレイ２８に書き込まれるデータ書き込み操作が、行われてもよい。論理１を記憶素子に書き込む際、記憶素子のための信号ＮＤＡＴＡは、低に保持される。これらの低い値は、記憶素子２０のアドレストランジスタを通過し、その記憶素子に対して、コンプリメンタリデータノード２および４を低に引き下げる役割を果たす。ノード２および４の低い値は、次に、ノード１および３を高に引き上げ、データ１値のロードを完了する。
図６に示される種類の記憶素子２０のアレイ２８に論理１を書き込む際に含まれる例示的ステップが、図８に示される。
アレイ２８内の記憶素子２０は、最初、アレイ２８の通常操作の際、制御回路２４によって、高いＮＣＬＲ値および低いＣＬＲ値を提供される（ステップ８０）。グローバル分散パスは、信号ＣＬＲおよびＮＣＬＲを分散する際に使用されてもよい。例えば、グローバルトゥルークリア制御信号分散パスは、トゥルークリア制御信号ＣＬＲを全記憶素子２０に並行してグローバルに分散するために使用されてもよく、グローバルコンプリメントクリア制御信号分散パスは、コンプリメント制御信号ＣＬＲを全記憶素子２０に並行してグローバルに分散するために使用されてもよい。ＮＣＬＲを高にし、ＣＬＲを低にすることによって、インバータ様の回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、およびＩＮＶ４は、通常、各記憶素子２０内で電力供給されるであろう。
ステップ８２では、制御回路２４は、アレイ２８内のある列に対して、コンプリメントデータ信号ＮＤＡＴＡを低にし、アドレスされた行のアレイ２８のセルへのデータ１の値のロードのために備えてもよい。各列内のＮＤＡＴＡの状態は、制御回路網２４内のデータレジスタの出力によって決定されてもよい。このアプローチを使用することによって、ＮＤＡＴＡの値は、アレイ２８のいくつかの列に対して高であって、アレイ２８の他の列に対して低であってもよい。一般に、任意の好適な数のＮＤＡＴＡ信号が、低に保持されてもよい。制御回路２４が、２つ以上の列に対して、ＮＤＡＴＡを同時に低にする配列によって、データ１の値を複数の記憶素子２０に並行して書き込むことが可能となる。
ステップ８４では、制御回路２４は、所与の行のアレイ２８内において、アドレス信号ＡＤＤＲを高にし得る。アドレス信号ＡＤＤＲがアサートされ、ＮＤＡＴＡが低となり、それらの記憶素子２０内のアドレストランジスタＮ２ＡおよびＮ４Ａは、オンにされるであろう。これらの記憶素子２０では、アドレストランジスタのソースＳは、そのドレインＤに短絡され、ノード２および４を低に引き下げる。ノード２および４が、低に引き下げられると、回路ＩＮＶ１内のトランジスタＰ１は、オンにされ、トランジスタＮ１は、オフにされ、ノード１を高にする一方、回路ＩＮＶ３内のトランジスタＰ３は、オンにされ、トランジスタＮ３は、オフにされ、ノード３を高にするであろう。次いで、所与の行内のアドレス信号ＡＤＤＲは、ステップ８６において、アサート停止可能となる（例えば、低にされる）。
これらの操作の結果、ＡＤＤＲがアサートされた行内の低いＮＤＡＴＡ信号に対応する全記憶素子２０は、論理１によってロードされるであろう。高いＮＤＡＴＡ信号に対応する同一行内の記憶素子は、クリアされたままとなるであろう（論理０によってロードされる）。
アレイ２８内のより多くの行が、論理１によってロードされたままである場合、処理は、線８８によって示されるように、ステップ８２にループバック可能である。アレイ２８内の全所望の記憶素子２０が、ロードされると、データ書き込み操作は完了し、集積回路１０は、システム内で使用可能である（ステップ９０）。集積回路１０が、プログラム可能集積回路であって、メモリアレイ２８が、構成データによってロードされる状況では、各ロードされた記憶素子２０は、トランジスタまたはプログラム可能論理１８内の他の構成要素を構成する、対応する静的出力制御信号を提供してもよい。ステップ９０の操作の際、このようにカスタマイズされたプログラム可能論理は、システム信号を処理するために使用されてもよい。
ソフトエラーアップセット事象に対する不感性は、放射線衝突による外乱を被り得る回路構成要素を空間的に分離させることによって向上され得る。特に、ソフトエラーアップセット不感性は、異なる半導体領域（すなわち、異なるｎウェル）内にトランジスタＰ１およびその冗長なパートナートランジスタＰ３を形成することによって向上され得る。他の冗長なトランジスタの対（例えば、トランジスタＰ２およびＰ４、Ｎ１およびＮ３、Ｎ２およびＮ４）も、同様に、それぞれのウェル（半導体領域）内に、これらの冗長な対としてトランジスタを形成することによって、相互から絶縁され得る。この種類の分散配列によって、これらのトランジスタの１つの操作を妨害する放射線衝突は、トランジスタには影響を及ぼすが、その冗長なパートナーには影響を及ぼさないであろう。
例えば、放射線衝突が、トランジスタＰ１を含有するｎウェル内で生じると、トランジスタＰ１の動作は、ｎウェル内の放射線衝突から生じる電子−正孔対および後続の少数のキャリア拡散によって妨害され得る。トランジスタＰ３が、同一のｎウェル内に形成される場合、これらの拡散キャリアは、同時に、トランジスタＰ３にも悪影響を及ぼし得る。したがって、放射線衝突は、トランジスタＰ１の出力におけるノード１だけではなく、トランジスタＰ３の出力におけるノード３をも妨害する可能性を有し、それによって、潜在的に記憶素子２０をフリップ状態にさせることになるであろう。一方、トランジスタＰ１およびＰ３が、異なるｎウェル内にトランジスタＰ１およびＰ３を形成することによって絶縁される場合、トランジスタＰ１上の放射線衝突は、ノード１における信号に影響を及ぼし得るが、ノード３における信号に直接影響を及ぼすことはないであろう。したがって、ノード３信号の妨害されていない値は、トランジスタＰ１に衝突が存在する場合においても、記憶素子２０をそのオリジナル状態の回復に役立つ安定化信号としての役割を果たすであろう。
記憶セル２０において、トランジスタＰ１およびＰ３は、冗長な対を形成し、別個の半導体領域を使用して絶縁されることが可能である。トランジスタＰ２およびＰ４も、同様に、冗長な対を形成し、別個の半導体領域を使用して絶縁されることが可能である。トランジスタＮ１およびＮ３も、同様に冗長であって、別個の半導体領域内にこれらのトランジスタのそれぞれを形成することによって絶縁されることが可能である。また、絶縁された半導体領域は、トランジスタＮ２ＢおよびＮ４Ｂを形成する際に使用されてもよい。金属酸化膜半導体トランジスタが形成される半導体領域は、一般的には、ｎウェル（ＰＭＯＳトランジスタの場合）またはｐウェル（ＮＭＯＳトランジスタの場合）である。いくつかの状況では、トランジスタが形成される半導体領域は、ドープウェルではなく、より大きな半導体基板領域（例えば、ｐ型基板）の一部である。より一般的には（特に、ＰＭＯＳ素子の場合）、トランジスタは、より小さいウェル構造内に形成される。ドープ半導体ウェルは、イオン注入、拡散、または他の好適な半導体加工技法を使用して形成することが可能である。
図３および６の記憶素子等の記憶素子のトランジスタを形成する際に使用され得る例示的レイアウトが、図９に示される。図９の集積回路上面図に示されるように、記憶素子２０は、集積回路１０上の１つ以上の垂直ストライプとして形成されてもよい。各垂直ストライプは、ストライプ形状半導体領域９２、９４、９６、９８、および１００を含んでもよい。領域９２、９６、および１００は、ｐ型ドープ半導体領域であってもよい。領域９４および９８は、ｎ型ドープ半導体領域であってもよい。これらのドープ半導体領域の奥行（ページに入る方向）は、集積回路１０を加工するために使用される半導体加工プロセスによって決定されるように、１ミクロンの何分の１から１ミクロン以上であってもよい。
集積回路１０が加工される基板が、ｐ型シリコン基板であるとき、半導体領域９２、９６、および１００は、所望に応じて、ｐ型シリコン基板の領域から形成されてもよい。Ｎ型半導体領域９４および９８は、一般的には、ｐ型基板内にｎ型ウェルを形成するイオン注入によって形成される。
記憶素子２０のトランジスタのソースおよびドレインは、ドープ半導体領域９２、９４、９６、９８、および１００内に加工される高濃度ドープイオン注入領域（実施例として）から形成されてもよい。所与の記憶素子２０のトランジスタのゲート、ソース、およびドレインのいくつかは、図９に標識付けされている。例えば、トランジスタＮ１は、ゲートＧＮ１を有し、およびｐ型半導体領域９２内の高濃度ドープｎ型領域から形成されるソースＳＮ１およびドレインＤＮ１を有する。
図９の例示的レイアウトが図示するように、冗長なトランジスタ間の絶縁は、別個のドープ半導体領域内に冗長な対としてトランジスタのそれぞれを形成することによって、向上させることが可能である。例えば、トランジスタＮ１のソースＳＮ１およびドレインＤＮ１は、ｐ型領域９２内に形成される一方、その冗長なパートナーＮ３のソースおよびドレインは、別個のｐ型半導体領域（領域９６）内に形成される。これらの領域は、相互から空間的に離れており、反対ドープ型の介在領域（すなわち、ｎウェル９４）によって分離され、したがって、ある領域（例えば、領域９２）内の放射線衝突によって形成される少数キャリアは、他の領域（例えば、領域９６）内に拡散することはないであろう。記憶素子２０内の他の冗長なトランジスタの対も、同様に、別個の半導体領域内に形成されることにより、ソフトエラーアップセット事象の際に、記憶素子２０の安定性を向上させ得る。
図１０は、制御回路網２４とアレイ２８内の記憶素子２０との間でクリア信号、データ信号、およびアドレス信号をルーティングする際に使用され得る信号分散パスの例示的な組を示す。図１０に示されるように、トゥルークリア信号ＣＬＲおよびコンプリメントクリア信号ＮＣＬＲ等のクリア信号は、パス３２Ｃおよび３２Ｂ等のグローバル分散パスを使用して、グローバルに分散されてもよい。アドレス信号は、行内の複数の記憶素子に分散されてもよい。図１０の例では、アドレス信号ＡＤＤＲ１は、アレイ２８の第１の行内の記憶素子２０のそれぞれに分散され、アドレス信号ＡＤＤＲ２は、アレイ２８の第２の行内の記憶素子２０のそれぞれに分散され、アドレス信号ＡＤＤＲ３は、アレイ２８の第３の行内の記憶素子２０のそれぞれに分散される。データ信号ＮＤＡＴＡ１、ＮＤＡＴＡ２、およびＮＤＡＴＡ３は、データライン３４（すなわち、コンプリメントデータライン）を使用して、回路網２４と記憶素子２０のそれぞれの列との間で伝達される。
（追加の実施形態）
（実施形態１）データラインと、クリアラインと、アドレスラインと、相互接続され、それぞれ、トランジスタの対のそれぞれ一方において、ｎチャネルトランジスタとｐチャネルトランジスタとの間に接続される、４つのノードを有する双安定性素子を形成する４つのトランジスタの対と、アドレスラインに接続されるゲートを有し、４つのノードのうちのそれぞれの対に接続されるソースを有し、データラインに接続されるドレインを有する、第１および第２のアドレストランジスタとを備え、４つのトランジスタの対のうちの２つにおけるｐチャネルトランジスタは、クリアラインに接続されるソースを有する、記憶素子。
（実施形態２）４つのトランジスタの対は４つのノードのうちの第１のノードと関連している第１のトランジスタの対と、４つのノードのうちの第２のノードと関連している第２のトランジスタの対と、４つのノードのうちの第３のノードと関連している第３のトランジスタの対と、４つのノードのうちの第４のノードと関連している第４のトランジスタの対とを備え、記憶素子は、第１および第３のノード上に論理値を格納し、第２および第４のノード上に論理値のコンプリメントを格納する、実施形態１に記載の記憶素子。
（実施形態３）接地端子をさらに備え、第２および第４のトランジスタ内のｎチャネルトランジスタは、接地端子に接続される、それぞれのソースを有する、実施形態２に記載の記憶素子。
（実施形態４）第１および第３のトランジスタの対におけるｎチャネルトランジスタは、接地端子に接続される、それぞれのソースを有する、実施形態３に記載の記憶素子。
（実施形態５）クリアラインは、をトゥルークリアライン備え、記憶素子は、接地端子と、コンプリメンタリクリアラインと、をさらに備え、第１および第３のトランジスタの対におけるｎチャネルトランジスタは、接地端子に接続される、それぞれのソースを有し、第２および第４のトランジスタの対におけるｎチャネルトランジスタは、トゥルークリアラインに接続される、それぞれのソースを有し、第１および第３のトランジスタの対におけるｐチャネルトランジスタは、コンプリメンタリクリアラインに接続される、それぞれのソースを有する、実施形態２に記載の記憶素子。
（実施形態６）正の電源端子をさらに備え、第２および第４のトランジスタの対におけるｐチャネルトランジスタは、正の電源端子に接続される、それぞれのソースを有する、実施形態２に記載の記憶素子。
（実施形態７）記憶素子は、１０のトランジスタのみ有し、記憶素子は、第１および第３のトランジスタ内のｎチャネルトランジスタが、接地端子に接続される、それぞれのソースを有する、接地端子と、第２および第４のトランジスタの対におけるｐチャネルトランジスタが、正の電源端子に接続される、それぞれのソースを有する、正の電源端子と、をさらに備える、実施形態２に記載の記憶素子。
（実施形態８）第２および第４のトランジスタの対におけるｎチャネルトランジスタは、クリア操作の際、正の電圧を受信する、制御ラインに接続される、それぞれのソースを有する、実施形態７に記載の記憶素子。
（実施形態９）記憶素子のアレイであって、それぞれ、２つのアドレストランジスタと、双安定性素子を形成するように接続される、第１、第２、第３、および第４のトランジスタの対と、から形成され、第１および第３のトランジスタの対がそれぞれ、出力値を生成し、第２および第４のトランジスタの対がそれぞれ、出力値のコンプリメントである出力を生成する、記憶素子と、記憶素子のアレイ内のデータラインを制御するための手段であって、データラインがそれぞれ、それぞれの列の記憶素子に接続される、手段と、記憶素子のアレイ内のアドレスラインを制御するための手段であって、アドレスラインがそれぞれ、それぞれの行の記憶素子に接続される、手段と、第１および第３のトランジスタの対に接続され、記憶素子のアレイをクリアする、クリアラインをグローバルに制御するための手段と、を備える、メモリアレイ回路網。
（実施形態１０）データラインは、コンプリメントデータラインを備え、データラインを制御するための手段は、コンプリメントデータラインを論理高の値にするための手段を備える一方、クリアラインをグローバルに制御するための手段は、記憶素子のアレイをクリアする、実施形態９に記載のメモリアレイ。
（実施形態１１）アドレスラインを制御するための手段は、アドレスラインをアサートするための手段を備える一方、クリアラインをグローバルに制御するための手段は、記憶素子のアレイをクリアする、実施形態１０に記載のメモリアレイ。
（実施形態１２）クリアラインをグローバルに制御するための手段は、記憶素子のアレイをクリアする際、クリアラインによって、トランジスタの第１および第３の対への電力供給を選択的に停止するための手段を備える、実施形態９に記載のメモリアレイ回路網。
（実施形態１３）各記憶素子は、対応するプログラム可能論理トランジスタを構成する、静的プログラム可能論理制御信号を提供する、出力を備える、実施形態９に記載のメモリアレイ回路網。
（実施形態１４）クリアラインは、コンプリメンタリクリアラインを備え、記憶素子のアレイは、トゥルークリアラインをさらに備え、記憶素子のアレイをクリアするクリアラインをグローバルに制御するための手段は、コンプリメンタリクリアラインによって、第１および第３のトランジスタの対への電力供給を停止するための手段を備える一方、同時に、記憶素子のアレイをクリアする際、トゥルークリアラインによって、第２および第４のトランジスタの対への電力供給を停止する、実施形態９に記載のメモリアレイ回路網。
（実施形態１５）２つのアドレストランジスタと、双安定性素子を形成するように接続される、第１、第２、第３、および第４のトランジスタの対とを有する、記憶素子を制御するための方法であって、第１および第３のトランジスタの対はそれぞれ、所与の論理出力値を生成し、第２および第４のトランジスタの対はそれぞれ、所与の論理値のコンプリメントである、論理値を生成し、クリアラインによって、第１および第３のトランジスタの対への電力供給を停止する一方、それぞれ、２つのアドレストランジスタを介して、データラインから第２および第４のトランジスタの対に論理高の信号を提供するステップを備える、方法。
（実施形態１６）クリアラインによって、第１および第３のトランジスタの対に電力供給する間、データラインおよびアドレストランジスタを使用して、論理１の値を記憶素子にロードするステップをさらに備える、実施形態１５に記載の方法。
（実施形態１７）アドレストランジスタを増速駆動させる一方、第２および第３のトランジスタの対に電力供給する際に使用される正の電源電圧と比較して、上昇電圧を有する、アドレストランジスタにアドレス信号を印加することによって、論理１をロードするステップをさらに備える、実施形態１６に記載の方法。
（実施形態１８）クリアラインは、第１および第３のトランジスタの対の正の電源端子に接続される、コンプリメンタリクリアラインを備え、コンプリメンタリクリアラインを正電圧にすることによって、第１および第３のトランジスタの対に電力供給をするステップをさらに備える、実施形態１６に記載の方法。
（実施形態１９）トランジスタの対はそれぞれ、ｎチャネルトランジスタと、直列に接続されたｐチャネルトランジスタとを備え、４つのトランジスタの対は、４つのノードのうちの第１のノードと関連している第１のトランジスタの対と、４つのノードのうちの第２のノードと関連している第２のトランジスタの対と、４つのノードのうちの第３のノードと関連している第３のトランジスタの対と、４つのノードのうちの第４のノードと関連している第４のトランジスタの対とを備え、記憶素子は、第１および第３のノード上に所与の論理出力値を格納し、第２および第４のノード上に所与の論理値のコンプリメントを格納し、アドレストランジスタをオンにすることによって、第２および第４のノードを論理低の値に引き下げるステップを備える一方、データラインは、クリアラインを正の電圧に保持することにより、第１および第２のトランジスタの対に同時に電力供給することによって、第２および第４のノードを論理低の値に接続するために、論理低の値にある、実施形態１５に記載の方法。
（実施形態２０）出力ラインは、第１のノードおよび第３のノードのうちの選択された１つに接続され、出力ラインによって、静的制御出力信号をプログラム可能論理トランジスタゲートに供給するステップをさらに備える、実施形態２０に記載の方法。
（実施形態２１）クリアラインは、クリアラインであって、記憶素子は、対応するトゥルークリアラインを有し、トゥルークリアラインによって、第２および第４のトランジスタの対への電力供給を停止する間、第１および第３のトランジスタの対への電力供給を停止する一方、それぞれ、２つのアドレストランジスタを通して、データラインから第２および第４のトランジスタの対に論理高の信号を提供するステップをさらに備える、実施形態１５に記載の方法。
（実施形態２２）データラインと、少なくとも１つのクリアラインと、アドレスラインと、４つのノードを有する双安定性素子を形成するように相互接続される、４つのトランジスタの対であって、それぞれ、トランジスタの対のうちのそれぞれの１つ内のｎチャネルトランジスタとｐチャネルトランジスタとの間に接続され、４つのノードのうちの第１のノードと関連している第１のトランジスタの対と、４つのノードのうちの第２のノードと関連している第２のトランジスタの対と、４つのノードのうちの第３のノードと関連している第３のトランジスタの対と、４つのノードのうちの第４のノードと関連している第４のトランジスタの対とを備え、記憶素子が、第１および第３のノード上に論理値を格納し、第２および第４のノード上に論理値を格納する、４つのトランジスタの対と、アドレスラインに接続されるゲートを有し、４つのノードのうちのそれぞれの対に接続されるソースを有し、データラインに接続されるドレインを有する、第１および第２のアドレストランジスタであって、４つのトランジスタの対のうちの２つ内のｐチャネルトランジスタが、少なくとも１つのクリアラインに接続されるソースを有し、第２のトランジスタの対におけるｐチャネルトランジスタおよび第４のトランジスタの対におけるｐチャネルトランジスタが、別個のそれぞれのｎウェル内に形成される、ソース−ドレイン端子を有するアドレストランジスタとを備える、記憶素子。
（実施形態２３）少なくとも１つのクリアラインは、クリアラインを備え、記憶素子は、第２および第４のトランジスタの対におけるｎチャネルトランジスタのソースに接続される、対応するトゥルークリアラインを有する、実施形態２３に記載の記憶素子。
（実施形態２４）第１のトランジスタの対におけるｐチャネルトランジスタは、第３のトランジスタの対におけるｐチャネルトランジスタと異なるｎウェル内に形成される、実施形態２４に記載の記憶素子。
（実施形態２５）４つのノードを有し、各ノードが、トランジスタの対のうちのそれぞれの１つ内のｐチャネルトランジスタに接続される、４つのトランジスタの対を備え、第２のトランジスタの対におけるｐチャネルトランジスタおよび第４のトランジスタの対におけるｐチャネルトランジスタは、別個のそれぞれのｎウェル内に形成される、ソース−ドレイン端子を有し、第１のトランジスタの対におけるｐチャネルトランジスタは、第３のトランジスタの対におけるｐチャネルトランジスタと異なるｎウェル内に形成される、記憶素子。
（実施形態２６）４つのそれぞれのノードを有し、各ノードが、トランジスタの対のうちのそれぞれの１つ内の第１のチャネル型のトランジスタに接続される、第１、第２、第３、および第４のトランジスタの対を備え、第１のトランジスタの対における第１のチャネル型のトランジスタは、第１のウェル型の第１のウェル内に形成され、第３のトランジスタの対における第１のチャネル型のトランジスタは、第１のウェル型の第１のウェルから分離している第１のウェル型の第２のウェル内に形成される、記憶素子。
（実施形態２７）第２のトランジスタの対における第１のチャネル型のトランジスタは、第１のウェル型の第２のウェル内に形成され、第４のトランジスタの対における第１のチャネル型のトランジスタは、第１のウェル型の第１のウェル内に形成される、実施形態２６に記載の記憶素子。
（実施形態２８）各ノードは、トランジスタの対のうちのそれぞれの１つ内の第２のチャネル型のトランジスタに接続される、実施形態２７に記載の記憶素子。
（実施形態２９）第１のトランジスタの対における第２のチャネル型のトランジスタは、第２のウェル型の第１のウェル内に形成され、第３のトランジスタの対における第２のチャネル型のトランジスタは、第２のウェル型の第１のウェルから分離している第２のウェル型の第２のウェル内に形成される、実施形態２８に記載の記憶素子。
（実施形態３０）第２のトランジスタの対における第２のチャネル型のトランジスタは、第２のウェル型の第２のウェル内に形成され、第４のトランジスタの対における第２のチャネル型のトランジスタは、第２のウェル型の第１および第２のウェルから分離している第２のウェル型の第３のウェル内に形成される、実施形態２９に記載の記憶素子。
（実施形態３１）第２のウェル型の第１および第２のウェルは、第１のウェル型の第２のウェルによって分離され、第２のウェル型の第２および第３のウェルは、第１のウェル型の第１のウェルによって分離される、実施形態３０に記載の記憶素子。
（実施形態３２）少なくとも第１および第２のアドレストランジスタをさらに備え、第１のアドレストランジスタは、第２のウェル型の第２のウェル内に形成され、２のアドレストランジスタは、第２のウェル型の第３のウェル内に形成される、実施形態３１に記載の記憶素子。
（実施形態３３）第１のチャネル型のトランジスタは、ｐチャネルトランジスタであって、第１のウェル型のウェルは、ｎウェルであって、第２のチャネル型のトランジスタは、ｎチャネルトランジスタであって、第２のウェル型のウェルは、ｐウェルである、実施形態２９に記載の記憶素子。
（実施形態３４）第１のストレージノードを含む第１のトランジスタの対および第２のストレージノードを含む第２のトランジスタの対であって、第１のトランジスタの対が、第１のストレージノードに接続される、第１のチャネル型の第１のトランジスタを有し、第２のトランジスタの対が、第２のストレージノードに接続される、第２の第１のチャネル型のトランジスタを有し、第１のトランジスタが、第１のウェル内に形成され、第２のトランジスタが、第１のウェルから分離している第２のウェル内に形成されるトランジスタの対と、第１および第２のストレージノードに接続されるアドレストランジスタとを備える、記憶素子。
（実施形態３５）第１のトランジスタの対は、第１のストレージノードに接続される第２のチャネル型の第１のトランジスタを有し、第２のトランジスタの対は、第２のストレージノードに接続される第２のチャネル型の第２のトランジスタを有し、第２のチャネル型の第１のトランジスタは、第３のウェル内に形成され、第２のチャネル型の第２のトランジスタは、第３のウェルから分離している第４のウェル内に形成される、実施形態３４に記載の記憶素子。
（実施形態３６）第１および第２のウェルは、ｎウェルを備え、第１および第２の第１のチャネル型のトランジスタは、ｐチャネルトランジスタを備え、第１および第２のチャネル型の第２のトランジスタは、ｎチャネルトランジスタを備える、実施形態３５に記載の記憶素子。
（実施形態３７）第３および第４のウェルは、ｐウェルを備え、第３および第４のウェルは、第２のウェルによって分離される、実施形態３５に記載の記憶素子。
（実施形態３８）第３のストレージノードを含む、第３のトランジスタの対と、第４のストレージノードを含む、第４のトランジスタの対と、をさらに備え、第３のトランジスタの対は、第３のストレージノードに接続される、第３の第１のチャネル型のトランジスタを有し、第４のトランジスタの対は、第４のストレージノードに接続される、第４の第１のチャネル型のトランジスタを有し、第３の第１のチャネル型のトランジスタは、第２のウェル内に形成され、第４の第１のチャネル型のトランジスタは、第１のウェル内に形成される、実施形態３４に記載の記憶素子。
（実施形態３９）第１のトランジスタの対は、第１のストレージノードに接続される、第２のチャネル型の第１のトランジスタを有し、第２のトランジスタの対は、第２のストレージノードに接続される、第２のチャネル型の第２のトランジスタを有し、第２のチャネル型の第１のトランジスタは、第３のウェル内に形成され、第２のチャネル型の第２のトランジスタは、第３のウェルから分離している第４のウェル内に形成される、実施形態３８に記載の記憶素子。
上述は、本発明の原理の例示にすぎず、種々の修正が、当業者によって、本発明の範囲および精神から逸脱することなくなされ得る。上述の実施形態は、個々に、または任意の組み合わせにおいて、実装されてもよい。

Claims (20)

  1. データラインと、
    クリアラインと、
    アドレスラインと、
    ４つのノードを有する双安定素子を形成するように相互接続された４つのトランジスタの対であって、各ノードは、該トランジスタの対のうちのそれぞれの対において、ｎチャネルトランジスタとｐチャネルトランジスタとの間に接続されている、４つのトランジスタの対と、
    第１および第２のアドレストランジスタであって、該アドレストランジスタは、該アドレスラインに接続されたゲートと、該４つのノードのうちのそれぞれの対に接続されたソースと、該データラインに接続されたドレインとを有しており、該４つのトランジスタの対のうちの２つにおける該ｐチャネルトランジスタは、該クリアラインに接続されたソースを有する、第１および第２のアドレストランジスタと
    を備えている、記憶素子。
  2. 前記４つのトランジスタの対は、
    前記４つのノードのうちの第１のノードと関連している第１のトランジスタの対と、該４つのノードのうちの第２のノードと関連している第２のトランジスタの対と、該４つのノードのうちの第３のノードと関連している第３のトランジスタの対と、該４つのノードのうちの第４のノードと関連している第４のトランジスタの対とを備えており、論理値が該第１および該第３のノードに格納され、該論理値に対するコンプリメントが該第２および該第４のノードに格納される、請求項１に記載の記憶素子。
  3. 接地端子をさらに備え、前記第２および第４のトランジスタの対における前記ｎチャネルトランジスタは、該接地端子に接続されるそれぞれのソースを有する、請求項２に記載の記憶素子。
  4. 前記第１および第３のトランジスタの対における前記ｎチャネルトランジスタは、前記接地端子に接続されたそれぞれのソースを有する、請求項３に記載の記憶素子。
  5. 請求項２に記載の記憶素子であって、前記クリアラインはトゥルークリアラインを備え、該記憶素子は、
    接地端子と、
    コンプリメントクリアラインと
    をさらに備え、前記第１および第３のトランジスタの対における前記ｎチャネルトランジスタは、該接地端子に接続されたそれぞれのソースを有し、前記第２および第４のトランジスタの対における前記ｎチャネルトランジスタは、該トゥルークリアラインに接続されたそれぞれのソースを有し、該第１および第３のトランジスタの対における前記ｐチャネルトランジスタは、該コンプリメントクリアラインに接続されたそれぞれのソースを有する、記憶素子。
  6. 正の電源端子をさらに備え、前記第２および第４のトランジスタの対における前記ｐチャネルトランジスタは、該正の電源端子に接続されたそれぞれのソースを有する、請求項２に記載の記憶素子。
  7. 前記記憶素子は１０個のトランジスタだけを有しており、該記憶素子は、
    接地端子であって、前記第１および第３のトランジスタの対における前記ｎチャネルトランジスタは、該接地端子に接続されたそれぞれのソースを有する、接地端子と、
    正の電源端子であって、前記第２および第４のトランジスタの対における前記ｐチャネルトランジスタは、該正の電源端子に接続されたそれぞれのソースを有する正の電源端子と
    を備えている、請求項２に記載の記憶素子。
  8. 前記第２および第４のトランジスタの対における前記ｎチャネルトランジスタは、クリア動作の間、正の電圧を受ける制御ラインに接続されたそれぞれのソースを有する、請求項７に記載の記憶素子。
  9. 記憶素子のアレイであって、各記憶素子は、双安定素子を形成するように接続された、２つのアドレストランジスタならびに第１、第２、第３および第４のトランジスタの対から形成され、該双安定素子において、該第１および第３のトランジスタの対は各々出力値を生成し、および該双安定素子において、該第２および第４のトランジスタの対は各々該出力値に対してコンプリメンタリである出力を生成する、記憶素子のアレイと、
    制御回路網であって、
    該記憶素子のアレイにおけるデータラインを制御することであって、該データラインの各々は、該記憶素子のそれぞれの列に接続されている、ことと、
    該記憶素子のアレイにおけるアドレスラインを制御することであって、該アドレスラインの各々は、該記憶素子のそれぞれの行に接続されている、ことと、
    クリアラインを包括的に制御することであって、該クリアラインは、該記憶素子のアレイをクリアするために該第１および第３のトランジスタの対に接続されている、ことと
    を行うように動作可能である、制御回路網と
    を備えている、記憶アレイ回路網。
  10. 前記データラインは、コンプリメントデータラインを備えており、前記制御回路網は、前記クリアラインが前記記憶素子のアレイをクリアしている間、該コンプリメントデータラインを論理高の値にするようにさらに動作可能である、請求項９に記載の記憶アレイ回路網。
  11. 前記制御回路網は、前記クリアラインが前記記憶素子のアレイをクリアしている間、前記アドレスラインをアサートするようにさらに動作可能である、請求項１０に記載の記憶アレイ回路網。
  12. 前記制御回路網は、前記記憶素子のアレイをクリアするとき、前記クリアラインによって前記第１および第３のトランジスタの対への電力供給を選択的に停止するようにさらに動作可能である、請求項９に記載の記憶アレイ回路網。
  13. 各記憶素子は、対応するプログラム可能論理トランジスタを構成する、静的プログム可能論理制御信号を提供する出力を備えている、請求項９に記載の記憶アレイ回路網。
  14. 前記クリアラインは、コンプリメントクリアラインを備え、前記記憶素子のアレイは、トゥルークリアラインをさらに備えており、該記憶素子のアレイをクリアする場合に、前記制御回路網は、該コンプリメントクリアラインによって前記第１および第３のトランジスタの対への電力供給を停止し、同時にトゥルークリアラインによって前記第２および第４のトランジスタの対への電力供給を停止するようにさらに動作可能である、請求項９に記載の記憶アレイ回路網。
  15. 記憶素子を制御する方法であって、該記憶素子は、双安定素子を形成するように接続された２つのアドレストランジスタならびに第１、第２、第３、および第４のトランジスタの対を有し、該双安定素子において、該第１および第３のトランジスタの対が各々、所与の論理出力値を生成し、および該双安定素子において、該第２および第４のトランジスタの対が各々、該所与の論理値に対してコンプリメンタリである論理値を生成し、該方法は、
    クリアラインによって、該第１および第３のトランジスタの対への電力供給を停止しつつ、データラインから該第２および第４のトランジスタの対までそれぞれ該２つのアドレストランジスタを介して論理高の信号を提供することを含む、方法。
  16. 前記クリアラインによって、前記第１および第３のトランジスタの対のパワーを強めつつ、前記データラインおよび前記アドレストランジスタを用いて、論理１の値を前記記憶素子にロードすることをさらに含む、請求項１５に記載の方法。
  17. 前記第２および第３のトランジスタの対への電力供給に用いられる正の電源電圧に対して上昇した電圧を有するアドレス信号を前記アドレストランジスタに適用することによって、前記論理１をロードしつつ、該アドレストランジスタをオーバードライブさせることをさらに含む、請求項１６に記載の方法。
  18. 請求項１６に記載の方法であって、前記クリアラインは、前記第１および第３のトランジスタの対の正の電源端子に接続されたコンプリメントクリアラインを備え、該方法は、該コンプリメントクリアラインを正の電圧にすることによって、該第１および第３のトランジスタの対に電力供給することをさらに含む、方法。
  19. 前記トランジスタの対の各々は、直列に接続されたｎチャネルトランジスタとｐチャネルトランジスタとを備え、前記４つのトランジスタの対は、前記４つのノードのうちの第１のノードと関連している第１のトランジスタの対、該４つのノードのうちの第２のノードと関連している第２のトランジスタの対、該４つのノードのうちの第３のノードと関連している第３のトランジスタの対、および該４つのノードのうちの第４のノードと関連している第４のトランジスタの対を備え、前記所与の論理出力の値は、該第１および第３のノードに格納され、該所与の論理出力の値に対するコンプリメントは、該第２および第４のノードに格納される、請求項１５に記載の方法であって、該方法は、
    前記データラインが論理低の値にある間に前記アドレストランジスタをオンにして、該第２および第４のノードを論理低の値に接続することによって、および正の電圧に前記クリアラインを保持することで該第１および第２のトランジスタの対に同時に電力供給することによって、該第２および第４のノードを該論理低の値に引き寄せること
    を含む、方法。
  20. 請求項１５に記載の方法であって、前記クリアラインは、コンプリメントクリアラインであり、前記記憶素子は、対応するトゥルークリアラインを有し、該方法は、
    前記第１および第３のトランジスタの対への電力供給を停止し、およびそれぞれ前記データラインから前記第２および第４のトランジスタの対まで前記２つのアドレストランジスタを介して論理高の信号を提供しつつ、該トゥルークリアラインによって、該第２および第４のトランジスタの対への電力供給を停止する、方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010039896A2 (en) * 2008-10-01 2010-04-08 Altera Corporation Volatile memory elements with soft error upset immunity
US7920410B1 (en) 2009-02-23 2011-04-05 Altera Corporation Memory elements with increased write margin and soft error upset immunity
US7872903B2 (en) * 2009-03-19 2011-01-18 Altera Corporation Volatile memory elements with soft error upset immunity
US9165917B2 (en) * 2009-05-28 2015-10-20 Globalfoundries Inc. In-line stacking of transistors for soft error rate hardening
US8649209B1 (en) 2011-03-25 2014-02-11 Altera Corporation Memory element circuitry with reduced oxide definition width
US8611137B2 (en) 2011-11-23 2013-12-17 Altera Corporation Memory elements with relay devices
WO2013147894A1 (en) * 2012-03-30 2013-10-03 Intel Corporation Solid state drive management in power loss recovery
KR101750215B1 (ko) 2012-03-31 2017-06-22 인텔 코포레이션 지연 보상 에러 표시 신호
US9379109B1 (en) 2012-04-04 2016-06-28 Xilinx, Inc. Integrated circuit having improved radiation immunity
US9236353B2 (en) * 2012-11-27 2016-01-12 Xilinx, Inc. Integrated circuit having improved radiation immunity
US9400711B2 (en) 2014-04-14 2016-07-26 Freescale Semiconductor, Inc. Content addressable memory with error detection
KR20160047199A (ko) 2014-10-22 2016-05-02 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 래치 회로 어레이
KR20160069232A (ko) 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 래치 회로
CN104409093B (zh) * 2014-12-09 2017-07-28 复旦大学 抗单粒子反转的差分10管存储单元
US9576625B1 (en) * 2015-10-08 2017-02-21 Altera Corporation Register initialization using multi-pass configuration
US9916889B1 (en) 2016-12-01 2018-03-13 Intel Corporation Memory circuitry with row-wise gating capabilities
CN106847333B (zh) * 2017-01-13 2019-08-16 青岛专用集成电路设计工程技术研究中心 一种新型抗单粒子sram位单元
US10242732B2 (en) 2017-05-15 2019-03-26 Intel Corporation Memory elements with soft-error-upset (SEU) immunity using parasitic components

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62260421A (ja) * 1986-05-06 1987-11-12 Matsushita Electric Ind Co Ltd 相補形ｄ形フリツプフロツプ回路
JPH0697814A (ja) * 1992-09-16 1994-04-08 Matsushita Electron Corp プログラマブル・ロジック・アレイおよびそれを用いたマイクロコンピュータ
US5331164A (en) * 1991-03-19 1994-07-19 California Institute Of Technology Particle sensor array
US5504703A (en) * 1995-02-01 1996-04-02 Loral Federal Systems Company Single event upset hardened CMOS latch circuit
JP2000195274A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd ソフトエラ―耐性強化ラッチ回路、半導体装置、ソフトエラ―耐性強化設計方法及び記録媒体
US6275080B1 (en) * 1999-07-28 2001-08-14 Bae Systems Enhanced single event upset immune latch circuit
JP2005269079A (ja) * 2004-03-17 2005-09-29 Handotai Rikougaku Kenkyu Center:Kk データ保持回路及びエラーリカバリィ回路
US20050243634A1 (en) * 2004-04-30 2005-11-03 Liaw Jhon J Standby mode SRAM design for power reduction
US20050259462A1 (en) * 2004-05-04 2005-11-24 John Wood SRAM circuitry
JP2008052847A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd ラッチ回路及びこれを備えた半導体集積回路、ｓｒａｍ、フリップフロップ回路、情報機器、通信機器、ａｖ機器及び移動体

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4852060A (en) * 1988-03-31 1989-07-25 International Business Machines Corporation Soft error resistant data storage cells
US5307142A (en) * 1991-11-15 1994-04-26 The United States Of America As Represented By The United States Department Of Energy High performance static latches with complete single event upset immunity
US5631863A (en) * 1995-02-14 1997-05-20 Honeywell Inc. Random access memory cell resistant to radiation induced upsets
JP3958388B2 (ja) * 1996-08-26 2007-08-15 株式会社ルネサステクノロジ 半導体装置
US5841724A (en) * 1997-06-12 1998-11-24 Enable Semiconductor, Inc. Voltage source and memory-voltage switch in a memory chip
US6696873B2 (en) * 1999-12-23 2004-02-24 Intel Corporation Single event upset hardened latch
US6545904B2 (en) * 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
JP2003060087A (ja) * 2001-08-10 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
JP3718687B2 (ja) * 2002-07-09 2005-11-24 独立行政法人 宇宙航空研究開発機構 インバータ、半導体論理回路、スタティックランダムアクセスメモリ、及びデータラッチ回路
US6750497B2 (en) * 2002-08-22 2004-06-15 Micron Technology, Inc. High-speed transparent refresh DRAM-based memory cell
TWM255545U (en) * 2003-12-12 2005-01-11 Hon Hai Prec Ind Co Ltd LGA socket
WO2006016403A1 (ja) * 2004-08-10 2006-02-16 Fujitsu Limited 半導体記憶装置
JP4551731B2 (ja) * 2004-10-15 2010-09-29 株式会社東芝 半導体集積回路
US7233518B2 (en) * 2005-02-04 2007-06-19 Honeywell International Inc. Radiation-hardened SRAM cell with write error protection
KR100707181B1 (ko) * 2005-02-14 2007-04-13 삼성전자주식회사 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법
US7599210B2 (en) * 2005-08-19 2009-10-06 Sony Corporation Nonvolatile memory cell, storage device and nonvolatile logic circuit
US7200020B2 (en) * 2005-08-30 2007-04-03 Freescale Semiconductor, Inc. Storage element with clear operation and method thereof
US7277351B2 (en) * 2005-11-17 2007-10-02 Altera Corporation Programmable logic device memory elements with elevated power supply levels
US7411853B2 (en) * 2005-11-17 2008-08-12 Altera Corporation Volatile memory elements with elevated power supply levels for programmable logic device integrated circuits
US7352610B1 (en) * 2005-12-06 2008-04-01 Altera Corporation Volatile memory elements with soft error upset immunity for programmable logic device integrated circuits
US7366006B2 (en) * 2006-04-11 2008-04-29 Honeywell International Inc. SRAM with read assist
US7714628B2 (en) * 2006-10-20 2010-05-11 Certichip Inc. Soft error robust flip-flops
US7859301B2 (en) * 2007-04-30 2010-12-28 Altera Corporation Power regulator circuitry for programmable logic device memory elements
KR100845106B1 (ko) * 2007-09-07 2008-07-09 주식회사 동부하이텍 전압레벨 변경회로
US7872903B2 (en) * 2009-03-19 2011-01-18 Altera Corporation Volatile memory elements with soft error upset immunity

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62260421A (ja) * 1986-05-06 1987-11-12 Matsushita Electric Ind Co Ltd 相補形ｄ形フリツプフロツプ回路
US5331164A (en) * 1991-03-19 1994-07-19 California Institute Of Technology Particle sensor array
JPH0697814A (ja) * 1992-09-16 1994-04-08 Matsushita Electron Corp プログラマブル・ロジック・アレイおよびそれを用いたマイクロコンピュータ
US5504703A (en) * 1995-02-01 1996-04-02 Loral Federal Systems Company Single event upset hardened CMOS latch circuit
JP2000195274A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd ソフトエラ―耐性強化ラッチ回路、半導体装置、ソフトエラ―耐性強化設計方法及び記録媒体
US6275080B1 (en) * 1999-07-28 2001-08-14 Bae Systems Enhanced single event upset immune latch circuit
JP2005269079A (ja) * 2004-03-17 2005-09-29 Handotai Rikougaku Kenkyu Center:Kk データ保持回路及びエラーリカバリィ回路
US20050243634A1 (en) * 2004-04-30 2005-11-03 Liaw Jhon J Standby mode SRAM design for power reduction
US20050259462A1 (en) * 2004-05-04 2005-11-24 John Wood SRAM circuitry
JP2008052847A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd ラッチ回路及びこれを備えた半導体集積回路、ｓｒａｍ、フリップフロップ回路、情報機器、通信機器、ａｖ機器及び移動体

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