JPS62260421A - 相補形ｄ形フリツプフロツプ回路 - Google Patents
相補形ｄ形フリツプフロツプ回路Info
- Publication number
- JPS62260421A JPS62260421A JP61102146A JP10214686A JPS62260421A JP S62260421 A JPS62260421 A JP S62260421A JP 61102146 A JP61102146 A JP 61102146A JP 10214686 A JP10214686 A JP 10214686A JP S62260421 A JPS62260421 A JP S62260421A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- current drive
- pulses
- flop circuit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000000295 complement effect Effects 0.000 title claims abstract description 19
- 230000005540 biological transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２相制御パルスで動作する相補形フリップフ
ロップ回路に関するものである。
ロップ回路に関するものである。
（従来の技術）
従来の相補形り型フリップフロップ回路を、第２図およ
び第３図を参照して説明する。第２図は従来の相補形り
形フリップフロップ回路の回路図、第３図は前記相補形
り形フリップフロップ回路のタイムチャートを示す。
び第３図を参照して説明する。第２図は従来の相補形り
形フリップフロップ回路の回路図、第３図は前記相補形
り形フリップフロップ回路のタイムチャートを示す。
従来の相補形り形フリップフロップ回路は、第２図に示
すように、２相制御伝達ゲート１，２゜３．４とインバ
ータ５，６，７．８で構成されており、入力データＤ、
Ｎが２相制御パルスＣＫ。
すように、２相制御伝達ゲート１，２゜３．４とインバ
ータ５，６，７．８で構成されており、入力データＤ、
Ｎが２相制御パルスＣＫ。
ＧＫで同期して一定時間遅れて出力端子Ｑから出力され
る機能となっている。インバータ５とインバータ８は同
一のサイズａのトランジスタで構成されており、第３図
に示すように２相制御パルスＣＫ、ＧＫの立ち上がりお
よび立ち下がりにおけるディレィＴＤよ、ＴＤ、で制御
パルスに重なりが生じ、伝達ゲート１，２，３，４すべ
てが導通状態となり、入力データＤ１．はそのまま出力
端子Ｑに出力される。
る機能となっている。インバータ５とインバータ８は同
一のサイズａのトランジスタで構成されており、第３図
に示すように２相制御パルスＣＫ、ＧＫの立ち上がりお
よび立ち下がりにおけるディレィＴＤよ、ＴＤ、で制御
パルスに重なりが生じ、伝達ゲート１，２，３，４すべ
てが導通状態となり、入力データＤ１．はそのまま出力
端子Ｑに出力される。
（発明がか決しようとする問題点）
前記のように従来の相補形り形フリップフロップには、
入力データがそのまま出力端子に出力され、２相制御パ
ルスに同期した入力データを一定時間のディレィを持た
せて出力させることができないという問題点があった。
入力データがそのまま出力端子に出力され、２相制御パ
ルスに同期した入力データを一定時間のディレィを持た
せて出力させることができないという問題点があった。
（問題点を解決するための手段）
前記問題点を解決するために本発明は、マスター側のス
レーブ側駆動用インバータの駆動能力を、スレーブ側の
データ保持のための帰還回路用インバータの駆動能力に
対して４分の１以下に十分小さくすることで、伝達ゲー
トが導通状態であっても、データ保持を反転することな
く動作するようにした相補形り形フリップフロップ回路
を提供するものである。
レーブ側駆動用インバータの駆動能力を、スレーブ側の
データ保持のための帰還回路用インバータの駆動能力に
対して４分の１以下に十分小さくすることで、伝達ゲー
トが導通状態であっても、データ保持を反転することな
く動作するようにした相補形り形フリップフロップ回路
を提供するものである。
（作 用）
前記構成によれば相補形り形フリップフロップ回路は、
２相制御パルスで発生させられる正相と逆相のパルスの
ディレィによる制御パルスの影響を受けずに安定した動
作をすることができる。
２相制御パルスで発生させられる正相と逆相のパルスの
ディレィによる制御パルスの影響を受けずに安定した動
作をすることができる。
（実施例）
本発明の相補形り形フリップフロップ回路を。
第１図を参照して説明する。第１図は、本発明の相補形
り形フリップフロップ回路の回路図を示す。
り形フリップフロップ回路の回路図を示す。
本発明の相補形り形フリップフロップ回路は、第１図に
示すように、２相制御伝達ゲート１，２゜３．４とイン
バータ５，６，７．８’で構成されている。２相制御伝
達ゲート２とインバータ５゜６で構成されるマスター側
のデータ保持ループと、２相制御伝達ゲート４とインバ
ータ７．８′で構成されるスレーブ側のデータ保持ルー
プとにおいて、マスター側のインバータ５の電流駆動力
がスレーブ側のインバータ８′の電流駆動力の４分の１
以下になるように、インバータ５のトランジスタサイズ
ａに対し、インバータ８′のトランジスタサイズを４ａ
以上に設計すると、２相制御パルス回路で発生させられ
る正相および逆相のパルスのディレィによる重なりで伝
達ゲート３が導通状態であっても、ノード９の電位はイ
ンバータ７のしきい値電位を上回ることはない、なお、
この電流駆動力は、おおむねＭＯＳトランジスタのチャ
ネル幅で設定することが可能である。前記構成によれば
、入力データＤ、、が２相制御パルスＣＫ。
示すように、２相制御伝達ゲート１，２゜３．４とイン
バータ５，６，７．８’で構成されている。２相制御伝
達ゲート２とインバータ５゜６で構成されるマスター側
のデータ保持ループと、２相制御伝達ゲート４とインバ
ータ７．８′で構成されるスレーブ側のデータ保持ルー
プとにおいて、マスター側のインバータ５の電流駆動力
がスレーブ側のインバータ８′の電流駆動力の４分の１
以下になるように、インバータ５のトランジスタサイズ
ａに対し、インバータ８′のトランジスタサイズを４ａ
以上に設計すると、２相制御パルス回路で発生させられ
る正相および逆相のパルスのディレィによる重なりで伝
達ゲート３が導通状態であっても、ノード９の電位はイ
ンバータ７のしきい値電位を上回ることはない、なお、
この電流駆動力は、おおむねＭＯＳトランジスタのチャ
ネル幅で設定することが可能である。前記構成によれば
、入力データＤ、、が２相制御パルスＣＫ。
ＧＫで同期して一定時間遅れて出力端子Ｑから出力され
るという安定した動作をする相補形り形フリップフロッ
プ回路が得られる。
るという安定した動作をする相補形り形フリップフロッ
プ回路が得られる。
（発明の効果）
前記のように本発明によれば、２相制御パルスのディレ
ィの影響を受けない相補形り形フリップフロップ回路を
構成することができて実用的に極めて有用である。
ィの影響を受けない相補形り形フリップフロップ回路を
構成することができて実用的に極めて有用である。
第１図は本発明の相補形り形フリップフロップ回路の回
路図、第２図は従来の相補形り形フリップフロップ回路
の回路図、第３図は前記相補形り形フリップフロップ回
路のタイムチャートを示す。 １．２，３．４・・・２相制御伝達ゲート。 ５．６，７，８．８’・・・インバータ、９・・・ノー
ド。 特許出願人 松下電器産業株式会社 第１図
路図、第２図は従来の相補形り形フリップフロップ回路
の回路図、第３図は前記相補形り形フリップフロップ回
路のタイムチャートを示す。 １．２，３．４・・・２相制御伝達ゲート。 ５．６，７，８．８’・・・インバータ、９・・・ノー
ド。 特許出願人 松下電器産業株式会社 第１図
Claims (1)
- マスター側データ保持ループでスレーブ側を駆動するた
めのインバータの電流駆動能力を、スレーブ側データ保
持ループの帰還回路用インバータの電流駆動能力の４分
の１以下とすることを特徴とする相補形Ｄ形フリップフ
ロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102146A JPH088473B2 (ja) | 1986-05-06 | 1986-05-06 | 相補形ｄ形フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102146A JPH088473B2 (ja) | 1986-05-06 | 1986-05-06 | 相補形ｄ形フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260421A true JPS62260421A (ja) | 1987-11-12 |
| JPH088473B2 JPH088473B2 (ja) | 1996-01-29 |
Family
ID=14319607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61102146A Expired - Lifetime JPH088473B2 (ja) | 1986-05-06 | 1986-05-06 | 相補形ｄ形フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088473B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189315A (en) * | 1991-02-18 | 1993-02-23 | Nec Corp. | High-speed flip flop circuit with master latching circuit free from influence of slave latching circuit |
| US5239206A (en) * | 1990-03-06 | 1993-08-24 | Advanced Micro Devices, Inc. | Synchronous circuit with clock skew compensating function and circuits utilizing same |
| EP1162742A1 (en) * | 2000-06-06 | 2001-12-12 | Texas Instruments Incorporated | High-speed settable flip-flop |
| JP4970630B1 (ja) * | 2009-03-19 | 2012-07-11 | アルテラ コーポレイション | ソフトエラーアップセット不感性を有する揮発性記憶素子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879328A (ja) * | 1981-11-04 | 1983-05-13 | Mitsubishi Electric Corp | マスタ・スレ−ブ形ラツチ回路 |
| JPS58207711A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | フリツプフロツプ回路 |
| JPS6075121A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | フリツプ・フロツプ |
-
1986
- 1986-05-06 JP JP61102146A patent/JPH088473B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879328A (ja) * | 1981-11-04 | 1983-05-13 | Mitsubishi Electric Corp | マスタ・スレ−ブ形ラツチ回路 |
| JPS58207711A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | フリツプフロツプ回路 |
| JPS6075121A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | フリツプ・フロツプ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239206A (en) * | 1990-03-06 | 1993-08-24 | Advanced Micro Devices, Inc. | Synchronous circuit with clock skew compensating function and circuits utilizing same |
| US5189315A (en) * | 1991-02-18 | 1993-02-23 | Nec Corp. | High-speed flip flop circuit with master latching circuit free from influence of slave latching circuit |
| EP1162742A1 (en) * | 2000-06-06 | 2001-12-12 | Texas Instruments Incorporated | High-speed settable flip-flop |
| JP4970630B1 (ja) * | 2009-03-19 | 2012-07-11 | アルテラ コーポレイション | ソフトエラーアップセット不感性を有する揮発性記憶素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088473B2 (ja) | 1996-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |