JPH02246417A - クロックドライバ - Google Patents
クロックドライバInfo
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- JPH02246417A JPH02246417A JP2035059A JP3505990A JPH02246417A JP H02246417 A JPH02246417 A JP H02246417A JP 2035059 A JP2035059 A JP 2035059A JP 3505990 A JP3505990 A JP 3505990A JP H02246417 A JPH02246417 A JP H02246417A
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- JP
- Japan
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- clock signal
- clock
- gate
- signal
- pulse width
- Prior art date
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Links
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、クロックドライバに関するものであり、か
つさらに詳述すれば、比較的低い電力を必要とし、かつ
、比較的高い周波数で動作することのできるクロックド
ライバに関するものである。
つさらに詳述すれば、比較的低い電力を必要とし、かつ
、比較的高い周波数で動作することのできるクロックド
ライバに関するものである。
バイポーラ技術においては、比較的高い電力がしばしば
必要とされ、かつ、幸いにも、電子構成要素および電子
回路を駆動するために利用可能である。相当な電力は高
周波スイッチングを論理システムにおいて可能にする。
必要とされ、かつ、幸いにも、電子構成要素および電子
回路を駆動するために利用可能である。相当な電力は高
周波スイッチングを論理システムにおいて可能にする。
しかしながら、電力が電子半導体構成要素に継続的に供
給されるバイポーラ技術と違い、ＭＯＳ技術、またはＣ
ＭＯＳ技術においては、電力は装置が能動的なときのみ
与えられる。それゆえ、ＣＭＯＳ構成要素を作動するた
めにはずっと低い電力が必要とされる、なぜなら、それ
らは使用されていないときは電力を消費しないからであ
る。
給されるバイポーラ技術と違い、ＭＯＳ技術、またはＣ
ＭＯＳ技術においては、電力は装置が能動的なときのみ
与えられる。それゆえ、ＣＭＯＳ構成要素を作動するた
めにはずっと低い電力が必要とされる、なぜなら、それ
らは使用されていないときは電力を消費しないからであ
る。
不幸にも、ＣＭＯＳ技術におけるより低電力要求も、通
常、より低い動作周波数またはスイッチング周波数を反
映する。このように、バイポーラ技術およびＣＭＯＳ技
術にとっての電力と不イツチング速度との間の関係は以
下のように述べられることができる、すなわち、高電力
装置（たとえばバイポーラ）は一般により高速で動作し
、低電力装置（たとえばＣＭＯＳ）は一般により低速で
動作する。
常、より低い動作周波数またはスイッチング周波数を反
映する。このように、バイポーラ技術およびＣＭＯＳ技
術にとっての電力と不イツチング速度との間の関係は以
下のように述べられることができる、すなわち、高電力
装置（たとえばバイポーラ）は一般により高速で動作し
、低電力装置（たとえばＣＭＯＳ）は一般により低速で
動作する。
もちろん、システムが開発され電力を増幅するようにな
ったが、それらは、故障しがちで、かつ時間遅延の一因
となる高価なマルチコンポーネントシステムである傾向
にある。一般に、構成要素の数が多くなればなるほど、
そのような悪い副作用の可能性が高まる。
ったが、それらは、故障しがちで、かつ時間遅延の一因
となる高価なマルチコンポーネントシステムである傾向
にある。一般に、構成要素の数が多くなればなるほど、
そのような悪い副作用の可能性が高まる。
その両方の位相（クロックおよび反転クロックまたはク
ロックバー信号として知られている）が、別個で、かつ
重畳していないときに２相りロック信号は最も便利であ
る。しかしながら、より高周波動作では、従来の低電力
ＣＭＯＳ回路は、位相の不均等なパルス幅に起因して最
適に機能することができない。ＣＭＯＳ回路クロックド
ライバにおける１００Ｈｚを越える周波数での前述の問
題への解決は従来設計者の目を免れてきた。
ロックバー信号として知られている）が、別個で、かつ
重畳していないときに２相りロック信号は最も便利であ
る。しかしながら、より高周波動作では、従来の低電力
ＣＭＯＳ回路は、位相の不均等なパルス幅に起因して最
適に機能することができない。ＣＭＯＳ回路クロックド
ライバにおける１００Ｈｚを越える周波数での前述の問
題への解決は従来設計者の目を免れてきた。
低電力を必要とするが、それでもなお１００ＭＨｚのよ
うなより高速で動作することができる構成要素を使用す
るシステムを提供することは有利であろう。
うなより高速で動作することができる構成要素を使用す
るシステムを提供することは有利であろう。
少ない数の構成要素を含む、クロック信号を駆動するた
めのシステムを提供することもまた有利であろう。
めのシステムを提供することもまた有利であろう。
高周波数においてでさえ、クロックとクロックバー信号
との間に重畳がないことを保証するための簡単なシステ
ムを提供することもまた有利であろう。
との間に重畳がないことを保証するための簡単なシステ
ムを提供することもまた有利であろう。
高動作周波数において、クロック位相のより均等なパル
ス幅を保証するためのシステムを提供することもまた有
利なこととなるだろう。
ス幅を保証するためのシステムを提供することもまた有
利なこととなるだろう。
発明の概要
この発明に従って、２つの位相を発生させるためのクロ
ックドライバが提供され、その位相の各々は互いに最小
限度に異なるパルス幅を有する。
ックドライバが提供され、その位相の各々は互いに最小
限度に異なるパルス幅を有する。
ドライバは予め定められたパルス幅を持つ入力クロック
信号、および入力クロック信号を受けるための、かつ第
１の出力クロック信号を発生させるための装置を有する
。第１の出力クロック信号は受信装置によってバッファ
され、かつ入力クロック信号に関し遅延される。しかし
、第１の出力クロック信号は入力クロック信号と同じ予
め定められたパルス幅を有する。入力クロック信号およ
び第１の出力クロック信号を受信するための、かつ第１
の出力クロック信号に関して逆招第２の出力クロック信
号を発生させるための装置もまた提供される。第２の出
力クロック信号は入力クロック信号の予め定められたパ
ルス幅とは異なるパルス幅を有する。
信号、および入力クロック信号を受けるための、かつ第
１の出力クロック信号を発生させるための装置を有する
。第１の出力クロック信号は受信装置によってバッファ
され、かつ入力クロック信号に関し遅延される。しかし
、第１の出力クロック信号は入力クロック信号と同じ予
め定められたパルス幅を有する。入力クロック信号およ
び第１の出力クロック信号を受信するための、かつ第１
の出力クロック信号に関して逆招第２の出力クロック信
号を発生させるための装置もまた提供される。第２の出
力クロック信号は入力クロック信号の予め定められたパ
ルス幅とは異なるパルス幅を有する。
好ましい実施例の説明
次に第１図を参照すると、先行技術のクロックドライバ
の概略図が示される。ＭＯＳまたはＣＭＯＳ技術におい
ては、２相クロツクは一般にＤＲＡＭとして知られるダ
イナミックシフトレジスタを駆動するために使用される
。２相クロツクの一般的な実現化例は、参照番号１０と
して一般に示されるＲＳフリップフロップ装置である。
の概略図が示される。ＭＯＳまたはＣＭＯＳ技術におい
ては、２相クロツクは一般にＤＲＡＭとして知られるダ
イナミックシフトレジスタを駆動するために使用される
。２相クロツクの一般的な実現化例は、参照番号１０と
して一般に示されるＲＳフリップフロップ装置である。
インバータ１２は発生されたクロック信号を受信し、反
転させるようにされる。インバータ１２は別のインバー
タ１４およびＮＯＲゲート１６の１つの入力ボートに接
続される。別のＮＯＲゲート１８がインバータ１４に接
続される。
転させるようにされる。インバータ１２は別のインバー
タ１４およびＮＯＲゲート１６の１つの入力ボートに接
続される。別のＮＯＲゲート１８がインバータ１４に接
続される。
ＮＯＲゲート１６および１８の出力はそれぞれ端子２０
および端子２２に与えられる。ＮＯＲゲート１６の出力
もまた、ライン２４によってＮＯＲゲート１８の入力ボ
ートの１つに与えられ、−方でＮＯＲゲート１８の出力
もまた、ライン２６によってＮＯＲゲート１６の入力ボ
ートの１つに与えられる。
および端子２２に与えられる。ＮＯＲゲート１６の出力
もまた、ライン２４によってＮＯＲゲート１８の入力ボ
ートの１つに与えられ、−方でＮＯＲゲート１８の出力
もまた、ライン２６によってＮＯＲゲート１６の入力ボ
ートの１つに与えられる。
回路１０に印加されたクロック信号と端子２０での信号
出力とを区別するために、出力クロック信号はＣＫと示
される。反転クロック信号（一般にＣＬＯＣＫ ＢＡ
Ｒとして知られている）はＣＫＢと示され、かつ端子２
２に印加される。動作において、クロック信号がローに
なるとき、信号はインバータ１２およびＮＯＲゲート１
６を介して切換わり、端子２０においてローのＣＫ倍信
号発生させる。ローのＣＫ倍信号ライン２４を介してＮ
ＯＲゲート１８の１つの入力ボートに印加され、端子２
２においてわずかに遅延されたハイのＣＫＢ信号を発生
させる。
出力とを区別するために、出力クロック信号はＣＫと示
される。反転クロック信号（一般にＣＬＯＣＫ ＢＡ
Ｒとして知られている）はＣＫＢと示され、かつ端子２
２に印加される。動作において、クロック信号がローに
なるとき、信号はインバータ１２およびＮＯＲゲート１
６を介して切換わり、端子２０においてローのＣＫ倍信
号発生させる。ローのＣＫ倍信号ライン２４を介してＮ
ＯＲゲート１８の１つの入力ボートに印加され、端子２
２においてわずかに遅延されたハイのＣＫＢ信号を発生
させる。
クロック信号がハイになるとき、信号はインバータ１２
および１４ならびにＮＯＲゲート１８を介して切換わり
、端子２２においてローのＣＫＢ信号を発生させる。ロ
ーのＣＫＢ信号はライン２６を介してＮＯＲゲート１６
に印加され、端子２０においてわずかに遅延されたハイ
のＣＫ倍信号発生させる。
および１４ならびにＮＯＲゲート１８を介して切換わり
、端子２２においてローのＣＫＢ信号を発生させる。ロ
ーのＣＫＢ信号はライン２６を介してＮＯＲゲート１６
に印加され、端子２０においてわずかに遅延されたハイ
のＣＫ倍信号発生させる。
ゲートはオフになる遅延時間と同じオンになる遅延時間
を有するように容易に設計されることができる。もし１
ｎがオンまたはオフのためのゲートｎの伝搬遅延時間で
あるとして、第２図を参照すると、ＣＫおよびＣＫＨの
タイミング図が示される。それらのパルス幅は以下のよ
うに計算される。
を有するように容易に設計されることができる。もし１
ｎがオンまたはオフのためのゲートｎの伝搬遅延時間で
あるとして、第２図を参照すると、ＣＫおよびＣＫＨの
タイミング図が示される。それらのパルス幅は以下のよ
うに計算される。
Ｐｗ２− ＰＷＩ−（ｔ＋２＋ｔｔ６＋ｔ１ｇ）”（ｔ
１２＋ｔ＋４＋ｔ＋ｓ）−ＰＷＩ−（ｔ１６−１ｓ４） ＰＮ２ ＝ ＰＶＩ−（ｔｓ□”ｔ＋４”ｔｌｓ”ｔ、
６）”（ｔｔ２＋ｔ＋６）−ＰＷＩ−（ｔｔ４”ｔｌｇ
） ２つの出力２０または２２のうちの一方が、他方の出力
２２または２０がハイになる前に常に最初にローになる
という事実は、参照番号３８１．ニー般に示されるよう
に、ハイの状態では、両方の位相の重畳がないことを保
証する。これはデータがフィードスルーされることを許
容しない。
１２＋ｔ＋４＋ｔ＋ｓ）−ＰＷＩ−（ｔ１６−１ｓ４） ＰＮ２ ＝ ＰＶＩ−（ｔｓ□”ｔ＋４”ｔｌｓ”ｔ、
６）”（ｔｔ２＋ｔ＋６）−ＰＷＩ−（ｔｔ４”ｔｌｇ
） ２つの出力２０または２２のうちの一方が、他方の出力
２２または２０がハイになる前に常に最初にローになる
という事実は、参照番号３８１．ニー般に示されるよう
に、ハイの状態では、両方の位相の重畳がないことを保
証する。これはデータがフィードスルーされることを許
容しない。
５０ＭＨｚ以下のクロック周波数において、２相クロツ
ク出力２０および２２は理想的な５０％のデユーティサ
イクルに近い。しかしながら、クロック周波数が増加し
、かつ１００ＭＨｚに近づくにつれ、ハイのＣＫＢ信号
のパルス幅ＰＷ２はＣＫｆｉ号のハイの状態のパルス幅
ＰＷ３に比べ相当に広くなる。これは、２つの異なる遅
延経路、ライン２６およびゲート１６に対するライン２
４およびゲート１８、に起因するものである。それゆえ
、最大クロックトグル周波数を制限するのは、より狭い
ハイのＣＫ信号パルス幅ＰＷ３である。
ク出力２０および２２は理想的な５０％のデユーティサ
イクルに近い。しかしながら、クロック周波数が増加し
、かつ１００ＭＨｚに近づくにつれ、ハイのＣＫＢ信号
のパルス幅ＰＷ２はＣＫｆｉ号のハイの状態のパルス幅
ＰＷ３に比べ相当に広くなる。これは、２つの異なる遅
延経路、ライン２６およびゲート１６に対するライン２
４およびゲート１８、に起因するものである。それゆえ
、最大クロックトグル周波数を制限するのは、より狭い
ハイのＣＫ信号パルス幅ＰＷ３である。
一般に、もしシフトレジスタが、仮に、４ナノ秒の最小
パルス幅で正確に動作するとすれば、クロック位相の両
方がそのような正確な動作を保証するために４ｎｓより
大きいはずである。前述の先行技術の囲路１０（第１図
）の場合は、１０ｎ６サイクル（１００ＭＨｚ）のため
の適当な交差時間期間は２ｎｓであろう。もし、位相が
等しくなければ、ハイの状態でのパルス幅の一方は４ｎ
Ｓより小さく（たとえば３ｎ ｓ）でもよく、一方ハイ
の状態での他方のパルス幅は４ｎｓより大きく（たとえ
ばこの例においては５ｎｓ）でもよい。
パルス幅で正確に動作するとすれば、クロック位相の両
方がそのような正確な動作を保証するために４ｎｓより
大きいはずである。前述の先行技術の囲路１０（第１図
）の場合は、１０ｎ６サイクル（１００ＭＨｚ）のため
の適当な交差時間期間は２ｎｓであろう。もし、位相が
等しくなければ、ハイの状態でのパルス幅の一方は４ｎ
Ｓより小さく（たとえば３ｎ ｓ）でもよく、一方ハイ
の状態での他方のパルス幅は４ｎｓより大きく（たとえ
ばこの例においては５ｎｓ）でもよい。
このように、パルス幅および遅延または交差時間期間の
両方の合計は１０ナノ秒であるにもかかわらず、対称性
を欠くために動作における問題が起こる。従来、この問
題への解決はパルス幅を任意に増加させ、不幸にも動作
周波数を減少させることであった。例として、サイクル
が１２ｎＳのとき、最大動作周波数は１／１２ （８３
ＭＨｚ）である。必要とされるパルス幅が大きければ大
きいほど動作周波数は低くなる。
両方の合計は１０ナノ秒であるにもかかわらず、対称性
を欠くために動作における問題が起こる。従来、この問
題への解決はパルス幅を任意に増加させ、不幸にも動作
周波数を減少させることであった。例として、サイクル
が１２ｎＳのとき、最大動作周波数は１／１２ （８３
ＭＨｚ）である。必要とされるパルス幅が大きければ大
きいほど動作周波数は低くなる。
次に、第３図も参照すると、この発明に従った２相りロ
ック回路４０が示される。回路４０は両位相のデユーテ
ィサイクルをより均一にするように意図される。第１の
インバータ４２はクロック信号を受信し、かつ反転させ
るようにされる。インバータ４２は第２のインバータ４
４に接続される。クロック信号もまた、ＮＯＲゲート４
６の１つの入力ボートに印加される。インバータ４４お
よびＮＯＲゲート４６の出力はそれぞれ端子４８および
端子５０に印加される。インバータ４４の出力もまたラ
イン５２によってＮＯＲゲート４６の残る入力ボートに
印加される。
ック回路４０が示される。回路４０は両位相のデユーテ
ィサイクルをより均一にするように意図される。第１の
インバータ４２はクロック信号を受信し、かつ反転させ
るようにされる。インバータ４２は第２のインバータ４
４に接続される。クロック信号もまた、ＮＯＲゲート４
６の１つの入力ボートに印加される。インバータ４４お
よびＮＯＲゲート４６の出力はそれぞれ端子４８および
端子５０に印加される。インバータ４４の出力もまたラ
イン５２によってＮＯＲゲート４６の残る入力ボートに
印加される。
動作において、クロック信号がハイになるとき、ＣＫＢ
信号は（ＣＫ倍信号ハイになる前に）最初にローになる
、なぜならば、ＮＯＲゲート４６は結合された２つのイ
ンバータ４２および４４よりも速く切換わるからである
。クロック信号がローになるとき、ＣＫＢ信号はＣＫ倍
信号ローになるまでは、ハイにならない、なぜなら、イ
ンバータ４２およびインバータ４４の両方が能動的にな
るまでは、ライン５２を介したＮＯＲゲート４６への入
力は発生されないからである。このように、先行技術の
回路（第１図）と比べて、回路４０はより少ない遅延お
よびより均一なパルス幅位相で動作する。
信号は（ＣＫ倍信号ハイになる前に）最初にローになる
、なぜならば、ＮＯＲゲート４６は結合された２つのイ
ンバータ４２および４４よりも速く切換わるからである
。クロック信号がローになるとき、ＣＫＢ信号はＣＫ倍
信号ローになるまでは、ハイにならない、なぜなら、イ
ンバータ４２およびインバータ４４の両方が能動的にな
るまでは、ライン５２を介したＮＯＲゲート４６への入
力は発生されないからである。このように、先行技術の
回路（第１図）と比べて、回路４０はより少ない遅延お
よびより均一なパルス幅位相で動作する。
次に、第４図も参照すると、回路４０の動作のタイミン
グ図が示され、その中には、ＮＯＲゲート４６およびイ
ンバータ４２、かつインバータ４４の各々の遅延寄与が
示される。以下に示される方程式はタイミング図を記述
する。
グ図が示され、その中には、ＮＯＲゲート４６およびイ
ンバータ４２、かつインバータ４４の各々の遅延寄与が
示される。以下に示される方程式はタイミング図を記述
する。
ＰＮ５− ＰＷＩ−（ｔ４２＋ｔ４４＋ｔ４６）−ｔａ
ｂ−ＰＷＩ−（ｔｎｚ＋１４４） ＰＮ２ ＝ ＰＷＩ−（ｔ４ｚ”ｔ４４）”（ｔ４□＋
ｔ４４） −ＰＶ１回路シミュレーションから、クロッ
ク信号が５０％のデユーティサイクルで１００ＭＨｚの
周波数で動作するとき、先行技術の回路１０（第１図）
はＣＫＢ信号には４．９ｎｓのパルス幅を、かつＣＫ倍
信号は３．５ｎｓのパルス幅を発生させ、その差は多く
のＭＯＳコンポーネント回路応用には不適当である。同
じクロック信号入力には、この発明の回路４０（第３図
）はＣＫ倍信号は５゜Ｏｎｓのパルス幅を、かつＣＫＢ
信号には４．１ｎｓのパルス幅を発生させる。それゆえ
、最大クロック周波数は先行技術の回路１０のそれより
（４，１−３，５）／３．５−１７％９分だけ改良され
る。
ｂ−ＰＷＩ−（ｔｎｚ＋１４４） ＰＮ２ ＝ ＰＷＩ−（ｔ４ｚ”ｔ４４）”（ｔ４□＋
ｔ４４） −ＰＶ１回路シミュレーションから、クロッ
ク信号が５０％のデユーティサイクルで１００ＭＨｚの
周波数で動作するとき、先行技術の回路１０（第１図）
はＣＫＢ信号には４．９ｎｓのパルス幅を、かつＣＫ倍
信号は３．５ｎｓのパルス幅を発生させ、その差は多く
のＭＯＳコンポーネント回路応用には不適当である。同
じクロック信号入力には、この発明の回路４０（第３図
）はＣＫ倍信号は５゜Ｏｎｓのパルス幅を、かつＣＫＢ
信号には４．１ｎｓのパルス幅を発生させる。それゆえ
、最大クロック周波数は先行技術の回路１０のそれより
（４，１−３，５）／３．５−１７％９分だけ改良され
る。
特定の動作要求および環境に適合するように変えられた
他の変形例や変更は当業者には明らかとなるであろうか
ら、この発明は、開示の目的で選ばれた例に制限される
とは考えられず、かつこの発明の真の精神および範囲か
らの逸脱を構成することのないすべての変更および変形
例を包含する。
他の変形例や変更は当業者には明らかとなるであろうか
ら、この発明は、開示の目的で選ばれた例に制限される
とは考えられず、かつこの発明の真の精神および範囲か
らの逸脱を構成することのないすべての変更および変形
例を包含する。
この発明の完全な理解は添付の図面がそれについての詳
細な説明と関連して取上げられたときに、それを参照す
ることによって得られるであろう。
細な説明と関連して取上げられたときに、それを参照す
ることによって得られるであろう。
第１図は、先行技術において、ＭＯＳまたは０ＭＯＳ装
置とともに用いられる典型的なりロックトライバの概略
図である。 第２図は、第１図中に示された従来の回路の動作を示す
タイミング図である。 第３図は、この発明に従ったクロックドライバの概略図
である。 第４図は、この発明のクロックドライバの動作を示すタ
イミング図である。 図において、１０はＲＳフリップフロップ装置、１２は
インバータ、１４はインバータ、１６はＮＯＲゲート、
１８はＮＯＲゲート、２０は端子、２２は端子、２４は
ライン、２６はライン、４０は２相りロック回路、４２
はインバータ、４４はインバータ、４６はＮＯＲゲート
、４８は端子、５０は端子、５２はラインである。 特許出願人 アドバンスト・マイクロ・ディバ＃１国
置とともに用いられる典型的なりロックトライバの概略
図である。 第２図は、第１図中に示された従来の回路の動作を示す
タイミング図である。 第３図は、この発明に従ったクロックドライバの概略図
である。 第４図は、この発明のクロックドライバの動作を示すタ
イミング図である。 図において、１０はＲＳフリップフロップ装置、１２は
インバータ、１４はインバータ、１６はＮＯＲゲート、
１８はＮＯＲゲート、２０は端子、２２は端子、２４は
ライン、２６はライン、４０は２相りロック回路、４２
はインバータ、４４はインバータ、４６はＮＯＲゲート
、４８は端子、５０は端子、５２はラインである。 特許出願人 アドバンスト・マイクロ・ディバ＃１国
Claims (6)
- （１）２つの位相を発生させるためのクロックドライバ
であって、前記位相の各々が互いに最少限に異なるパル
ス幅を有し、 ａ）予め定められたパルス幅を有する入力クロック信号
と、 ｂ）前記入力クロック信号を受信し、かつ前記予め定め
られたパルス幅で第１の出力クロック信号を発生させる
ための手段とを備え、前記第１の出力クロック信号はバ
ッファされ、かつ前記入力クロック信号に関して遅延さ
れ、かつ ｃ）前記入力クロック信号および前記第１の出力クロッ
ク信号を受信し、かつ前記第１の出力クロック信号に関
し逆相であり、前記予め定められたパルス幅よりも大き
なパルス幅を有する第２の出力クロック信号を発生させ
るための手段をさらに備えた、クロックドライバ。 - （２）前記入力クロック信号を受信するための前記手段
が２つのインバータを含む、特許請求の範囲第１項記載
のクロックドライバ。 - （３）前記第２の出力クロック信号を発生させるための
前記手段がＮＯＲゲートを含む、特許請求の範囲第２項
記載のクロックドライバ。 - （４）前記クロックドライバが比較的高速の動作を提供
するためにＭＯＳ装置とともに使用されるようにされて
いる、特許請求の範囲第３項記載のクロックドライバ。 - （５）前記インバータおよび前記ＮＯＲゲートの各々が
約０．５ｎｓの遅延で動作する、特許請求の範囲第３項
記載のクロックドライバ。 - （６）前記クロックドライバが約１００ＭＨｚの出力ク
ロック信号を発生させる、特許請求の範囲第５項記載の
クロックドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US31126589A | 1989-02-16 | 1989-02-16 | |
| US311,265 | 1989-02-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246417A true JPH02246417A (ja) | 1990-10-02 |
Family
ID=23206146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035059A Pending JPH02246417A (ja) | 1989-02-16 | 1990-02-15 | クロックドライバ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0383455A1 (ja) |
| JP (1) | JPH02246417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011239363A (ja) * | 2010-04-30 | 2011-11-24 | Hynix Semiconductor Inc | 差動信号生成回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273618A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | クロックドライバ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547684A (en) * | 1983-08-22 | 1985-10-15 | Standard Microsystems Corporation | Clock generator |
-
1990
- 1990-01-31 EP EP90300999A patent/EP0383455A1/en not_active Withdrawn
- 1990-02-15 JP JP2035059A patent/JPH02246417A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011239363A (ja) * | 2010-04-30 | 2011-11-24 | Hynix Semiconductor Inc | 差動信号生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0383455A1 (en) | 1990-08-22 |
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