JP2000236234A5 - - Google Patents

Description

【０００８】
【課題を解決するための手段】
本発明の第一の局面による、スタティッククロックパルス発振器は、クロック入力およびＮ個の段を含み、該スタティッククロックパルス発振器は、該段の各ｉ番目の段が、第（ｉ−１）段のゲート回路出力からセット信号を受け取るセット入力および第（ｉ＋ａ）段（ここでａは１以上）からリセット信号を受け取るリセット入力を有するリセット−セットフリップフロップと、該フリップフロップがセットされた場合に、該クロック入力に接続された該ゲート回路の少なくとも一つのクロック信号入力から該ゲート回路の出力へとクロックパルスを渡すゲート回路（１＜ｉ≦（Ｎ−ａ））とを含み、各々のゲート回路の各々のクロック信号入力は、該ゲート回路のパスゲートの主要伝導経路の末端に、該ゲート回路内で、排他的に接続されているスタティッククロックパルス発振器であって、そのことにより上記目的が達成される。

【００３４】
ゲート回路の各々が、パスゲートまたはパスゲートの各々を備えるゲート型センス増幅器を含んでもよい。

【００３５】
前記ゲート回路の各々が、前記パスゲートまたはパスゲートの各々を備えるゲート型レベルシフタを含んでもよい。

Claims (38)

1. クロック入力およびＮ個の段を含むスタティッククロックパルス発振器であって、該スタティッククロックパルス発振器は、
   該段の各ｉ番目の段が、第（ｉ−１）段のゲート回路出力からセット信号を受け取るセット入力および第（ｉ＋ａ）段（ここでａは１以上）からリセット信号を受け取るリセット入力を有するリセット−セットフリップフロップと、
   該フリップフロップがセットされた場合に、該クロック入力に接続された該ゲート回路の少なくとも一つのクロック信号入力から該ゲート回路の出力へとクロックパルスを渡すゲート回路（１＜ｉ≦（Ｎ−ａ））とを含み、各々のゲート回路の各々のクロック信号入力は、該ゲート回路のパスゲートの主要伝導経路の末端に、該ゲート回路内で、排他的に接続されている、スタティッククロックパルス発振器。
2. 前記ゲート回路は、前記フリップフロップがリセットされた場合に、該ゲート回路の出力をインアクティブな状態に維持するように構成されている、請求項１に記載の発振器。
3. 各ｉ番目の段の前記フリップフロップの前記リセット入力は、第（ｉ＋２）段のフリップフロップの出力からリセット信号を受け取るように構成されている、請求項１に記載の発振器。
4. 各ｉ番目の段の前記フリップフロップの前記リセット入力は、第（ｉ＋１）段のゲート回路の出力からリセット信号を受け取るように構成されている、請求項１に記載の発振器。
5. 各ｉ番目の段のゲート回路の出力は、遅延回路を介して、第（ｉ＋１）段のフリップフロップのセット入力に接続されている、請求項１に記載の発振器。
6. 前記遅延回路の各々が、複数の縦列接続されたインバータを含む、請求項５に記載の発振器。
7. 第１段が、
   前記第（１＋ａ）段からスタートパルスを受け取るセット入力、および該第（１＋ａ）段からリセット信号を受け取るリセット入力を有するリセット−セットフリップフロップと、
   該フリップフロップがセットされた場合に、前記クロック入力から次の段へとクロックパルスを渡すゲート回路と、
   を含む、請求項１に記載の発振器。
8. 前記第１段が、第２段のゲート回路出力からのセット入力信号を前記フリップフロップセット入力に選択的に受け取らせ、かつ、第１段のゲート回路からのクロックパルスを前記フリップフロップリセット入力に選択的に受け取らせる第２のスイッチ装置を含む、請求項７に記載の発振器。
9. 第Ｎ段が、
   前記第（Ｎ−１）段の前記ゲート回路出力からセット信号を受け取るセット入力とリセット入力とを有するリセット−セットフリップフロップと、
   前記クロック入力から第Ｎ段および第（Ｎ−１）段の該フリップフロップのリセット入力へとクロックパルスを渡すゲート回路と、
   を含む、請求項１に記載の発振器。
10. 前記第Ｎ段が、第（Ｎ−１）段からのスタートパルスを前記フリップフロップセット入力に選択的に受け取らせ、かつ、第（Ｎ−１）段からのリセット信号を前記フリップフロップリセット入力に選択的に受け取らせる第３のスイッチ装置を含む、請求項８に記載の発振器。
11. 各第ｉ段が、第（ｉ＋１）段のゲート回路からのセット信号を前記フリップフロップセット入力に選択的に受け取らせ、かつ、第（ｉ−ａ）段からのリセット信号を前記フリップフロップリセット入力に選択的に受け取らせる第１のスイッチ装置を含む、請求項１に記載の発振器。
12. 前記ゲート回路出力の少なくともいくつかが、前記発振器の出力を構成する、請求項１に記載の発振器。
13. 前記フリップフロップの出力の少なくともいくつかが、前記発振器の出力を構成する、請求項１に記載の発振器。
14. 前記ゲート回路の各々が、パスゲートと、前記フリップフロップがリセットされた場合に該パスゲートの出力をインアクティブな状態に保持する保持デバイスとを含む、請求項１に記載の発振器。
15. 前記パスゲートの各々が、ソース−ドレインパスがアンチパラレルに接続され、かつ、ゲートが前記フリップフロップの直接出力および補完出力に接続された、相反する導電型の金属酸化膜シリコン電界効果トランジスタを含むトランスミッションゲートである、請求項１４に記載の発振器。
16. 連続する段の前記パスゲートを通過した前記クロックパルスが、相反する極性を有する、請求項１４に記載の発振器。
17. 前記段の前記保持デバイスが、交互にプルダウントランジスタとプルアップトランジスタとを有し、各プルダウントランジスタの前記制御電極が前記関連するフリップフロップの前記補完出力に接続され、かつ、各プルアップトランジスタの前記制御電極が該関連するフリップフロップの前記直接出力に接続される、請求項１６に記載の発振器。
18. 前記クロック入力が２相クロック入力である、請求項１に記載の発振器。
19. 連続する段のパスゲート入力が、異なるクロック入力相に接続される、請求項１に記載の発振器。
20. 前記段の前記パスゲートを通過した前記クロックパルスが、同じ極性を有する、請求項１９に記載の発振器。
21. 各段の前記保持デバイスが、制御電極が前記フリップフロップの出力または前記補完出力に接続されたプルダウントランジスタを含む、請求項２０に記載の発振器。
22. 各段の前記保持デバイスは、制御電極が前記フリップフロップの出力または前記直接出力に接続されたプルアップトランジスタを含む、請求項２０に記載の発振器。
23. 前記クロック入力が単相クロック入力である、請求項１に記載の発振器。
24. 前記ゲート回路の各々が、前記パスゲートまたはパスゲートの各々を備えるゲート型センス増幅器を含む、請求項１に記載の発振器。
25. 前記ゲート回路の各々が、前記パスゲートまたはパスゲートの各々を備えるゲート型レベルシフタを含む、請求項１に記載の発振器。
26. 前記フリップフロップの各々が、
    第１のインバータであって、該第１のインバータの入力および出力の一方が前記フリップフロップの出力を構成する、第１のインバータと、
    第２の制御可能インバータであって、該第２の制御可能インバータの入力および出力が該第１のインバータの入力および出力にそれぞれ接続された、第２の制御可能インバータと、
    該フリップフロップの入力を構成する第１および第２の入力を有する入力回路と、
    を含み、
    該入力回路は、該第１のインバータの該入力に、該第１および第２の入力の状態に対応する信号を供給し、かつ、該第１または第２の入力がアクティブ信号を受け取る場合に、該第２のインバータの該出力を高インピーダンス状態に切り換えるように該第２のインバータを制御するように構成されている、
    請求項１に記載の発振器。
27. 前記第１の入力がアクティブハイ入力であり、かつ、前記第２の入力がアクティブロー入力である、請求項２６に記載の発振器。
28. 前記入力回路が、
    第１の電源入力と前記第１のインバータの前記入力との間に接続され、前記第２の入力を構成する制御電極を有する、第１のアクティブデバイスと、
    該第１のアクティブデバイスと反対の導電型を有し、第２の電源入力と該第１のインバータの該入力との間に接続され、前記第１の入力を構成する制御電極を有する、第２のアクティブデバイスと、
    を含む入力回路である、請求項２７に記載の発振器。
29. 前記第１および第２のアクティブデバイスが、逆の構成に接続される、請求項２８に記載の発振器。
30. 前記入力回路が、前記第１および第２のアクティブデバイスのうちの一方のアクティブデバイスと同じ導電型を有し、該第１および第２のアクティブデバイスのうちの一方のアクティブデバイスと直列に接続され、かつ、該第１および第２のアクティブデバイスのうちの他方のアクティブデバイスの前記制御電極に接続された制御電極を有するさらなるアクティブデバイスを含む、請求項２８に記載の発振器。
31. 前記第２のインバータが、
    第１の電源入力または前記第１の電源入力と該第２のインバータの出力との間に直列に接続された、第１の導電型を有する第３および第４のアクティブデバイスと、
    第２の電源入力または前記第２の電源入力と該第２のインバータの出力との間に直列に接続された、第１の導電型を有する第５および第６のアクティブデバイスと、
    を含む第２のインバータであって、
    該第３および第５のアクティブデバイスが、該第２のインバータの入力に接続された制御電極を有し、
    該第４および第６のアクティブデバイスが、該第１および第２の入力に接続された制御電極を有する、
    請求項２７に記載の発振器。
32. 前記第３および第５のアクティブデバイスの少なくとも一方の前記制御電極が、さらなるアクティブデバイスを介して、前記第２のインバータの入力に接続される、請求項３１に記載の発振器。
33. 前記さらなるアクティブデバイスまたは各さらなるアクティブデバイスが、前記第１または第２の電源入力に接続された制御電極を有する、請求項３２に記載の発振器。
34. 前記第１のインバータが、
    第１の電源入力または前記第１の電源入力と前記第１のインバータの出力との間に接続された第７のアクティブデバイスと、
    該第７のアクティブデバイスと反対の導電型を有し、第２の電源入力または前記第２の電源入力と前記第１のインバータの出力との間に接続された、第８のアクティブデバイスと、
    を含み、
    第７および第８のアクティブデバイスは、該第１のインバータの入力に接続された制御電極を有する、
    請求項２６に記載の発振器。
35. ＣＭＯＳ内蔵回路をさらに含む、請求項１に記載の発振器。
36. 請求項１に記載の発振器をさらに含む、空間光変調器。
37. 液晶デバイスをさらに含む、請求項３６に記載の変調器。
38. 請求項３６に記載の変調器をさらに含むディスプレイ。