CN102422357B - 具有软错误紊乱免疫的易失性存储器元件 - Google Patents

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Abstract

本发明提供一种存储器元件，其即使承受高能原子微粒冲击也呈现对软错误紊乱事件的免疫。存储器元件可以均具有10个晶体管，包括2个地址晶体管和相互连接以形成双态元件的4个晶体管对。诸如真实清除线和补偿清除线的清除线可以引导到与特定晶体管对相关联的正供电端子和接地供电端子。在清除操作期间，可使用清除线对晶体管对中的一些或者全部选择性地断电。这就帮助清除操作，其中通过地址晶体管驱动逻辑零值并且减少交叉流涌动。

Description

具有软错误紊乱免疫的易失性存储器元件
本申请要求2009年3月19日提交的美国专利申请12/407,762和2010年1月13日提交的专利申请12/686,597的优先权。
技术领域
本发明涉及易失性存储器元件，更具体地涉及呈现软错误紊乱免疫的非易失性存储器元件。集成电路经常包含易失性存储器元件。通常的易失性存储器元件是基于交叉耦合反相器(锁存器)。
背景技术
易失性存储器元件仅在集成电路带电时保持数据。在失去电力的事件中，易失性存储器元件中的数据丢失。尽管诸如基于电可擦写可编程只读存储器技术的存储器元件的非易失性存储器元件不以这种方式承受数据丢失，但是经常不期望或者能够将非易失性存储器元件制造作为给定集成电路的一部分。结果，经常使用易失性存储器元件。例如静态随即存取存储器(SRAM)芯片包含SRAM单元，其为一种类型的易失性存储器元件。易失性存储器元件还用于可编程逻辑器件集成电路。
易失性存储器元件承受称为软错误紊乱的现象。软错误紊乱事件是由于宇宙射线和集成电路和封装中的辐射性杂质造成的。宇宙射线和辐射性杂质产生诸如中子和阿尔法粒子的高能原子粒子。存储器元件包含从构图的晶体管衬底形成的晶体管和其它部件。当原子粒子冲击存储器元件中的硅时，产生电子——空穴对。电子——空穴对创建导电路径，其可造成存储器元件中的带电节点放电并且存储器元件的状态翻转。如果，例如存储器元件中存储“1”，则软错误紊乱事件将造成“1”变为“0”。
集成电路中的紊乱事件损坏存储器元件中存储的数据并且可对系统性能具有严重后果。在诸如远程安装电信设备的特定系统应用中，维修故障设备非常繁重。除非可编程逻辑器件和其它集成电路对软错误紊乱事件呈现良好的免疫力，否则它们不适用于这些类型的应用。同时，应小心以确保集成电路上不要过多电路区域被易失性存储器元件消耗，并且易失性存储器元件呈现良好的性能特征。
因此期望能够改进诸如可编程逻辑器件集成电路的集成电路中的易失性存储器元件的软错误紊乱性能。
发明内容
提供一种具有存储器元件的集成电路。集成电路可以是可编程集成电路、存储器芯片、和任何其它适当的集成电路。存储器元件可以用作静态随即存取存储器(SRAM)或者在可编程集成电路中存储器单元可以用作配置随即存取存储器(CRAM)。每个存储器元件可以具有一对地址晶体管和4个晶体管对。每个晶体管对可以具有位于各个输出节点处的串联的n沟道和p沟道晶体管。来自输出节点的输出信号可以提供到两个不同的晶体管栅极，从而晶体管对用作具有分布式输入的类似反相器电路。这种类型的排列允许存储器元件呈现对软错误紊乱事件的良好的免疫力。可以使用补偿数据线进行数据写入操作。逻辑零值可以布置在补偿数据线上以写入逻辑1到存储器元件。在这些逻辑1写入操作期间，通过地址晶体管将逻辑零驱动到第二和第四晶体管对的节点。可以使用在数据写入操作期间容易传递逻辑零值的n沟道晶体管实现地址晶体管。可以通过驱动逻辑1到第二和第四地址晶体管的输出节点进行清除操作。在这些操作期间，地址晶体管可以在传递逻辑1值上具有困难。为了确保清除操作成功，可以使用清除线来在清除期间暂时断电(弱化)一些或者全部晶体管部件。断电的晶体管对呈现很小的错流，其降低存储器阵列中的清除电流中的涌动。当存储器元件被清除时，清除线可以用于对存储器元件重供电。
本发明的进一步特征、本质和各种优点将从所附的附图和优选实施方式的随后详细描述中变得明显。
附图说明
图1是根据本发明的实施方式的可以包含随机存取存储器单元的例示集成电路的图；
图2是根据本发明的实施方式的存储器单元的例示阵列的图；
图3是根据本发明的实施方式的存储器单元的图；
图4是根据本发明的实施方式的涉及清除图3所示的类型的存储器单元的阵列的例示步骤的流程图；
图5是根据本发明的实施方式的涉及将数据写入清除的图3所示的类型的存储器单元的阵列的例示步骤的流程图；图6是根据本发明的实施方式的具有真实和补偿清除线的例示存储器单元的图；
图7是根据本发明的实施方式的涉及清除图3所示的类型的存储器单元的阵列的例示步骤的流程图；
图8是根据本发明的实施方式的涉及将数据写入清除的图3所示的类型的存储器单元的阵列的例示步骤的流程图；
图9是根据本发明的实施方式的可用于存储器单元的例示布局的俯视图；图10是示出根据本发明的实施方式的可用于控制存储器元件阵列的电路图。
具体实施方式
集成电路经常包括易失性存储器元件的阵列。这些存储器元件阵列可用于在数据处理操作期间存储数据。在诸如可编程逻辑器件的可编程集成电路中，存储器元件的阵列可以被加载用于配置可编程逻辑电路的配置数据。用于存储针对可编程集成电路的配置数据的存储器单元有时称为配置随机存取存储器(CRAM)单元。用于其它类型的随机存取存储器(RAM)阵列的存储器单元有时称为RAM单元。
从CRAM单元和其它RAM单元形成的存储器阵列可被辐射冲击扰乱。这种类型的扰乱称为软错误紊乱事件。软错误紊乱事件是当诸如中子和阿尔法粒子的高能原子粒子冲击存储器单元的一部分时造成的。当原子粒子冲击形成存储器单元的硅时，产生电子——空穴对。电子——空穴对可扰乱存储器单元中的各个节点上的电荷由此造成存储器元件改变状态(例如，从一翻转到零或者相反地)。
为了减少或者消除软错误紊乱事件，以及由此提高集成电路可靠性，可形成具有多个冗余的类似互联反相器电路的存储器元件。在辐射冲击事件中，互联反相器电路可提供用作恢复反馈源极的信号。具有这些互联反相器电路的存储器元件因此对软错误紊乱事件有抵抗力。这种类型的存储器元件(单元)可以包含任何合适数量的晶体管。用一个适当的排列，每个存储器元件可以包含10个晶体管。
存储器元件可以用于任何适当的使用存储器的集成电路。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、具有存储器阵列的专用集成电路、存储器元件用作配置存储器的可编程集成电路、或者任何其它适当的集成电路。为了清楚，可以有时在可编程逻辑器件集成电路的上下文中描述本发明。然而，这仅是为了例示。根据本发明的实施方式的存储器单元可以用于任何适当的电路。在诸如存储器芯片或者需要存储器来存储处理数据的其它电路的集成电路上，存储器元件可以执行静态随机存取存储器(RAM)单元的功能并且有时称为SRAM单元。在可编程逻辑器件集成电路的上下文中，存储器元件可用于存储配置数据因此有时在此上下文中称为随机存取存储器(CRAM)单元。
图1示出诸如可编程逻辑器件或者具有存储器的其它可编程集成电路的例示集成电路10。
器件10可以具有输入/输出电路12，其用于驱动信号离开器件10的以及用于从其它装置经过输入/输出针脚14接收信号。诸如全局或者本地竖直和水平导电线和总线的互联资源极16可以用于引导器件10上的信号。互联资源极16包括固定互联器(导电线)和可编程互联器(即，各个固定互联器之间的可编程连接)。可编程逻辑18可以包括组合和顺序逻辑电路。可编程逻辑18可以配置以执行专用逻辑功能。与互联资源极相关联的可编程处理器可以本认为是可编程逻辑器件18的一部分。
可编程逻辑器件10包含易失性存储器元件20，其可使用针脚14和输入/输出电路12加载配置数据(也称为编程数据)。当被加载时，存储器元件均提供对应的静态控制输出信号，其控制可编程逻辑18中的相关联的逻辑部件的状态。如果期望，则存储器元件20可以用于SRAM型存储器阵列(例如，以在器件10的操作期间存储用于处理电路的数据)。
每个存储器元件20可以由被配置以形成双状态电路的多个晶体管形成。用一种适当的途径，使用补偿金属氧化物半导体(CMOS)集成电路技术来形成存储器元件20，因此在此作为示例描述基于CMOS的存储器元件实现。如果期望，可以使用其它集成电路技术来形成存储器元件和其中使用该存储器元件来形成存储器阵列的集成电路。
存储器元件可以从外部可擦写可编程只读存储器或者控制芯片或者其它适当的数据源极经过针脚14和输入/输出电路12进行加载。被加载的CRAM存储器元件20可以提供静态控制信号，其应用于可编程逻辑18中的电路元件(例如金属氧化物半导体晶体管)的端子(例如，栅极)以控制这些元件(例如，以打开或者关闭特定晶体管)以及由此配置可编程逻辑18中的逻辑。电路元件可以是晶体管，诸如传输晶体管、复用器的一部分、查找表、逻辑阵列、AND、OR、NAND和NOR逻辑栅极等。
存储器元件20可以以阵列模式排列。在通常的现代可编程逻辑器件中，每个芯片上可以存在数百万个存储器元件20。在编程操作期间，存储器元件的阵列被用户(例如，逻辑设计者)提供配置数据。当被加载了配置数据时，存储器元件20选择性地控制可编程逻辑18中的电路的一部分，以及由此订制其功能从而其能够按照期望操作。
可以使用任何适当的架构组织器件10的电路。例如，可以按照更大的可编程逻辑区域的一系列行和列来组织可编程逻辑器件10的逻辑，每个可编程逻辑区域包含多个更小的逻辑区域。器件10的逻辑资源极可以被诸如相关联的竖直和水平导体的互联资源极16互联。这些导体可以包括基本上在整个器件10上展开的全局导电线，诸如在器件10的一半或者四分之一展开的半线或者四分之一线的分数线，特定长度的折叠线(例如，足以互联多个逻辑区域)，更小的逻辑线，或者任何其它适当的互联资源极排列。如果期望，则可以在更多个级别或者层中排列器件10的逻辑，其中多个大区域互联以形成更大的逻辑部分。另外其它器件排列可以使用不按照行和列排列的逻辑。当在阵列中排列存储器元件20时，可以使用水平和竖直导体和相关联的控制电路以存取存储器元件。控制电路可以例如用于清除全部或者一些存储器元件。控制电路还可以将数据写入存储器元件并且可以从存储器元件读取数据。例如，在CRAM阵列中，存储器元件可以被加载配置数据。在器件10在系统中用于常规操作之前，可以接着从阵列读出所加载的配置数据以确认合适的数据加载操作。
任何适当的存储器阵列架构可以用于存储器元件20。图2示出一种适当的排列。如图2所示，器件10中可以存在存储器单元20的阵列28。图2的例示阵列中仅有三行和三列元件20，但是总体而言阵列28中可以由成百上千个行和列。阵列28可以是给定器件10上的多个阵列中的一个，可以子阵列(大阵列的一部分)，或者是任何其它适当的存储器元件20的组。每个存储器元件可以在对应的输出路径38提供对应的输出信号OUT。在CRAM阵列中，每个信号OUT是静态输出控制信号，其可以经过路径40承载并且用于配置诸如晶体管18的对应的晶体管或者与可编程逻辑18相关联的其它电路元件。集成电路10可以具有控制电路24，其用于提供信号到存储器阵列28中的存储器元件20。控制电路24可以从外部源极使用针脚14以及使用诸如路径30的路径从内部源极接收电源极电压、数据和其它信号。控制电路24可以包括诸如可调电压源极(调整器22)、地址解码器电路、地址寄存器电路、数据寄存器电路、和清除控制电路的电路。调整器22可以用于产生时变电源极电压。这些电源极电压可以具有与在针脚14接收的电压相同的大小或者可以具有与从针脚14接收的电压不同的大小。控制电路24(例如，电路24的寻址电路、数据寄存器电路、清除控制电路和其它控制电路)可使用针脚14和调整器22提供的电源极电压以在诸如连接32和34的路径上产生期望的时变和固定信号。
总体而言可以存在与路径32和34关联的任何适当数量的导电线。例如，阵列28的每个行可以具有承载对应的地址信号ADDR(作为示例)的相应的路径32中的单个相关联的地址线。阵列28的每个列可以具有相应的路径34，其中使用对应的数据线(即，补偿数据线)以接收补偿数据信号NDATA。诸如补偿清除信号NCLR的清除信号可以经过共用清除线同时被引导到阵列28中的全部单元。清除线可以水平地取向从而在每个路径32中存在一束清除线，或者可以竖直地取向从而在每个路径34中存在一束清除线。还可以按照这种类型的全局方式分配电力。例如，正电源极电压(有时称为Vcc)可以使用共享水平或者竖直导体的模式并行地提供到每个单元20。地电压Vss可以类似地使用共享水平或者竖直导体的模式并行地提供到单元20。地址线和数据线通常彼此垂直(即，地址线水平而数据线竖直或者相反)。如果期望，则路径32和34中可以使用其它模式的线路。例如，使用平行线路真实和补偿清除信号(CLR和NCLR)两者都可以被引导到阵列28中。类似地，可以使用不同数量的电源极信号、数据信号和地址信号。
提供到存储器元件20的信号可以有时统称为控制信号。在特定上下文中，这些信号中的一些可以被称为电力信号、清除信号、数据信号、地址信号等。这些不同的信号类型互相不排斥。例如，针对阵列28的清除信号用作可用于清除阵列28的控制信号型。该清除信号还被单元20中的类似供电反相器的电路用作电力信号型。类似地，因为清除操作用于在存储器单元20中布置零，清除信号可以用作数据信号型。任何适当值可以用于正电源极电压Vcc和地电压Vss。例如，正电源极电压Vcc可以是1.2V、1.1V、1.0V、0.9V或者任何其它适当电压。地电压Vss可以是例如0V。在通常排列中，电源极电压Vcc可以是1.0V，Vss可以是0V，并且针对地址、数据、和清除信号的信号电平可以从0V(当低时)到1.0V(当高时)。
有时通过暂时从常规值提高或者降低电压电平，可增强性能。例如，可以期望在数据写入操作期间暂时降低Vcc值以弱化单元20的全部或者一部分，或者可以期望在数据读取操作期间暂时抬高Vcc值以加强单元的全部或者一部分。在常规操作期间，可以期望抬升针对单元20的电源极电压，如这可以对应的抬升与单元20相关联(即，针对那些加载了逻辑1的单元)的输出线38的输出电压(信号OUT)的值。在每个CRAM单元的输出提供的静态输出信号可经过对应的控制线(例如，图2中的控制线40)施加到金属氧化物半导体晶体管的栅极。抬升的输出信号可以反过来帮助完全打开可编程逻辑18上的对应的晶体管，提高电路性能。
如果期望，则抬升的逻辑高电压和/或降低的地电压可以用于数据信号、清除信号、和地址信号。当与暂时改变的电源极电压或者暂时抬高的针对其它控制信号的信号强度相关联时，这些时变信号强度增强方案有时被称为过度驱动方案。
这些方案可以以任何适当组合使用。仅作为一个示例，在针对阵列28的读和写的寻址操作期间，地址信号ADDR可以被过驱动(例如到1.2V的抬升电压)。由此方式过度驱动的ADDR可以帮助完全打开阵列28中的地址晶体管，提高性能。在使用过度驱动的地址信号的相同阵列28中，在数据写入操作期间提供到单元20的正电源极电压Vcc(或者用作电源极电压的清除信号)可以被电力暂时降低以增强写入余量(例如，到0.9V)。在正常操作期间，该电源极电压(或者清除电压)可接着被采取更大的值(例如，1.4V)，以增加信号OUT的大小(针对那些包含逻辑1的单元)。
总体而言，可以使用任何合适的排列以改变针对阵列28的信号强度(例如，随时间改变电源极电平、暂时过度驱动地址信号电平等)。这些可选信号强度修改可以在阵列28被清除的清除操作期间、数据被写入到阵列28的写入操作期间、数据被从阵列28读出的读取操作期间、以及来自加载的阵列的信号OUT被施加到对应的可编程逻辑18的常规操作期间发生。
当使用这些方案时，除了当从逻辑高到逻辑低值转换时这些信号经历的常规时间变化之外，真实和补偿数据信号、真实和补偿清除信号、和诸如Vcc和Vss的电源极信号的大小可作为时间的函数改变。信号大小变化可应用于逻辑高信号(例如通过暂时降低逻辑高值从0.9V到0.7V)和逻辑低信号(例如，通过暂时减低逻辑低值从0V到-0.2V)两者。如果期望还可以进行正电压变化和地电压变化的组合。
电路24可以控制针对阵列28的清除操作、数据加载操作和读取操作。
在数据加载操作的准备中，电路24可以清除阵列28。清除操作将每个存储器单元20的内容取到已知值(即，逻辑零)。当被清除时，每个OUT信号将是低(即，Vss)。电路24可以产生用于清除操作的诸如补偿清除信号NCLR和/或真实清除信号CLR的清除信号。当清除CRAM阵列时，给定类型的全部清除线(例如，仅使用补偿清除线清除的阵列中的全部补偿清除线)可以被公共地控制。由此方式，同时针对阵列中的全部单元清除信号可以被维护或者解维护。这种类型的全局清除操作可帮助减少清除次数。如果期望，则针对不同的单元组清除信号可被单独地维护。针对CRAM阵列的清除操作通常在系统开机或者重配置期间进行。
在阵列28被清除之后，电路24可以将数据加载到阵列28中。电路24可以从外部源极经过输入路径30接收诸如配置数据的数据。在任何通常可编程逻辑器件系统中，配置数据被从存储器和数据加载电路加载到可编程逻辑器件中。这种类型的电路，其有时称为配置装置，将配置数据加载到电路24中的寄存器中。电路24中的地址解码器可以接收外部控制信号，或者寻址控制信号可在电路24中内部地产生。地址信号可在每个行中(或者在基于列的寻址方案中，在每个列中)被独立地控制。
配置数据可以顺序地被加载到电路24中的寄存器中。这些寄存器可以接着将配置数据经过数据线(例如，真实数据线、补偿数据线、或者真实和补偿数据线两者)并行地施加到阵列28。电路24中的地址解码器电路可经过输入30接收寻址信息。地址编码器电路可接着系统地维护期望的地址线32。由于每个行中的地址线被维护(即，给定行中的信号ADD被取高)，数据线34上的数据被加载到该列中的存储器元件20中。通过由此方式寻址每个行，可以将整个阵列28加载配置数据。在加载阵列之后，每个存储器元件20的输出38产生用于控制传递晶体管的栅极或者可编程逻辑器件10的可编程逻辑18中的其它逻辑部件的对应的静态控制信号(图1)。
控制电路24可以对阵列28进行数据读取操作以确认已经适当地加载了数据。可以通过系统地维护期望的地址线并且监视数据线上得到的数据(例如，使用电路24中的传感放大器的电路)来进行数据读取操作。
图3示出可在图2的阵列28中使用的类型的存储器元件20。如图3所示，存储器元件20可以具有10个晶体管(10T)配置并且可以包括p-沟道金属氧化物半导体(PMOS)晶体管P1、P2、P3和P4和n-沟道金属氧化物半导体(NMOS)晶体管N1、N2A、N2B、N3、N4A和N4B。这些晶体管的栅极用“G”标记。还标记了源极S和漏极D。元件20中的晶体管的源极和漏极端子有时一起称为源极-漏极端子。
数据可经过诸如补偿数据线34的数据线承载(即，以补偿数据信号NDATA的形式)。可以使用诸如地址线32A的关联地址线承载地址信号ADDR到地址晶体管N2A和N4A的栅极。可以使用诸如补偿清除线32B的清除线来向存储器元件20提供清除信号(即，补偿清除信号NCLR)。正电源极信号(例如，Vcc)可以被施加到正电源极端子42。地电源极信号(例如，Vss)可以被施加到地端子44。
图3的存储器元件中存在4个标记节点1、2、3和4。这些节点的任意可用作图2的输出38。例如，节点1可以连接到图2的输出38，如图3的示例中所示。如果期望，则多个输出还可以从单个单元中的节点中的两个或者更多个中抽头。
存储器元件20呈现双状态操作。当存储器元件20已经加载“1”时，1、2、3和4的值将分别是“1”、“0”、“1”和“0”。当存储器元件已经加载“0”时，1、2、3和4的值将分别是“0”、“1”、“0”和“1”。
不类似于基于交叉耦合反相器对的传统存储器元件设计，图3的存储器元件20基于环形连接的4个类似反相器对晶体管(有时称为反相器)以形成双状态存储器元件。第一对晶体管(P1和N1)形成类似反相器的电路INV1并且与输出节点1相关联。第二对晶体管(P2和N2)形成类似反相器的电路INV2并且与输出节点2相关联。类类似地，第三对晶体管(P3和N3)形成具有节点3的类似反相器的电路INV3，类似地，第四对晶体管(P4和N4)形成具有节点4的类似反相器的电路INV4。在传统的交叉耦合反相器设计中，存在相对强的可能性反相器的输入节点上的辐射冲击将造成反相器的输出改变状态，由此将单元的状态翻转为错误值。图3布局使用4个互锁反相器电路以产生稳定单元，呈现对软错误紊乱事件良好的免疫力。在图3的排列中，每个晶体管对中的p-沟道晶体管的栅极从与同一晶体管对中的n-沟道晶体管的栅极不同的输出节点接收自身的输入。例如，位于反相器INV1中的晶体管P1的漏极D和晶体管N1的漏极D之间的节点1产生控制信号，其传递到反相器INV4中的晶体管N4B的栅极G。反相器INV4中的另一晶体管的栅极G(即晶体管P4的栅极G)从不同的反相器接收控制信号。具体地，晶体管P4的栅极G从反相器INV3中的节点3接收栅极控制信号。类似地，从节点2和4接收针对反相器INV1中的晶体管的栅极控制信号，从节点1和3接收针对反相器INV2中的晶体管的栅极输入，并且从节点2和4接收针对反相器INV3中的晶体管的栅极输入。因为从两个不同反相器的输出接收针对每个反相器的晶体管栅极的控制信号，控制信号在反相器之间分配并且较少地取决于任意给定反相器的稳定性。用由此分布的控制信号，存储器单元20比基于交叉耦合反相器对的传统的存储器元件更好地能够从具体节点(即，4个反相器中的一个)上的辐射冲击恢复而不翻转其状态。图3的存储器元件20的10个传感器配置提供良好的稳定性和对来自辐射冲击的不期望的紊乱的抵抗性。使用地址晶体管N2A和N4A，节点2和4可被存取以便数据写入和读取操作。总体而言存储器元件20中的地址晶体管可以是n-沟道金属氧化物半导体晶体管、p-沟道金属氧化物半导体晶体管、或者可以包括n-沟道和p-沟道晶体管两者。在图3的例示排列中，地址晶体管N2A和N4A是n-沟道晶体管。当通过n-沟道晶体管驱动信号(即，从源极到漏极)时，低电压(即，Vss处的逻辑零)比高电压(即，Vcc处的逻辑1)更有效地传递。这是因为当NDATA是低并且ADDR是高时比当NDATA是高并且ADDR是高时n-沟道地址晶体管更完全打开。结果，DATA“1”值可通过地址晶体管N2A和N4A有效地加载而电路INV1、INV2、INV3和INV4全都正常供电。但是数据“0”值可一般仅仅置位在存储器元件20中，通过进行清除操作，其中在选择性地对存储器元件的一部分不供电中使用NCLR线32B。考虑期望使用地址晶体管N2A和N4A来加载逻辑1到存储器元件20的情形。为了加载逻辑1值，补偿数据信号NDATA被在线34上在Vss处保持低。线32A上的地址信号ADDR被取高。当由此方式维护ADDR时，地址晶体管N2A和N4A的栅极G被保持在Vcc并且，地址晶体管N2A和N4A的漏极D被线34保持在Vss。在此情况下，地址晶体管N2A和N4A将打开并且将它们的源极S拉到Vss。这将节点2和4拉低。因为存储器元件20的互联栅极提供的反馈，将节点2和4拉低会把节点1和3驱动高到Vcc。一旦节点2和4低并且节点1和3高，存储器元件20将处于稳定状态存储逻辑1并且存储器地址线32A将被解维护。当存储针对DATA的逻辑1时，线38上的输出信号OUT将是高。
驱动NDATA线34到Vcc通常不足以清除存储器元件20，因为逻辑1值不足够强地传递通过n-沟道地址晶体管N2A和N4A。如果期望，则一个或者更多个附加地址晶体管可以添加到存储器元件20以直接寻址节点1和3。然而添加这些地址晶体管将增加每个存储器元件20消耗的面积。因此，存储器元件20优选地仅仅被提供2个地址晶体管(晶体管N2A和N4A)。通过NDATA取高来在存储器元件20中置位逻辑0中地址晶体管N2A和N4A面临的挑战可通过将晶体管P1和P3的源极S绑定到NCLR线32B来克服，如图3的例示布局中所示。
用这种排列，清除控制信号NCLR可在同时清除阵列28中的全部存储器元件20中使用。因为晶体管P1和P3的源极S被绑定到NCLR，所以通过在清除操作期间将NCLR保持低可避免经过晶体管P1和P3(并且因此通过反相器电路INV1和INV3)的电流涌动。降低这种类型的电流，有时称为错流，帮助降低对集成电路10上的大的电源极和大的信号分配线的需要，由此帮助降低针对电路10的成本和复杂度。
即使存储器元件20不具有逻辑到节点1和3的地址晶体管，在清除操作期间通过将NCLR保持在Vss同维护地址信号ADDR(即，到正常Vcc电平或者抬升的电源极电压)时，节点1和3也可取低以清除存储器元件20。在清除操作期间，补偿清除控制信号NCLR上的低电压将类似反相器的电路INV1和INV3断电，这使状态改变更容易(将DATA从高翻转到低)。图4示出涉及清除图3所述的类型的存储器元件20的阵列28的例示操作。
在步骤46，控制电路24(图2)可将NCLR取Vss。该操作可以全局进行，使用绑定到用于电路24的共用输出节点的一组分配线(即，共用NCLR线)。将NCLR取低将节点1和3拉向Vss(即，此操作将节点1和3拉低)。在步骤48，控制电路可将信号NDATA取高。
这将地址晶体管N2A和N4A的漏极D取高。在期望清除的全部列(例如，针对阵列28中的全部列)中，NDATA可取高。在步骤50，控制电路24可针对期望清除的全部行(例如，针对阵列28中的一个或者更多个行)维护信号ADDR。可通过将ADDR取诸如用于集成电路10中的正常可编程逻辑或者其它电路的数据信号的正常正电源极电平(例如，常规Vcc值)来维护地址信号ADDR或者可被过度驱动到抬升值。例如，如果器件10上的常规电源极电压Vcc是0.9V，则ADDR可被设置到0.9V或者诸如1.1V(作为示例)的更高的值。
当ADDR被维护时，地址晶体管N2A和N4A的栅极G取高。这将地址晶体管N2A和N4A打开。当晶体管N2A和N4A被打开时，晶体管N2A和N4A的漏极D被短接到晶体管N2A和N4A的各自源极S。
结果，节点2和4被拉高向高NDATA电压电平。因为电路INV1和INV3被断电，所以随着节点2和4走高，晶体管N1和N3被打开，将节点1和3牢固地保持在Vss。在此情况下，分别从节点1和3接收控制信号的晶体管P2和P4的栅极是低并且晶体管P2和P4完全打开，将补偿数据节点2和4拉高。通过将NCLR返回到Vcc(步骤54)，地址信号ADDR可接着被解维护(步骤52)并且反相器INV1和INV3可被断电。NDATA信号可以被维持在Vcc。类似反相器的电路INV1和INV3被供电，节点4的高值保持晶体管P1关，从而节点1保留低。类似地，节点2的高值保持晶体管P3关，从而节点3保留低。跟随步骤54，每个存储器元件20处于稳定状态，其中DATA等于零(即，节点2和4高并且节点1和3低)。阵列28的全部存储器元件20因此已被清除。
在清除阵列28之后从而阵列28中的存储器元件20均包含逻辑0，阵列28可以被加载配置数据或者其它适当的数据值。具体地，可以进行数据写操作其中逻辑1值在期望位置被写入阵列。在数据写操作期间，适当的信号NADATA被保持低。这些低值经过被寻址的单元20的地址晶体管并且用于将补偿数据节点2和4拉低。一旦加载完成，被加载了NDATA值的每个单元将被加载逻辑1。
图5示出涉及将逻辑1写入图3所示的类型的存储器元件20的阵列28的例示步骤。
初始地，阵列28中的存储器元件20可被提供高NCLR值(步骤56)如在阵列28的正常操作期间。全局分配路径(即，其中全部清除控制信号分配线绑定到共用节点的路径)可用于将NCLR值并行地分配到阵列28中的全部存储器元件。NCLR高(例如，处于Vcc)，每个存储器元件中的类似反相器的电路INV1和INV3将被供电。使用施加到电源极终端42的正电源极电压(例如，Vcc)供电对类似反相器的电路INV2和INV4。在步骤58，控制电路24可以将针对阵列28中的特定列的补偿数据信号NDATA取低以准备加载数据1值到阵列28的被寻址行的每个单元。可以通过控制电路24中的数据寄存器的输出确定每个列中的NDATA的状态。用此方案，针对阵列28的一些列，NDATA的值可以是高并且针对阵列28的其它列可以是低。总体而言，任何适当数量的NDATA信号可以被保持低。控制电路24同时针对超过一个列将NDATA保持低允许数据1值被并行地写入多个存储器元件20。
在步骤60，控制电路24可将阵列28的给定行中的地址信号ADDR取高。NDATA低的这些存储器元件20中的地址晶体管N2A和N4A因此被打开。在这些存储器元件20中，地址晶体管的源极S被短接到它们的漏极D，将节点2和4拉低。当由此方式将节点2和4拉低时，电路INV1中的晶体管P1将被打开并且晶体管N1将被关闭，将节点1拉高，而电路INV3中的晶体管P3将被类似地打开并且晶体管N3将被关闭，将节点3拉高。在步骤62给定行中的地址信号ADDR可接着被解维护(例如，取低)。
作为这些操作的结果，与ADDR被维护的行中的低NDATA信号相对应的全部存储器元件20将被加载逻辑1。对应于高NDATA信号的相同行中的存储器元件将保留清除(加载了逻辑0)。
如果阵列28中的更多个行保留加载了逻辑1，则处理可循环回到步骤58，如线64指示的。如果阵列28中的全部期望存储器元件20已被加载，则数据写入操作完成并且集成电路10可在系统中使用(步骤66)。在集成电路10是可编程集成电路并且存储器阵列28加载了配置数据的情况下，每个加载的存储器元件20可以提供对应的静态输出控制信号，其配置可编程逻辑18中的晶体管或者其它部件。在步骤66的操作期间，已由此方式定制的可编程逻辑可以用于处理系统信号。除了对类似反相器的电路INV1和INV3断电通过对类似反相器的电路INV2和INV4临时断电可进一步降低清除操作期间的错流涌动。图6示出包括用于由此方式在清除操作期间选择性地对反相器INV2和INV4断电以帮助进一步降低电流涌动的真实清除控制线路32C的例示存储器元件20。
如图6所示，存储器元件20可以具有图3所示的类型的互联的类似反相器的电路INV1、INV2、INV3和INV4。可以利用路径32B上的补偿清除控制信号NCLR和地端子44上的地信号Vss对图6的电路INV1和INV3供电，如对于图3的INV1和INV3。可以使用端子42上的正电源极电压(例如，Vcc)和路径32C和端子68上的真实清除控制信号CLR对图6的电路INV2和INV4供电。在这种类型的配置中，补偿清除控制信号NCLR用作可控正电源极电压，该可控正电源极电压可用于选择性地对类似反相器的电路INV1和INV3供电和断电。真实清除控制信号CLR用作可控地电源极信号，该可控地电源极信号可用于选择性地对类似反相器的电路INV2和INV4供电和断电。
图7示出涉及清除图6所述的类型的存储器元件20的阵列28的例示操作。
在步骤70，图2的控制电路24可将NCLR取Vss以及可将CLR取Vcc。这将暂时地将电路INV1、INV2、INV3和INV4断电。步骤70的操作可以全局进行。具体地，全局分配网络可以用于将信号NCLR分配到阵列28中的平行的全部存储器元件20。类似地，全局分配网络可以用于将信号CLR分配到阵列28中的平行的全部存储器元件20。将NCLR取低将节点1和3拉向Vss(即，该操作将节点1和3拉低)，而将CLR取高将节点2和4将节点2和4拉向Vcc(即，该操作将节点2和4拉高)。
在步骤72，控制电路24可将期望清除的全部列(例如阵列28中的全部列)中的信号NDATA取高。这将地址晶体管N2A和N4A的漏极D取高。
在步骤74，控制电路24可维护针对期望清除的全部行(例如，针对阵列28中全部行)的信号ADDR。对于图4的清除操作，阵列28中的全部行可被同时清除或者行的子集可被同时清除(例如每次一行或者分组)。
在步骤74，可通过将ADDR取诸如用于集成电路10中的正常可编程逻辑或者其它电路的正常正电源极电平(例如，常规Vcc值)来维护地址信号ADDR或者可被过度驱动到抬升值。例如，如果器件10上的常规电源极电压Vcc是0.9V，则ADDR可被设置到0.9V或者诸如1.1V(作为示例)的更高的值。
当ADDR被维护时，地址晶体管N2A和N4A的栅极G取高，使地址晶体管N2A和N4A导通。这将晶体管N2A和N4A的漏极D度短接到晶体管N2A和N4A的各自源极S。节点2和4因此被拉高到高NDATA电压电平。随着节点2和4被拉高，晶体管N1和N3导通，将节点1和3短接到接地端44上的Vss。晶体管P2和P4的栅极从节点1和3接收各自的控制信号因此取低。晶体管P2和P4的低栅极电压将晶体管P2和P4导通并且将节点2和4短接到负电源极端子42，将节点2和4拉高。在此情况下，节点1和3低并且节点2和4高(即，存储器单元已经全部清除)。
清除操作涉及可忽略的错流量，因为用作反相器INV1和INV3的负电源极电压的NCLR在清除操作期间低，并且因为用作反相器INV2和INV4的地电源极电压的CLR在清除操作期间高。消除清除操作期间的电流涌动帮助降低诸如图2的电路24的电路的电流负担要求，由此帮助减小电路24的成本和复杂度。通常在图7的清除操作期间比图4的清除操作期间电流更少，因为在图7排列中防止清除期间两组类似反相器电路(即，INV1/INV3和INV2/INV4两者)抽取明显的错流，而在图4排列中仅阻止仅INV1/INV3电路抽取电流。
在清除了存储器元件20之后，可通过解维护地址信号ADDR(步骤76)以及通过使存储器元件20返回到其正常供电状态，来完成图7的清除操作。具体地，在步骤78的操作期间，通过使NCLR返回到Vcc类似反相器电路INV1和INV3可被重新供电，并且通过使CLR返回到Vss类似反相器电路INV2和INV4可被重新供电。跟随步骤78，每个存储器元件20处于稳定状态，其中DATA等于零(即，节点2和4高并且节点1和3低)。阵列28的全部存储器元件20因此已被清除。
在清除了阵列之后，阵列28可以加载配置数据或者其它适当数据。具体地，可以进行数据写操作其中逻辑1写入到阵列28中的期望位置。当在存储器元件中写入逻辑1时，针对该存储器元件的信号NDATA被保持低。这些低值经过存储器元件20的地址晶体管并且用于将针对该存储器元件的补偿数据节点2和4拉低。节点2和4的低值反过来将节点1和3拉高，完成数据1值的加载。图8示出涉及将逻辑1写入图6所示的类型的存储器元件20的阵列28的例示步骤。
阵列28中的存储器元件20初始地被控制电路24提供高NCLR值和低CLR值作为阵列28的正常操作(步骤80)。全局分配路径可以用于分配信号CLR和NCLR。例如，全局真实清除控制信号分配路径可以用于并行地将真实清除控制信号CLR全局分配到全部存储器元件20以及可以使用全局补偿清除控制信号分配连接以并行地将补偿控制信号CLR全局地分配到全部存储器元件20。NCLR高和CLR低，类似反相器的电路INV1、INV2、INV3和INV4将在每个存储器元件20中正常供电。
在步骤82，控制电路24可以将针对阵列28中的特定列的补偿数据信号NDATA取低以准备加载数据1值到阵列28的被寻址行的每个单元。可以通过控制电路24中的数据寄存器的输出确定每个列中的NDATA的状态。用此方案，针对阵列28的一些列，NDATA的值可以是高并且针对阵列28的其它列可以是低。总体而言，任何适当数量的NDATA信号可以被保持低。控制电路24同时针对超过一个列将NDATA保持低允许数据1值被并行地写入多个存储器元件20。在步骤84，控制电路24可将阵列28的给定行中的地址信号ADDR取高。维护了地址信号ADDR并且NDATA是低的这些存储器元件20中的地址晶体管N2A和N4A将被导通。在这些存储器元件20中，地址晶体管的源极S被短接到它们的漏极D，将节点2和4拉低。当将结2和4拉低时，电路INV1中的晶体管P1将被打开并且晶体管N1将被关闭，将结1拉高，而电路INV3中的晶体管P3将被打开并且晶体管N3将被关闭，将结3拉高。在步骤86给定行中的地址信号ADDR可接着被解维护(例如，取低)。作为这些操作的结果，与ADDR被维护的行中的低NDATA信号相对应的全部存储器元件20将被加载逻辑1。对应于高NDATA信号的相同行中的存储器元件将保留清除(加载了逻辑0)。
如果阵列28中的更多个行保留加载了逻辑1，则处理可循环回到步骤82，如线88指示的。如果阵列28中的全部期望存储器元件20已被加载，则数据写入操作完成并且集成电路10可在系统中使用(步骤90)。在集成电路10是可编程集成电路并且存储器阵列28加载了配置数据的情况下，每个加载的存储器元件20可以提供对应的静态输出控制信号，其配置可编程逻辑18中的晶体管或者其它部件。按照此方式定制的可编程逻辑器件可以在步骤90的操作期间使用以处理系统信号。通过在空间上分离可能承受辐射冲击的干扰的电路部件可以增强对软件紊乱事件的免疫力。具体地，通过在不同的半导体区域(即，不同的n阱)中形成晶体管P1及其冗余伙伴晶体管P3可以增强软错误紊乱免疫力。通过在不同的阱(半导体区域)中形成其它冗余晶体管对(例如，晶体管P2和P4、NI和N3、N2和N4)，这些冗余对可以被类似地彼此隔离。用这种类型的分布式排列，干扰这些晶体管中的一个运行的的辐射冲击将影响该晶体管，但是不是其冗余伙伴。例如，当包含晶体管P1的n阱中的辐射冲击提高时，晶体管P1的运行可能被从n阱中的辐射冲击导致的电子—空穴对和随后的少子扩散干扰。如果在相同n阱中形成晶体管P3，则这些扩散载流子将同时负面影响晶体管P3。因此，辐射冲击因此具有不仅干扰晶体管P1的输出处的节点1的潜力，而且晶体管P3的输出处的节点3，由此潜在地造成存储器元件20翻转状态。如果，在另一方面，通过在不同n阱中形成晶体管P1和P3将晶体管P1和P3隔离，晶体管P1上的辐射冲击将影响节点1上的信号，但是将不直接影响节点3上的信号。节点3信号的非干扰值因此将用作稳定信号，即使在晶体管P1上存在冲击时，帮助将存储器元件20恢复到其初始状态。
在存储器单元20中，晶体管P1和P3形成冗余对并且可使用单独的半导体区域隔离。晶体管P2和P4类似地形成冗余对并且可使用单独的半导体区域隔离。晶体管N1和N3以相同方式冗余并且可通过在不同半导体区域中形成晶体管来隔离。隔离的半导体区域还可以用于形成晶体管N2B和N4B。形成金属氧化物半导体晶体管的半导体区域通常是n阱(针对PMOS晶体管)或者p阱(针对NMOS晶体管)。在一些情况下，其中形成晶体管的半导体区域是更大的半导体衬底区域(例如p型衬底)的一部分，而不是掺杂阱。更通常的(具体地针对PMOS器件)，在更小的阱结构中形成晶体管。可以使用离子植入、扩散或者其它适当半导体制造技术形成掺杂半导体阱。图9示出可以用于形成诸如图3和图6所示的存储器元件的存储器元件中的晶体管的示例性布局。如图9的集成电路俯视图中所示，可以在集成电路10上的一个或者更多个竖直条带中形成存储器元件20。每个竖直条带可以包括条带形状的半导体区域92、94、96、
98和100。区域92、96和100可以是p型掺杂半导体区域。区域94和98可以是n型掺杂半导体区域。掺杂半导体区域的深度(到纸面中)可以是几分之一微米或者微米或者更多，如根据用于制造集成电路10的半导体制造工艺确定。
当之上形成集成电路10的衬底是p型硅衬底时，如果期望则半导体区域92、96和100可以从p型硅衬底的区域形成。通常通过离子植入形成N型半导体区域94和98，其在p型衬底内形成n型阱。可以从掺杂半导体区域92、94、96、98和100内制造的高度掺杂离子植入区域(作为示例)形成存储器元件20的晶体管的源极和漏极。图9中标记了给定存储器元件20中的晶体管的栅极、源极和漏极中的一些。例如，晶体管具有从在p型半导体区域92内的重掺杂n型区域形成的栅极GN1并且具有源极SN1和漏极DN1。如图9所展示的，通过在单独的掺杂半导体区域中的冗余对中形成每个晶体管可增强冗余晶体管之间的隔离。例如，晶体管N1的源极SN1和漏极DN1在p型区域92内形成，而其冗余伙伴N3的源极和漏极在单独的p型半导体区域(区域96)中形成。这些区域在空间上彼此远离，并且被相反掺杂类型的插入区域分离(即，n阱94)，从而由于一个区域(例如，区域92)中的辐射冲击形成的少子不扩散到其它区域(例如，区域96)。可以在单独的半导体区域中类似地形成存储器元件20中的其它冗余晶体管对以增强存储器元件20在软错误紊乱事件中的稳定性。
图10示出可以由于在控制电路24和阵列28中的存储器元件20之间传递清除信号、数据信号和地址信号的信号分配路径的示例性集合。如图10所示，可以使用诸如路径32C和32B的全局分配路径全局分配诸如真实清除信号CLR和补偿清除信号NCLR的清除信号。可以将地址信号分配到行中的多个存储器元件。在图10示例中，地址信号ADDR1被分配到阵列28的第一行中的每个存储器元件，地址信号ADDR2被分配到阵列28的第二行中的每个存储器元件，地址信号ADDR3被分配到阵列28的第三行中的每个存储器元件，数据信号NDATA1、NDATA2和NDATA3使用数据线34(即，补偿数据线)在电路24和存储器元件20的各个列之间传送。
附加实施例
附加实施例1
一种存储器元件，包括：数据线；清除线；地址线；4个晶体管对，相互连接以形成具有4个节点的双态元件，每个节点连接在各个晶体管对中的n沟道晶体管和p沟道晶体管之间；以及第一和第二地址晶体管，具有连接到地址线的栅极，具有连接到4个节点的各自对的源极，和具有连接到数据线的漏极，其中4个晶体管对中的两对的p沟道晶体管具有连接到清除线的源极。
附加实施例2
根据附加实施例1中限定的存储器元件，其中4个晶体管对包括：第一晶体管对，与4个节点中的第一个相关联；第二晶体管对，与4个节点中的第二个相关联；第三晶体管对，与4个节点中的第三个相关联；和第四晶体管对，与4个节点中的第四个相关联，其中所述存储器元件在第一和第三节点上存储逻辑值并且在第二和第四节点上存储补偿逻辑值。
附加实施例3
附加实施例2中限定的存储器元件，还包括接地端子，其中第二和第四晶体管中的n沟道晶体管具有连接到所述接地端子的各自源极。
附加实施例4
根据附加实施例3中限定的存储器元件，其中第一和第三晶体管对中的n沟道晶体管具有连接到所述接地端子的各自源极。
附加实施例5
根据附加实施例2中限定的存储器元件，其中所述清除线包括真实清除线，所述存储器元件还包括：接地端子；以及补偿清除线，其中第一和第三晶体管对中的n沟道晶体管具有连接到所述接地端子的各自源极，其中第二和第四晶体管对中的n沟道晶体管具有连接到所述真实清除线的各自源极。其中第一和第三晶体管对中的p沟道晶体管具有连接到所述补偿清除线的各自源极。
附加实施例6
根据附加实施例2中限定的存储器元件，还包括正供电端子，其中第二和第四晶体管对中的p沟道晶体管具有连接到所述正供电端子的各自源极。
附加实施例7
根据附加实施例2中限定的存储器元件，其中所述存储器元件仅仅具有10个晶体管，以及其中所述存储器元件还包括：接地端子，其中第一和第三晶体管中的n沟道晶体管具有连接到所述接地端子的各自源极；以及正供电端子，其中第二和第四晶体管对中的p沟道晶体管具有连接到所述正供电端子的各自源极。
附加实施例8
根据附加实施例7中限定的存储器元件，其中第二和第四晶体管对中的p沟道晶体管具有连接到在清除操作期间接收正电压的控制线的各自源极。
附加实施例9
一种存储器阵列电路，包括：存储器元件阵列，每个存储器元件由连接以形成双态元件的两个地址存储器和第一、第二、第三和第四晶体管对形成，其中第一和第三晶体管对均产生输出值并且其中第二和第四晶体管对均产生与所述输出值补偿的输出；用于控制存储器元件的阵列中的数据线的装置，每个数据线均连接到存储器元件的各个列；用于控制存储器元件的阵列中的地址线的装置，每个数据线均连接到存储器元件的各个行；和用于全局控制连接到第一和第三晶体管的清除线的装置，以清楚存储器元件的阵列。
附加实施例10
根据附加实施例9中限定的存储器阵列，其中所述数据线包括补偿数据线以及所述用于控制数据线的装置包括当用于全局控制清除线的装置清除存储器元件的阵列时用于将补偿数据线取逻辑高值的装置。
附加实施例11
根据附加实施例10中限定的存储器阵列，所述用于控制地址线的装置包括用于当用于全局控制线的装置清除存储器元件的阵列时维持地址线的装置。
附加实施例12
根据附加实施例9中限定的存储器阵列电路，其中用于全局控制清除线的装置包括用于当清楚存储器元件的阵列时时使用清除线对第一和第三对晶体管选择性地断电的装置。
附加实施例13
根据附加实施例9中限定的存储器阵列电路，其中每个存储器元件包括提供配置对应的可编程逻辑晶体管的静态可编程逻辑信号的输出。
附加实施例14
根据附加实施例9中限定的存储器阵列电路，其中所述清除线包括补偿清除线，其中存储器元件的阵列还包括真实清除线；以及其中用于全局控制清除线以清楚存储器元件阵列的装置包括用于当清除存储器元件阵列时用真实清除线对第二和第四晶体管对同时断电时用补偿清除线对第一和第三晶体管对断电的装置。
附加实施例15
一种控制存储器元件的方法，每个存储器元件由连接以形成双态元件的两个地址存储器和第一、第二、第三和第四晶体管对形成，其中第一和第三晶体管对均产生给定逻辑输出值并且其中第二和第四晶体管对均产生与所述给定逻辑输出值补偿的逻辑值，所述方法包括：当从数据线分别通过两个地址晶体管向第二和第四晶体管对提供逻辑高信号时用清除线，对第一和第三晶体管对断电。
附加实施例16
根据附加实施例15限定的方法，还包括：当用清除线对第一和第三晶体管对供电时使用数据线和地址晶体管加载逻辑1值到存储器元件。
附加实施例17
根据附加实施例16限定的方法，还包括：当加载逻辑1时通过施加相对于第二和第三晶体管对使用的正供电电压具有升高电压的地址信号到地址晶体管过度驱动地址晶体管。
附加实施例18
根据附加实施例16限定的方法，其中清除线包括连接到第一和第三晶体管对的正供电端子的补偿清除线，所述方法还包括通过将补偿清除线取正电压对第一和第三晶体管对供电。附加实施例19根据附加实施例15限定的方法，其中每个晶体管对均包括串联连接的n沟道晶体管和p沟道晶体管，以及其中4个晶体管对包括：第一晶体管对，与4个节点中的第一个相关联；第二晶体管对，与4个节点中的第二个相关联；第三晶体管对，与4个节点中的第三个相关联；和第四晶体管对，与4个节点中的第四个相关联，其中所述存储器元件在第一和第三节点上存储给定逻辑输出值并且在第二和第四节点上存储给定逻辑值的补，所述方法包括：当数据线处于逻辑低值时通过导通地址晶体管将第二和第四节点拉到逻辑低值以将第二和第四节点连接到逻辑低值以及通过同时对第一和第二晶体管对供电保持清除线在正电压。附加实施例20根据附加实施例20限定的方法，其中向以下选择的一个连接输出线：第一节点和第三节点，所述方法还包括：用所述输出线，向可编程逻辑晶体管栅极提供静态控制输出信号。
附加实施例21
根据根据附加实施例15限定的方法，其中清除线是补偿清除线以及其中存储器元件具有对应的真实清除线，所述方法还包括：当对第一和第三晶体管对断电时和当从数据线分别通过两个地址晶体管向第二和第四晶体管对提供逻辑高信号时用真实清除线对第二和第四晶体管对断电。
附加实施例22
一种存储器元件，包括：数据线；至少一个清除线；地址线；针对相互连接以形成具有4个节点的双态元件的4个晶体管对，每个节点连接在晶体管对个一个中的n沟道晶体管和p沟道晶体管之间，其中4个晶体管对包括：第一晶体管对，与4个节点中的第一个相关联；第二晶体管对，与4个节点中的第二个相关联；第三晶体管对，与4个节点中的第三个相关联；和第四晶体管对，与4个节点中的第四个相关联，其中所述存储器元件在第一和第三节点上存储逻辑值并且在第二和第四节点上存储补偿逻辑值；以及第一和第二地址晶体管，具有连接到地址线的栅极，具有连接到4个节点的各自对的源极，和具有连接到数据线的漏极，其中4个晶体管对中的两个的p沟道晶体管具有连接到至少一个清除线的源极，其中第二晶体管对中的p沟道晶体管和第四晶体管对中的p沟道晶体管具有在分离的各自n阱中形成的源极—漏极端子。
附加实施例23
根据附加实施例23中限定的存储器元件，其中所述至少一个清除线包括补偿清除线，其中所述存储器元件具有连接到第二和第四晶体管对中的n沟道晶体管的源极的对应的真实数据线。
附加实施例24
根据附加实施例24中限定的存储器元件，其中第一晶体管对中的p沟道晶体管在与第三晶体管对中的p沟道晶体管不同的n阱中形成。
附加实施例25
一种存储器元件，包括：4个晶体管对，具有4个节点，每个节点连接到各一个晶体管对中的p沟道晶体管，其中第二晶体管对中的p沟道晶体管和第四晶体管对中的p沟道晶体管具有在分离的各自n阱中形成的源极—漏极端子，其中第一晶体管对中的p沟道晶体管在与第三晶体管对中的p沟道晶体管不同的n阱中形成。
附加实施例26
一种存储器元件，包括：具有4个各自节点的第一、第二、第三和第四晶体管对，每个节点连接到各一个晶体管对中的第一沟道型的晶体管，其中第一晶体管对中的第一沟道类型的晶体管在第一阱类型的第一阱中形成以及其中第三晶体管对中的第一沟道类型的晶体管在与第一阱类型的第一阱分离的第一阱类型的第二阱中形成。
附加实施例27
根据附加实施例26中限定的存储器元件，其中第一晶体管对中的第一沟道类型的晶体管在第一阱类型的第一阱中形成其中第一晶体管对中的第一沟道类型的晶体管在第一阱类型的第一阱中形成
附加实施例28
根据附加实施例27中限定的存储器元件，其中每个节点连接到各一个晶体管对中的第二沟道型的晶体管。
附加实施例29
根据附加实施例28中限定的存储器元件，其中第一晶体管对中的第二沟道类型的晶体管在第二阱类型的第一阱中形成，以及其中第三晶体管对中的第二沟道类型的晶体管在与第二阱类型的第一阱分离的第二阱类型的第二阱中形成。
附加实施例30
根据附加实施例29中限定的存储器元件，其中第二晶体管对中的第二沟道类型的晶体管在第二阱类型的第二阱中形成，以及其中第四晶体管对中的第二沟道类型的晶体管在与第二阱类型的第一和第二阱分离的第二阱类型的第三阱中形成。
附加实施例31
根据附加实施例30中限定的存储器元件，其中第二阱类型的第一和第二阱被第一阱类型的第二阱分离，以及其中第二阱类型的第二和第三阱被第一阱类型的第一阱分离。
附加实施例32
根据附加实施例31中限定的存储器元件，还包括至少第一和第二地址晶体管，其中第一地址晶体管在第二阱类型的第二阱中形成，以及其中第二地址晶体管在第二阱类型的第三阱中形成。
附加实施例33
根据附加实施例29中限定的存储器元件，其中第一沟道类型的晶体管是p沟道晶体管以及第一阱类型的阱是n阱以及其中第二沟道类型的晶体管是n沟道晶体管以及第二阱类型的阱是p阱。
附加实施例34
一种存储器元件，包括：第一晶体管对，包括第一存储节点；第二晶体管对，包括第二存储节点，其中第一晶体管对具有连接到第一存储节点的第一沟道类型的第一晶体管。其中第二晶体管对具有连接到第二存储节点的第一沟道类型的第二晶体管；其中第一晶体管在第一阱中形成，以及其中第二晶体管在与第一阱分离的第二阱中形成；以及地址晶体管，连接到第一和第二存储节点。
附加实施例35
附加实施例34中限定的存储器元件，其中第一晶体管对具有连接到第一存储节点的第二沟道类型的第一晶体管，其中第二晶体管对具有连接到第二存储节点的第二沟道类型的第二晶体管；其中第二沟道类型的第一晶体管在第三阱中形成，以及其中第二沟道类型的第二晶体管在与第三阱分离的第四阱中形成。
附加实施例36
根据附加实施例35中限定的存储器元件，其中第一和第二阱包括n阱，其中第一沟道类型的第一和第二晶体管包括p沟道晶体管，以及其中第二沟道类型的第一和第二晶体管包括n沟道晶体管。
附加实施例37
根据附加实施例35中限定的存储器元件，其中第三和第四阱包括p阱，以及其中第三和第四阱被第二阱分离。
附加实施例38
根据附加实施例34限定的存储器元件，还包括：第三晶体管对，包括第三存储节点；第四晶体管对，包括第四存储节点，其中第三晶体管对具有连接到第三存储节点的第一沟道类型的第三晶体管；其中第四晶体管对具有连接到第四存储节点的第一沟道类型的第四晶体管；其中第一沟道类型的第三晶体管在第二阱中形成，以及其中第一沟道类型的第四晶体管在第一阱中形成。
附加实施例39
根据附加实施例38中限定的存储器元件，其中第一晶体管对具有连接到第一存储节点的第二沟道类型的第一晶体管，其中第二晶体管对具有连接到第二存储节点的第二沟道类型的第二晶体管；其中第二沟道类型的第一晶体管在第三阱中形成，以及其中第二沟道类型的第二晶体管在与第三阱分离的第四阱中形成。
以上仅仅是原理的示例，并且本领域技术人员可在不背离本发明的实质和范围下进行各个修改。上述实施方式可单独或者任意组合实施。

Claims (20)

1.一种存储器元件，包括：
数据线；
清除线；
地址线；
第一电路，用于在第一存储节点上存储给定数据比特，其中所述第一电路包括具有在第一阱中形成并且耦合到所述第一存储节点的第一源极—漏极端子的第一晶体管；
第二电路，用于在不耦合到所述第一存储节点的第二存储节点上存储所述给定数据比特，其中所述第二电路具有第二晶体管，所述第二晶体管具有在第二阱中形成并且耦合到所述第二存储节点的第二源极—漏极端子；
第三电路，用于在第三存储节点上存储所述给定数据比特；
第四电路，用于在第四存储节点上存储所述给定数据比特，其中所述第一、第二、第三、第四电路被互连以形成双稳态元件；以及
第一和第二地址晶体管，其栅极耦合到所述地址线，源极耦合到所述第一、第二、第三和第四存储节点中存储同一逻辑值的两个存储节点，并且漏极耦合到所述数据线，其中所述第一晶体管和所述第二晶体管的源极耦合到所述清除线。
2.根据权利要求1所述的存储器元件，其中所述第一阱和所述第二阱包括n阱。
3.根据权利要求2所述的存储器元件，其中所述第一晶体管和所述第二晶体管包括p沟道晶体管。
4.根据权利要求3所述的存储器元件，其中所述第一电路和所述第二电路包括第一和第二n沟道晶体管，其中所述第一n沟道晶体管具有在第三阱中形成并且耦合到所述第一存储节点的第三源极—漏极端子；并且其中所述第二n沟道晶体管具有耦合到所述第二存储节点并且在与所述第三阱分隔的第四阱中形成的第四源极—漏极端子。
5.根据权利要求4所述的存储器元件，其中所述第三阱和所述第四阱包括p阱。
6.根据权利要求1所述的存储器元件，其中所述第一阱和所述第二阱包括p阱。
7.根据权利要求6所述的存储器元件，还包括第三晶体管和第四晶体管，其中所述第三晶体管和第四晶体管在与所述第一阱和所述第二阱分隔的第三阱中形成。
8.一种存储器元件，包括：
数据线；
清除线；
地址线；
4个晶体管对，相互连接以形成具有4个节点的双稳态元件，每个节点耦合在相应一个晶体管对中的n沟道晶体管和p沟道晶体管之间；以及
第一和第二地址晶体管，具有耦合到所述地址线的栅极，具有耦合到4个节点中存储同一逻辑值的相应一对的源极，和具有耦合到数据线的漏极，其中4个晶体管对中的两个的p沟道晶体管具有耦合到清除线的源极。
9.根据权利要求8所述的存储器元件，其中所述4个晶体管对包括：
第一晶体管对，与4个节点中的第一个相关联；第二晶体管对，与4个节点中的第二个相关联；第三晶体管对，与4个节点中的第三个相关联；和第四晶体管对，与4个节点中的第四个相关联，其中在第一和第 三节点上存储逻辑值并且在第二和第四节点上存储互补逻辑值。
10.根据权利要求9所述的存储器元件，还包括接地端子，其中第二和第四晶体管对中的n沟道晶体管分别具有耦合到所述接地端子的源极。
11.根据权利要求10所述的存储器元件，其中所述第一和第三晶体管对中的n沟道晶体管分别具有耦合到所述接地端子的源极。
12.根据权利要求9所述的存储器元件，其中所述清除线包括真实清除线，所述存储器元件还包括：
接地端子；以及
互补清除线，其中第一和第三晶体管对中的n沟道晶体管分别具有耦合到所述接地端子的源极，其中第二和第四晶体管对中的n沟道晶体管分别具有耦合到所述真实清除线的源极，并且其中第一和第三晶体管对中的p沟道晶体管分别具有耦合到所述互补清除线的源极。
13.根据权利要求9所述的存储器元件，还包括正供电端子，其中第二和第四晶体管对中的p沟道晶体管分别具有耦合到所述正供电端子的源极。
14.根据权利要求9所述的存储器元件，其中所述存储器元件仅具有10个晶体管，以及其中所述存储器元件还包括：
接地端子，其中第一和第三晶体管对中的n沟道晶体管分别具有耦合到所述接地端子的源极；以及
正供电端子，其中第二和第四晶体管对中的p沟道晶体管分别具有耦合到所述正供电端子的源极。
15.根据权利要求14所述的存储器元件，其中第二和第四晶体管对中的n沟道晶体管具有耦合到控制线的源极，所述控制线在清除操作期间接收正电压。
16.一种存储器阵列电路，包括：
存储器元件阵列，每个存储器元件由两个地址晶体管和耦合以形成双态元件的第一、第二、第三和第四晶体管对形成，其中第一和第三晶体管对均产生输出值并且其中第二和第四晶体管对均产生与所述输出值互补的输出；
控制电路，其可操作以：
控制存储器元件阵列中的数据线，每个数据线均耦合到存储器元件的相应一列；
控制存储器元件阵列中的地址线，每个地址线均耦合到存储器元件的相应一行；和
全局控制耦合到第一和第三晶体管对的清除线，以清除存储器元件阵列。
17.根据权利要求16所述的存储器阵列电路，其中所述数据线包括互补数据线并且所述控制电路进一步被操作以当所述清除线清除所述存储器元件的阵列时将所述互补数据线取逻辑高值。
18.根据权利要求17所述的存储器阵列电路，其中所述控制电路进一步被配置以当所述清除线清除所述存储器元件阵列时使所述地址线有效。
19.根据权利要求16所述的存储器阵列电路，其中所述控制电路进一步被配置以当清除所述存储器元件的阵列时使用清除线对第一和第三对晶体管选择性地断电。
20.根据权利要求16所述的存储器阵列电路，其中每个存储器元件包括输出端，该输出端提供配置对应的可编程逻辑晶体管的静态可编程逻辑控制信号。
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