JP4470049B2 - ソフトエラー耐性強化ラッチ回路及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ソフトエラー耐性強化ラッチ回路及びこの回路を含む半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路においては、パッケージや配線などに不純物として含まれている微量のウランやトリウムの放射性同位元素が崩壊する時にα線を放出する。このα線が半導体基板に入射すると、その経路に沿って電子−正孔対が発生する。例えば５Ｍｅｖのα粒子がＳｉ基板に入射すると、α線１個当たり約１０6個の電子−正孔対が発生する。これにより、記憶状態が反転するというソフトエラーが生ずる。
【０００３】
このソフトエラーは、低電圧化と素子の微細化が進むほど顕著になり、ＤＲＡＭのみならず、ＳＲＡＭでも問題となっている。
【０００４】
従来ではソフトエラー耐性強化のために、メモリセルに容量を付加していた。
【０００５】
【発明が解決しようとする課題】
しかし、容量付加により動作速度が遅くなり、また、面積が広くなって集積度が低下する。
【０００６】
また、メモリの周辺回路、例えばアドレスバッファレジスタのビットがソフトエラーで反転すると、誤ったアドレスの内容をアクセスすることになる。メモリセルのソフトエラーの場合にはＥＣＣ回路によりエラーを訂正することが可能であるが、メモリの周辺回路のラッチ回路でソフトエラーが生じた場合にはこれを訂正することができない。上記低電圧化と素子の微細化が進むと臨界容量が小さくなって、このラッチ回路でもソフトエラーが生ずる。
【０００７】
本発明の目的は、このような問題点に鑑み、動作速度の低下を抑制してソフトエラー耐性を強化することが可能なソフトエラー耐性強化ラッチ回路及びこの回路を含む半導体装置を提供することにある。
【０００８】
本発明の他の目的は、集積度の低下を抑制してソフトエラー耐性を強化することが可能なソフトエラー耐性強化ラッチ回路及びこの回路を含む半導体装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
請求項１のソフトエラー耐性強化ラッチ回路では、例えば図７に示す如く、
第１スイッチ回路（２３）と、
入力端が該第１スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、インバータとして機能可能な第２論理回路（２１）と、
該第２論理回路の出力端と該第１論理回路の入力端との間に接続された第２スイッチ回路（２２）と、
該第２論理回路の出力ノードに容量を付加する容量付加部（Ｃ１）とを有し、該第１スイッチ回路と該第２スイッチ回路とが排他的にオン／オフ制御される。
【００１０】
このソフトエラー耐性強化ラッチ回路によれば、第１スイッチ回路がオンで第２スイッチ回路がオフであるとき、第１論理回路の入力ノードに容量付加部の容量が付加されないので、ソフトエラー耐性強化用容量付加部を備えても、書き込み動作速度が低下しない。
【００１１】
請求項２のソフトエラー耐性強化ラッチ回路では、例えば図８に示す如く、
第１スイッチ回路（２３）と、
入力端が該第１スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、インバータとして機能可能な第２論理回路（２１）と、
該第２論理回路の出力端と該第１論理回路の入力端との間に接続された第２スイッチ回路（２２）と、
入力端が該第１論理回路の入力端に接続され、インバータとして機能可能な第３論理回路（２４）と、
該第３論理回路の出力端と該第１論理回路の出力端との間に接続された第３スイッチ回路（２５）と、
該第３論理回路の出力ノードに容量を付加する容量付加部（Ｃ２）とを有し、該第１スイッチ回路と該第２スイッチ回路とが排他的にオン／オフ制御され、該第２スイッチ回路と該第３スイッチ回路とが共通にオン／オフ制御される。
【００１２】
このソフトエラー耐性強化ラッチ回路によれば、第１スイッチ回路がオンで第２及び第３スイッチ回路がオフであるとき、第１論理回路の出力ノードに容量付加部の容量が付加されないので、ソフトエラー耐性強化用容量付加部を備えても、書き込み動作速度が低下しない。
【００１３】
請求項３のソフトエラー耐性強化ラッチ回路では、請求項２において例えば図９に示す如く、上記第２論理回路の出力ノードに容量を付加する容量付加部（Ｃ１）をさらに有する。
【００１４】
請求項４のソフトエラー耐性強化ラッチ回路では、例えば図１０に示す如く、
スイッチ回路（２７）と、
入力端が該スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、出力ノードと第１端との間及び該出力ノードと第２端との間が同時にオン／オフ制御されるスイッチ回路部（２６２、２６３）と、該スイッチ回路部の該第１端と第１電源電位供給線との間に接続された第１トランジスタ回路部（２６１）と、該スイッチ回路部の該第２端と第２電源電位供給線との間に接続された第２トランジスタ回路部（２６４）とを備え、該スイッチ回路部がオンのときインバータとして機能可能であり、該スイッチ回路部がオフのとき該出力ノードが高インピーダーンス状態になる第２論理回路（２６）と、
該第１トランジスタ回路部に容量を付加する第１容量付加部（Ｃ３）と、
該第２トランジスタ回路部に容量を付加する第２容量付加部（Ｃ４）と、
を有し、該スイッチ回路と該スイッチ回路部とが排他的にオン／オフ制御される。
【００１５】
このソフトエラー耐性強化ラッチ回路によれば、スイッチ回路がオンでスイッチ回路部がオフであるとき、第２論理回路の出力ノードに第１及び第２容量付加部の容量が付加されないので、ソフトエラー耐性強化用第１及び第２容量付加部を備えても、書き込み動作速度が低下しない。
【００１６】
請求項５のソフトエラー耐性強化ラッチ回路では、請求項１乃至４のいずれか１つにおいて、上記第１論理回路（２０）はインバータである。
【００１７】
請求項６のソフトエラー耐性強化ラッチ回路では、請求項１乃至３のいずれか１つにおいて、上記第２論理回路はインバータである。
【００１８】
請求項７のソフトエラー耐性強化ラッチ回路では、請求項４において、上記第２論理回路はクロックトインバータである。
【００１９】
請求項８のソフトエラー耐性強化ラッチ回路では、請求項１乃至３のいずれか１つにおいて、上記第１スイッチ回路はＮチャンネルＭＩＳトランジスタとＰチャンネルＭＩＳトランジスタとが並列接続された転送ゲートである。
【００２０】
請求項９のソフトエラー耐性強化ラッチ回路では、請求項４において、上記第１スイッチ回路はクロックトインバータである。
【００２１】
請求項１０のソフトエラー耐性強化ラッチ回路では、請求項１乃至３のいずれか１つにおいて、上記第２スイッチ回路はＮチャンネルＭＩＳトランジスタとＰチャンネルＭＩＳトランジスタとが並列接続された転送ゲートである。
【００２２】
請求項１１のソフトエラー耐性強化ラッチ回路では、請求項１乃至９のいずれか１つにおいて例えば図１１（Ｂ）に示す如く、
上記第２論理回路はその上記出力ノードの一部としてＭＩＳトランジスタのドレイン領域（３２Ｎ）を有し、
上記容量付加部は、該ドレイン領域の不純物濃度を該ＭＩＳトランジスタのソース領域（３３Ｎ）のそれより高くすることにより形成されている。
【００２３】
このソフトエラー耐性強化ラッチ回路によれば、チップ面積の増加が避けられる。
【００２４】
請求項１２のソフトエラー耐性強化ラッチ回路では、請求項１乃至８のいずれか１つにおいて例えば図１２（Ａ）に示す如く、
上記第２論理回路はその上記出力ノードの一部としてＭＩＳトランジスタのドレイン領域（３２Ｎ）を有し、
上記容量付加部は、該ドレイン領域と接する基板又はウェルの部分の不純物濃度を、該ＭＩＳトランジスタのソース領域（３３Ｎ）と接する該基板又は該ウェルの部分のそれより高くすることにより形成されている。
【００２５】
このソフトエラー耐性強化ラッチ回路によれば、チップ面積の増加が避けられ、しかも、請求項１２の場合よりも容量付加部の容量を大きくすることができる。
【００２６】
請求項１３のソフトエラー耐性強化ラッチ回路では、請求項１乃至８のいずれか１つにおいて例えば図１３（Ｃ）に示す如く、
上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４７）を有し、
上記容量付加部は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４７）を該ドレイン領域と共有する第２ＭＩＳトランジスタのゲート容量であり、該第２ＭＩＳトランジスタがオンになる電位がそのゲート電極（５１）に供給され、上記第２スイッチ回路は、該第２ＭＩＳトランジスタと隣り合い一方の電極（４６）を該第２ＭＩＳトランジスタの他方の電極と共有する第３ＭＩＳトランジスタを有する。
【００２７】
このソフトエラー耐性強化ラッチ回路によれば、容量付加部の幅が第２ＭＩＳトランジスタのゲート幅となるので、その面積を狭くすることができる。
【００２８】
請求項１４のソフトエラー耐性強化ラッチ回路では、請求項１３において例えば図１７に示す如く、上記第２ＭＩＳトランジスタのゲート絶縁膜は、その誘電率が上記第１ＭＩＳトランジスタのそれより大きい。
【００２９】
このソフトエラー耐性強化ラッチ回路によれば、同じ面積で請求項１３の場合よりも付加容量を大きくすることができる。
【００３０】
請求項１５のソフトエラー耐性強化ラッチ回路では、請求項１乃至８のいずれか１つにおいて例えば図１４（Ｃ）に示す如く、
上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４６）を有し、
上記第２スイッチ回路は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４６）を該第１ＭＩＳトランジスタの該ドレイン領域と共有する第２ＭＩＳトランジスタを有し、
上記容量付加部は、該第２ＭＩＳトランジスタのゲート電極の面積を、該第１ＭＩＳトランジスタのそれより広くすることにより形成されている。
【００３１】
このソフトエラー耐性強化ラッチ回路によれば、新たな素子を追加する必要がないので、構成が簡単になると共に、容量付加部を形成することによる面積増加を少なくすることができる。
【００３２】
請求項１６のソフトエラー耐性強化ラッチ回路では、請求項１乃至８のいずれか１つにおいて例えば図１５（Ｂ）に示す如く、
上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４６Ａ）を有し、
上記第２スイッチ回路は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４６Ａ）を該第１ＭＩＳトランジスタの該ドレイン領域と共有する第２ＭＩＳトランジスタを有し、
上記容量付加部は、該ドレイン領域の上方に導体電極（５１Ａ）が絶縁膜を介して配置されることにより形成されている 。
【００３３】
このソフトエラー耐性強化ラッチ回路によれば、容量付加部を形成することにより増加する面積に対する容量付加部の容量の割合が請求項１３の場合よりも大きくなる。
【００３４】
請求項１７のソフトエラー耐性強化ラッチ回路では、請求項１６において例えば図１５に示す如く、上記導体電極（５１Ａ）は、基準電位が供給されるメタル配線であり、半導体基板に最も近い第１配線層よりも該半導体基板に接近して形成されている。
【００３５】
請求項１８のソフトエラー耐性強化ラッチ回路では、請求項１６において例えば図１６に示す如く、上記導体電極は、基準電位が供給されるメタル配線（５４）であり、半導体基板に最も近い第１メタル配線層に形成され、該メタル配線の上記ドレイン領域（４６）と対向する面が該ドレイン領域側へ突出している。
【００３６】
このソフトエラー耐性強化ラッチ回路によれば、請求項１６の場合よりも、容量付加部を形成することによる面積増加を少なくすることができる。
【００３７】
請求項１９のソフトエラー耐性強化ラッチ回路では、請求項１６乃至１８のいずれか１つにおいて例えば図１８に示す如く、上記ドレイン領域（４６Ａ）の上記導体電極側の面に、他の導体電極（５６）が接合されている。
【００３８】
このソフトエラー耐性強化ラッチ回路によれば、付加容量をさらに大きくすることができる。
【００３９】
請求項２０の半導体装置では、請求項１乃至８のいずれか１つに記載のソフトエラー耐性強化ラッチ回路が半導体チップに形成されている。
【００４７】
【発明の実施の形態】
以下、図面を参照して本発明実施形態を説明する。
【００４８】
［第１実施形態］
図１は、半導体集積回路の設計データ及びα線に関するデータを用いてソフトエラー耐性を強化するためのエンジニアリングチェンジを行うソフトエラー耐性強化設計装置の概略を示す機能ブロック図である。
【００４９】
この処理はコンピュータ１０により記憶部１１〜１３のデータを参照して行われ、図１ではこの処理をステップＳ０〜Ｓ７で示している。
【００５０】
記憶部１１及び１２には、設計データが格納されている。記憶部１１には、階層構造で記述されたセル名、セル機能名及びセル間接続、セルの閾値電圧、最下位階層のセル内素子名、素子機能名及び素子間接続、並びに、素子の入出力容量及び配線容量などの回路データが格納されてる。記憶部１２には、素子名と対応させて素子の立体構造を示すデータ、すなわち、レイアウトデータ及び半導体基板の深さ方向の不純物濃度を示すプロセスデータが格納されている。
【００５１】
記憶部１３には、α線阻止能を表す式の係数値及びα線エネルギーの関数であるα線入射確率などのα線に関するデータが格納されている。
【００５２】
以下、括弧内は図１中のステップ識別符号である。
【００５３】
（Ｓ０）記憶部１３から、半導体基板の阻止能係数値を読み込み、これを用いて図３に示すようなα線入射エネルギーＥαと、このα線がＳｉ基板に入射したときの飛程Ｌと、発生した正負電荷の合計量Ｑｔとの関係を示すテーブルを作成する。このテーブルは、素子構造によらない一般的な関係を示しており、予めこのテーブルを作成しておくことにより後述の収集電荷量Ｑｃの計算を効率よく行うためのものである。
【００５４】
（Ｓ１）ソフトエラーに対する保護対象のセル名、本実施形態では、メモリの周辺回路に含まれているラッチ回路のセル名を読み込む。ラッチ回路であるかどうかは、上記セル機能名に例えば「LATCH」が含まれているかどうかにより判定する。
【００５５】
（Ｓ２）ステップＳ１で読み込むべきセル名が無くなった場合には処理を終了し、有ればステップＳ３へ進む。
【００５６】
（Ｓ３）α線がドレイン領域に入射したときの最大収集電荷量Ｑｃを算出する。
【００５７】
ここで、保護対象及びソフトエラーの発生について説明する。
【００５８】
図４は、保護対象のラッチ回路を示す。
【００５９】
この回路では、インバータ２０の出力端がインバータ２１の入力端に接続され、インバータ２１の出力端がノードＮＤ１、転送ゲート２２及びノードＮＤ２を介してインバータ２０の入力端に接続されている。ノードＮＤ２には転送ゲート２３の出力端が接続され、入力＊ＩＮが転送ゲート２３を介してインバータ２０に供給される。容量Ｃ１（容量付加部）は、ソフトエラー耐性強化のためのものであり、後述のステップＳ７においてノードＮＤ２に付加される。
【００６０】
転送ゲート２２は、ＰＭＯＳトランジスタ２２ＰとＮＭＯＳトランジスタ２２Ｎとが並列接続された構成であり、転送ゲート２３についても同様である。ＰＭＯＳトランジスタ２２Ｐ及びＮＭＯＳトランジスタ２２ＮのゲートにはそれぞれクロックＣＬＫ及びこれと相補的なクロック＊ＣＬＫが供給される。転送ゲート２２と２３とは、クロックＣＬＫ及び＊ＣＬＫにより排他的にオン／オフ制御される。すなわち、転送ゲート２２と２３の一方がオンのとき他方はオフになる。
【００６１】
転送ゲート２３がオンで転送ゲート２２がオフのとき、入力＊ＩＮがインバータ２０の入力端に伝達されて出力ＯＵＴの論理値が入力＊ＩＮのそれを反転したものとなる。次に転送ゲート２３がオフ、転送ゲート２２がオンにされてデータラッチ状態となる。インバータ２１はこのラッチ状態を維持するためのものであるので、そのトランジスタサイズはインバータ２０のそれよりも小さい。
【００６２】
ＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２１２のソース領域はそれぞれ電源供給線ＶＤＤ及びグランド線に接続されているので、ＰＭＯＳトランジスタ２１１又はＮＭＯＳトランジスタ２１２のソース領域にα線が入射してもソフトエラーは生じ難い。これに対し、ＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２１２のドレイン領域と導通している配線はラッチ回路内の一部のみであるので、ＰＭＯＳトランジスタ２１１又はＮＭＯＳトランジスタ２１２のドレイン領域にα線が入射した場合にはソフトエラーが生じ易い。
【００６３】
図５（Ａ）は、ＮＭＯＳトランジスタ２１２のパターンを示しており、ｎ形のソースＳとドレインＤとが離間して形成され、ソースＳとドレインＤの間の上方に不図示のゲート酸化膜を介してゲートＧが形成されている。
【００６４】
図５（Ｂ）は、図５（Ａ）に示すα線の飛跡に沿ったＮＭＯＳトランジスタ２１２の断面図である。ドレインＤとｐ-形基板との接合部に形成された空乏層をα線が通過すると、空乏層での電界により、生成された電子及び正孔がそれぞれドレインＤ側及び基板側へドリフトする。このドリフト電荷により電界が形成されて、ファネリング効果によりドレインＤへの電子収集量が増加する。また、基板中で拡散した電子の一部がドレインＤに収集される。ドレインＤへの収集電荷量が臨界電荷量を超えると、インバータ２０の入力端が低レベルに遷移してソフトエラーが生ずる。
【００６５】
ソフトエラー耐性を強化するためには、ノードＮＤ１に容量Ｃ１を付加すればよい。容量Ｃ１の付加は動作速度の低下とチップ面積の増加を招くので、必要最小限の値にすべきである。そこで、以下のような計算を行う。
【００６６】
図２は、図１のＳ３の詳細を示すフローチャートである。
【００６７】
（Ｓ３１）最悪条件の下でソフトエラーが生じないような容量Ｃ１を決定するために、図５（Ａ）及び（Ｂ）において空乏層通過距離が最も長くなるα線の飛跡を求める。この飛跡を求めるために、ラッチ回路内のＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２１２のドレインの構造を記憶部１２から読み込む。
【００６８】
（Ｓ３２）α線飛跡に沿った発生電荷を求める。
【００６９】
（Ｓ３３）α線のエネルギーＥαの関数であるα線入射確率を記憶部１３から読み込み、また、ステップＳ０で作成したテーブルを参照して、上記条件の下で収集電荷量Ｑｃを算出する。
【００７０】
α線入射により生ずる電子−正孔対の個数はα線の飛跡の位置により異なり、α線が止まる直前で最大となるが、収集電荷量Ｑｃの計算条件と発生電荷量Ｑｔとの関係を予め近似的に求めておくことにより発生電荷量Ｑｔを用いて収集電荷量Ｑｃを計算することができる。
【００７１】
（Ｓ４）ステップＳ１で読み込んだセル名のラッチ回路について、臨界電荷量Ｑｃｒｔ＝Ｃ・（Ｖ−Ｖｔｈ）を算出する。容量Ｃは、例えば図４の場合、転送ゲート２２がオフ、転送ゲート２３がオンでノードＮＤ１と導通している部分の寄生容量である。Ｖｔｈはインバータ２０の閾値電圧である。Ｖは、α粒子入射直前のノードＮＤ１の電圧である。電圧Ｖが閾値電圧Ｖｔｈに接近している場合には、臨界電荷量Ｑｃｒｔは小さいがその状態のときのα線入射確率は小さい。
【００７２】
（Ｓ５）Ｑｃ≦Ｑｃｒｔであればソフトエラーが生じないと考えられるのでステップＳ１に戻る。Ｑｃ＞Ｑｃｒｔであれば、ステップＳ６へ進む。
【００７３】
（Ｓ６）Ｑｃ＝（Ｃ＋ΔＣ）（Ｖ−Ｖｔｈ）を満たす不足容量ΔＣを算出し、これを図４の付加容量Ｃ１とする。
【００７４】
（Ｓ７）ノードＮＤ２に容量Ｃ１が付加されるように素子構造を変更する。例えばＰＭＯＳトランジスタ２０１及びＮＭＯＳトランジスタ２０２のゲート面積を広くする。この変更に対応して素子名を変更し、変更した素子構造及び素子名を対応させて記憶部１２に格納し、記憶部１１内の対応する素子名を変更する。次にステップＳ１へ戻る。
【００７５】
同一構成及び同一サイズのラッチ回路については同一結果が得られるので、その１つのみについて計算をすればよい。
【００７６】
本第１実施形態では、メモリの周辺回路に含まれるラッチ回路に対し容量を付加しているので、アドレスバッファレジスタ等のビット反転による修正不可能なソフトエラーを防止することができる。
【００７７】
また、図１のステップＳ５でＱｃ＞Ｑｃｒｔと判定されたときのみ、ソフトエラー防止のための必要最小限の容量ΔＣを付加するので、ラッチ回路の動作速度の遅延及びチップ面積の増加を最小にすることができる。
【００７８】
なお、ステップＳ３での収集電荷量Ｑｃの近似の程度に応じて、ステップＳ６の不足容量ΔＣの計算式を変えてもよい。
【００７９】
ステップＳ７で容量ΔＣを付加する他の位置については、以下の第２〜５実施形態において説明する。また、付加容量ΔＣの具体的構成については、以下の第６〜１２実施形態において説明する。
【００８０】
［第２実施形態］
図６（Ａ）は、図４においてノードＮＤ２に容量Ｃ１を付加しない場合の入力ＩＮとノードＮＤ２と出力ＯＵＴの電圧波形を示す。ここに入力ＩＮは、ＩＮ＝ＶＤＤ−＊ＩＮである。
【００８１】
図６（Ｂ）は、図４においてノードＮＤ２に容量Ｃ１を付加した場合の入力ＩＮとノードＮＤ２と出力ＯＵＴの電圧波形を示す。
【００８２】
容量Ｃ１の付加によりノードＮＤ２の立ち下がりの傾斜が緩やかになるため、出力ＯＵＴが遅延する。この遅延を防止するために、本発明の第２実施形態では、図１のステップＳ７において、図７に示す如くインバータ２１と転送ゲート２２の間のノードＮＤ１に容量Ｃ１を付加している。
【００８３】
転送ゲート２３がオンのとき転送ゲート２２がオフであるので、図６（Ｂ）に示すような動作遅延がなくなり、ノードＮＤ２及び出力ＯＵＴの電圧波形は図６（Ａ）に示すような容量Ｃ１が無い場合と同じになる。
【００８４】
［第３実施形態］
図７の回路では、図１のステップＳ７でインバータ２０の出力ノードに容量ΔＣを付加すると、出力信号ＯＵＴのエッジが鈍って動作が遅延する。
【００８５】
そこで、本発明の第３実施形態のソフトエラー耐性強化ラッチ回路ではこれを防止するために、図８に示す如く、インバータ２０の入力端にインバータ２４の入力端が接続され、インバータ２４の出力端が転送ゲート２５を介してインバータ２０の出力端に接続されている。転送ゲート２５は、転送ゲート２２と共通にオン／オフ制御される。
【００８６】
転送ゲート２３がオンのとき、転送ゲート２２及び２５がオフであるので、インバータ２４がオンになることによる出力ＯＵＴの遅延が防止される。転送ゲート２３がオフになると転送ゲート２２及び２５がオンになり、転送ゲート２２、インバータ２４が並列接続されるので、インバータ２０及び２４のトランジスタサイズを図７のインバータ２０のそれよりも小さくすることができ、これによりラッチ回路の書き込み動作が高速化される。
【００８７】
［第４実施形態］
図９は、本発明の第４実施形態のソフトエラー耐性強化ラッチ回路を示す。
【００８８】
この回路では、図１のステップＳ７において図８の回路にさらに、インバータ２１の出力ノードＮＤ１にも容量Ｃ１が付加されている。
【００８９】
［第５実施形態］
図１０は、本発明の第５実施形態のソフトエラー耐性強化ラッチ回路を示す。
【００９０】
この回路では、図７のインバータ２１及び転送ゲート２２の替わりにクロックトインバータ２６を用い、図７の転送ゲート２３とその前段に接続される不図示のインバータの替わりにクロックトインバータ２７を用いている。
【００９１】
クロックトインバータ２６のトランジスタサイズは、インバータ２０のそれよりも小さい。クロックトインバータ２６では、電源供給線ＶＤＤとグランド線との間にＰＭＯＳトランジスタ２６１、２６２、ＮＭＯＳトランジスタ２６３及び２６４が直列接続されている。クロックトインバータ２７についてもクロックトインバータ２６と同様である。ＰＭＯＳトランジスタ２６２及びＮＭＯＳトランジスタ２６３のゲートにはそれぞれクロックＣＬＫ及び＊ＣＬＫが供給される。
【００９２】
クロックＣＬＫ及び＊ＣＬＫがそれぞれ低レベル及び高レベルのときにＰＭＯＳトランジスタ２６２及びＮＭＯＳトランジスタ２６３がオンになって、クロックトインバータ２６がインバータとして機能する。クロックＣＬＫ及び＊ＣＬＫがそれぞれ高レベル及び低レベルのときには、ＰＭＯＳトランジスタ２６２及びＮＭＯＳトランジスタ２６３がオフになってクロックトインバータ２６の出力が高インピーダンス状態となる。
【００９３】
クロックトインバータ２６の出力が高インピーダンス状態のときクロックトインバータ２７はインバータとして機能し、クロックトインバータ２６がインバータとして機能するとき、クロックトインバータ２７の出力は高インピーダンス状態となる。
【００９４】
図７の付加容量Ｃ１に対応して、図１０ではＰＭＯＳトランジスタ２６１及びＮＭＯＳトランジスタ２６４のドレインにそれぞれ容量Ｃ３及びＣ４が付加されている。このようにすれば、書き込み状態でクロックトインバータ２６の出力が高インピーダーンス状態となるので、ノードＮＤ１の容量に容量Ｃ３及びＣ４が付加されず、書き込みが高速に行われる。
【００９５】
［第６実施形態］
図１１（Ａ）及び（Ｂ）並びに図１２（Ａ）〜（Ｃ）は、本発明の第６実施形態の容量付加部及びその付近を示す図である。
【００９６】
図１１（Ａ）は、図１０中のクロックトインバータ２６のレイアウトパターン図であり、図１１（Ｂ）は図１１（Ａ）中の１１Ｂ−１１Ｂ線に沿った断面図である。
【００９７】
これらの図中、３０はｐ-形基板、３１Ｐ、３２Ｐ及び３３Ｐはｐ形領域、３１Ｎ、３２Ｎ及び３３Ｎはｎ形領域である。×印を付した３４Ｐ、３５Ｐ及び３６Ｐはｎ形領域と第１層配線とのコンタクトであり、×印を付した３４Ｎ、３５Ｎ及び３６Ｎはｐ形領域と第１層配線とのコンタクトである。３７Ｐ、３７Ｎ及び３８はゲートラインである。また、３９はフィールド酸化膜、４０は絶縁膜である。
【００９８】
ＰＭＯＳトランジスタ２６１では、そのドレインであるｎ++形領域３２Ｎの不純物濃度がソースであるｎ+形領域３３Ｎのそれよりも高くされている。これにより、ｎ++形領域３２Ｎとｐ-形基板３０との接合容量が増加し、その増加分容量Ｃ３がＰＭＯＳトランジスタ２６１のドレイン・ソース間に付加されたことになる。このようにして容量付加部Ｃ３を形成することにより、チップ面積の増加が避けられる。
【００９９】
図１２（Ａ）は、図１１（Ｂ）の変形例であり、ｎ++形領域３２Ｎに接してｐ+形領域４１Ｐが形成されている。これにより、ｎ++形領域３２Ｎとｐ+形領域４１Ｐの接合容量が図１１（Ｂ）のｎ++形領域３２Ｎとｐ-形基板３０との接合容量よりも増加して、付加容量Ｃ３が増加する。
【０１００】
図１２（Ｂ）は、図１１（Ａ）中の１２Ｂ−１２Ｂ線に沿った断面図である。
【０１０１】
この図中、４２はｎ+形ウェルである。
【０１０２】
ＰＭＯＳトランジスタ２６１では、そのドレインであるｐ++形領域３２Ｐの不純物濃度がソースであるｐ+形領域３３Ｐのそれよりも高くされている。これにより、ｐ++形領域３２Ｐとｎ+形ウェル４２との接合容量が増加し、その増加分容量Ｃ４がＮＭＯＳトランジスタ２６４のドレイン・ソース間に付加されたことになる。このようにして容量付加部Ｃ４を形成することにより、チップ面積の増加が避けられる。
【０１０３】
図１２（Ｃ）は、図１２（Ｂ）の変形例であり、ｐ++形領域３２Ｐに接してｎ++形領域４１Ｎが形成されている。これにより、ｐ++形領域３２Ｐとｎ++形領域４１Ｎの接合容量が図１２（Ｂ）のｐ++形領域３２Ｐとｎ+形ウェル４２との接合容量よりも増加して、付加容量Ｃ４が増加する。
【０１０４】
［第７実施形態］
図１３（Ａ）〜（Ｃ）は、本発明の第７実施形態の容量付加部及びその付近を示す図である。
【０１０５】
図１３（Ａ）は、図７のＮＭＯＳトランジスタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ２２Ｎの部分のレイアウトパターン図である。図１３（Ｂ）はこのパターンの回路図であり、図１３（Ｃ）は図１３（Ａ）中の１３Ｃ−１３Ｃ線に沿った断面図である。
【０１０６】
４５〜４８はｎ+形領域であり、４９はｎ+形領域４８と第１配線層のグランド線ＧＮＤとの間のコンタクトであり、５０〜５２はゲートラインである。ＮＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２２Ｎとの間のトランジスタが容量付加部Ｃ１として用いられ、そのゲートが電源供給線ＶＤＤに接続されている。このように容量付加部Ｃ１を形成すれば、容量付加部Ｃ１の幅がゲートライン５１の幅となるので、その面積を狭くすることができる。
【０１０７】
［第８実施形態］
図１４（Ａ）〜（Ｃ）は、本発明の第８実施形態の容量付加部及びその付近を示す図である。
【０１０８】
図１４（Ａ）は、図７のＮＭＯＳトランジスタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ２２Ｎの部分のレイアウトパターン図である。図１４（Ｂ）はこのパターンの回路図であり、図１４（Ｃ）は図１４（Ａ）中の１４Ｃ−１４Ｃ線に沿った断面図である。
【０１０９】
この回路では、図１３中の容量付加部Ｃ１のトランジスタを用いる替わりに、ＮＭＯＳトランジスタ２２Ｎのゲートライン５０Ａを図１３のゲートライン５０よりも幅広にして、ゲートライン５０Ａのゲート容量を増加させることにより、その増加分である図７の容量付加部Ｃ１を形成している。
【０１１０】
このように容量付加部Ｃ１を形成すれば、新たな素子を追加する必要がないので、構成が簡単になると共に、容量付加部Ｃ１を形成することによる面積増加を少なくすることができる。
【０１１１】
［第９実施形態］
図１５（Ａ）及び（Ｂ）は、本発明の第９実施形態の容量付加部及びその付近を示す図である。
【０１１２】
図１５（Ａ）は、図７のＮＭＯＳトランジスタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ２２Ｎの部分のレイアウトパターン図である。図１５（Ｂ）は、図１５（Ａ）中の１５Ｂ−１５Ｂ線に沿った断面図である。
【０１１３】
この回路では、図１３（Ｃ）のｎ+形領域４６と４７とを連続させてｎ+形領域４６Ａを形成し、その上の絶縁膜を薄くしてこの絶縁膜上にメタル配線５１Ａを形成し、メタル配線５１Ａをグランド線ＧＮＤに接続している。絶縁膜を薄くしている部分は、図１５（Ａ）中に示す点線の範囲５３である。
【０１１４】
このように容量付加部Ｃ１を形成すれば、このために増加する面積に対する付加容量の割合が図１３の場合よりも大きくなる。
【０１１５】
［第１０実施形態］
図１６（Ａ）及び（Ｂ）は、本発明の第１０実施形態の容量付加部及びその付近を示す図である。
【０１１６】
図１６（Ａ）は、図７のＮＭＯＳトランジスタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ２２Ｎの部分のレイアウトパターン図である。図１６（Ｂ）は図１６（Ａ）中の１６Ｂ−１６Ｂ線に沿った断面図である。
【０１１７】
この回路では、図１５（Ｂ）のメタル配線５１Ａの替わりに、ｎ+形領域４６の上方の第１層配線メタル配線５４を形成し、そのｎ+形領域４６と対向する面の中央部をｎ+形領域４６側へ突出させ、メタル配線５４をグランド線ＧＮＤとすることにより、図７の容量付加部Ｃ１を形成している。
【０１１８】
このように容量付加部Ｃ１を形成すれば、ｎ+形領域４６の幅を図１５の４５Ａのそれより狭くすることができるので、容量付加部Ｃ１を形成することによる面積増加を少なくすることができる。
【０１１９】
［第１１実施形態］
図１７は、本発明の第１１実施形態の容量付加部及びその付近を示す、図１３（Ｃ）に類似した断面図である。
【０１２０】
この回路では、図１３（Ｃ）のゲートライン５１とｐ-形基板３０との間のゲート酸化膜の替わりに、これよりも（隣のトランジスタのそれよりも）誘電率の高い絶縁膜５５が形成されている。これにより、同じ面積で図１３（Ｃ）の場合よりも付加容量Ｃ１を大きくすることができる。
【０１２１】
［第１２実施形態］
図１８は、本発明の第１２実施形態の容量付加部及びその付近を示す、図１５（Ｂ）に類似した断面図である。
【０１２２】
この回路では、図１５（Ｂ）のｎ+形領域４６Ａ上に配線５６が接合されている。これにより、図１５（Ｂ）の場合よりも付加容量Ｃ１を大きくすることができる。
【０１２３】
なお、本発明には外にも種々の変形例が含まれる。
【０１２４】
例えば、論理回路としてのインバータは、ナンドゲートやノアゲートなどのように、その一方の入力端に所定の論理値を供給することによりインバータとして機能するものであってもよい。この場合、該一方の入力端に供給する論理値によりラッチ回路を強制的にセットし又はリセットすることができる。同様に、論理回路としてのクロックトインバータは、クロックトナンドゲートやクロックトノアゲートなどであってもよい。
【０１２５】
また、ソフトエラー耐性強化設計装置の処理対象としてはメモリに限定されない。
【図面の簡単な説明】
【図１】 半導体集積回路の設計データ及びα線に関するデータを用いてソフトエラー耐性を強化するためのエンジニアリングチェンジを行うソフトエラー耐性強化設計装置の概略を示す機能ブロック図である。
【図２】 図１中のステップＳ３の詳細を示すフローチャートである。
【図３】 α線入射エネルギーＥαとこのα線がＳｉ基板に入射したときの飛程Ｌと発生電荷量Ｑｔとの関係を示すテーブルである。
【図４】 保護対象のラッチ回路を示す図である。
【図５】 （Ａ）は、ＭＯＳトランジスタのパターンに対するα線の飛跡を示す図であり、（Ｂ）は、（Ａ）に示すα線の飛跡に沿ったＭＯＳトランジスタの断面図である。
【図６】 （Ａ）は図４において容量Ｃ１を付加しない場合の回路の動作を示す電圧波形図であり、（Ｂ）は容量Ｃ１を付加した場合の回路の動作を示す電圧波形図である。
【図７】 本発明の第２実施形態のソフトエラー耐性強化ラッチ回路を示す図である。
【図８】 本発明の第３実施形態のソフトエラー耐性強化ラッチ回路を示す図である。
【図９】 本発明の第４実施形態のソフトエラー耐性強化ラッチ回路を示す図である。
【図１０】 本発明の第５実施形態のソフトエラー耐性強化ラッチ回路を示す図である。
【図１１】 （Ａ）及び（Ｂ）は本発明の第６実施形態の容量付加部を示し、（Ａ）は図１０中のクロッックトインバータのレイアウトパターン図であり、（Ｂ）は（Ａ）中の１１Ｂ−１１Ｂ線に沿った断面図である。
【図１２】 （Ａ）〜（Ｃ）は、本発明の第６実施形態の容量付加部を示し、（Ａ）は図１１（Ｂ）の変形例を示す断面図であり、（Ｂ）は図１１（Ａ）中の１２Ｂ−１２Ｂ線に沿った断面図であり、（Ｃ）は（Ｂ）の変形例を示す断面図である。
【図１３】 （Ａ）〜（Ｃ）は、本発明の第７実施形態の容量付加部及びその付近を示す図であり、（Ａ）は図７中の容量付加部及びその付近のレイアウトパターン図であり、（Ｂ）は（Ａ）の回路図であり、（Ｃ）は（Ａ）中の１３Ｃ−１３Ｃ線に沿った断面図である。
【図１４】 （Ａ）〜（Ｃ）は、本発明の第８実施形態の容量付加部及びその付近を示す図であり、（Ａ）は図７中の容量付加部及びその付近のレイアウトパターン図であり、（Ｂ）は（Ａ）の回路図であり、（Ｃ）は（Ａ）中の１４Ｃ−１４Ｃ線に沿った断面図である。
【図１５】 （Ａ）及び（Ｂ）は、本発明の第９実施形態の容量付加部及びその付近を示す図であり、（Ａ）は図７中の容量付加部及びその付近のレイアウトパターン図であり、（Ｂ）は（Ａ）中の１５Ｂ−１５Ｂ線に沿った断面図である。
【図１６】 （Ａ）及び（Ｂ）は、本発明の第１０実施形態の容量付加部及びその付近を示す図であり、（Ｂ）は（Ａ）中の１６Ｂ−１６Ｂ線に沿った断面図である。
【図１７】 本発明の第１１実施形態の、図１３（Ｃ）に類似した断面図である。
【図１８】 本発明の第１２実施形態の容量付加部及びその付近を示す、図１５（Ｂ）に類似した断面図である。
【符号の説明】
１０ コンピュータ
１１〜１３ 記憶部
２０、２１、２４ インバータ
２２、２３、２５ 転送ゲート
２２Ｐ、２０１、２１１、２６１、２６２ ＰＭＯＳトランジスタ
２２Ｎ、２０２、２１２、２６３、２６４ ＮＭＯＳトランジスタ
２６、２７ クロックトインバータ
３０ ｐ-形基板
３１Ｐ、３３Ｐ、４１Ｐ ｐ+形領域
３２Ｐ ｐ++形領域
３１Ｎ、３３Ｎ、４５〜４８、４６Ａ ｎ+形領域
３２Ｎ、４１Ｎ ｎ++形領域
４２ ｎ+形ウェル
３７Ｐ、３７Ｎ，３８、５０〜５２、５０Ａ ゲートライン
５６ 配線
５１Ａ、５４ メタル配線
５５ 絶縁膜
Ｃ１〜Ｃ４ 容量付加部
ＮＤ１〜ＮＤ３ ノード
ＶＤＤ 電源供給線
ＧＮＤ グランド線
ＩＮ、＊ＩＮ 入力
ＯＵＴ 出力
ＣＬＫ、＊ＣＬＫ クロック
【発明の属する技術分野】
本発明は、ソフトエラー耐性強化ラッチ回路及びこの回路を含む半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路においては、パッケージや配線などに不純物として含まれている微量のウランやトリウムの放射性同位元素が崩壊する時にα線を放出する。このα線が半導体基板に入射すると、その経路に沿って電子−正孔対が発生する。例えば５Ｍｅｖのα粒子がＳｉ基板に入射すると、α線１個当たり約１０6個の電子−正孔対が発生する。これにより、記憶状態が反転するというソフトエラーが生ずる。
【０００３】
このソフトエラーは、低電圧化と素子の微細化が進むほど顕著になり、ＤＲＡＭのみならず、ＳＲＡＭでも問題となっている。
【０００４】
従来ではソフトエラー耐性強化のために、メモリセルに容量を付加していた。
【０００５】
【発明が解決しようとする課題】
しかし、容量付加により動作速度が遅くなり、また、面積が広くなって集積度が低下する。
【０００６】
また、メモリの周辺回路、例えばアドレスバッファレジスタのビットがソフトエラーで反転すると、誤ったアドレスの内容をアクセスすることになる。メモリセルのソフトエラーの場合にはＥＣＣ回路によりエラーを訂正することが可能であるが、メモリの周辺回路のラッチ回路でソフトエラーが生じた場合にはこれを訂正することができない。上記低電圧化と素子の微細化が進むと臨界容量が小さくなって、このラッチ回路でもソフトエラーが生ずる。
【０００７】
本発明の目的は、このような問題点に鑑み、動作速度の低下を抑制してソフトエラー耐性を強化することが可能なソフトエラー耐性強化ラッチ回路及びこの回路を含む半導体装置を提供することにある。
【０００８】
本発明の他の目的は、集積度の低下を抑制してソフトエラー耐性を強化することが可能なソフトエラー耐性強化ラッチ回路及びこの回路を含む半導体装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
請求項１のソフトエラー耐性強化ラッチ回路では、例えば図７に示す如く、
第１スイッチ回路（２３）と、
入力端が該第１スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、インバータとして機能可能な第２論理回路（２１）と、
該第２論理回路の出力端と該第１論理回路の入力端との間に接続された第２スイッチ回路（２２）と、
該第２論理回路の出力ノードに容量を付加する容量付加部（Ｃ１）とを有し、該第１スイッチ回路と該第２スイッチ回路とが排他的にオン／オフ制御される。
【００１０】
このソフトエラー耐性強化ラッチ回路によれば、第１スイッチ回路がオンで第２スイッチ回路がオフであるとき、第１論理回路の入力ノードに容量付加部の容量が付加されないので、ソフトエラー耐性強化用容量付加部を備えても、書き込み動作速度が低下しない。
【００１１】
請求項２のソフトエラー耐性強化ラッチ回路では、例えば図８に示す如く、
第１スイッチ回路（２３）と、
入力端が該第１スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、インバータとして機能可能な第２論理回路（２１）と、
該第２論理回路の出力端と該第１論理回路の入力端との間に接続された第２スイッチ回路（２２）と、
入力端が該第１論理回路の入力端に接続され、インバータとして機能可能な第３論理回路（２４）と、
該第３論理回路の出力端と該第１論理回路の出力端との間に接続された第３スイッチ回路（２５）と、
該第３論理回路の出力ノードに容量を付加する容量付加部（Ｃ２）とを有し、該第１スイッチ回路と該第２スイッチ回路とが排他的にオン／オフ制御され、該第２スイッチ回路と該第３スイッチ回路とが共通にオン／オフ制御される。
【００１２】
このソフトエラー耐性強化ラッチ回路によれば、第１スイッチ回路がオンで第２及び第３スイッチ回路がオフであるとき、第１論理回路の出力ノードに容量付加部の容量が付加されないので、ソフトエラー耐性強化用容量付加部を備えても、書き込み動作速度が低下しない。
【００１３】
請求項３のソフトエラー耐性強化ラッチ回路では、請求項２において例えば図９に示す如く、上記第２論理回路の出力ノードに容量を付加する容量付加部（Ｃ１）をさらに有する。
【００１４】
請求項４のソフトエラー耐性強化ラッチ回路では、例えば図１０に示す如く、
スイッチ回路（２７）と、
入力端が該スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、出力ノードと第１端との間及び該出力ノードと第２端との間が同時にオン／オフ制御されるスイッチ回路部（２６２、２６３）と、該スイッチ回路部の該第１端と第１電源電位供給線との間に接続された第１トランジスタ回路部（２６１）と、該スイッチ回路部の該第２端と第２電源電位供給線との間に接続された第２トランジスタ回路部（２６４）とを備え、該スイッチ回路部がオンのときインバータとして機能可能であり、該スイッチ回路部がオフのとき該出力ノードが高インピーダーンス状態になる第２論理回路（２６）と、
該第１トランジスタ回路部に容量を付加する第１容量付加部（Ｃ３）と、
該第２トランジスタ回路部に容量を付加する第２容量付加部（Ｃ４）と、
を有し、該スイッチ回路と該スイッチ回路部とが排他的にオン／オフ制御される。
【００１５】
このソフトエラー耐性強化ラッチ回路によれば、スイッチ回路がオンでスイッチ回路部がオフであるとき、第２論理回路の出力ノードに第１及び第２容量付加部の容量が付加されないので、ソフトエラー耐性強化用第１及び第２容量付加部を備えても、書き込み動作速度が低下しない。
【００１６】
請求項５のソフトエラー耐性強化ラッチ回路では、請求項１乃至４のいずれか１つにおいて、上記第１論理回路（２０）はインバータである。
【００１７】
請求項６のソフトエラー耐性強化ラッチ回路では、請求項１乃至３のいずれか１つにおいて、上記第２論理回路はインバータである。
【００１８】
請求項７のソフトエラー耐性強化ラッチ回路では、請求項４において、上記第２論理回路はクロックトインバータである。
【００１９】
請求項８のソフトエラー耐性強化ラッチ回路では、請求項１乃至３のいずれか１つにおいて、上記第１スイッチ回路はＮチャンネルＭＩＳトランジスタとＰチャンネルＭＩＳトランジスタとが並列接続された転送ゲートである。
【００２０】
請求項９のソフトエラー耐性強化ラッチ回路では、請求項４において、上記第１スイッチ回路はクロックトインバータである。
【００２１】
請求項１０のソフトエラー耐性強化ラッチ回路では、請求項１乃至３のいずれか１つにおいて、上記第２スイッチ回路はＮチャンネルＭＩＳトランジスタとＰチャンネルＭＩＳトランジスタとが並列接続された転送ゲートである。
【００２２】
請求項１１のソフトエラー耐性強化ラッチ回路では、請求項１乃至９のいずれか１つにおいて例えば図１１（Ｂ）に示す如く、
上記第２論理回路はその上記出力ノードの一部としてＭＩＳトランジスタのドレイン領域（３２Ｎ）を有し、
上記容量付加部は、該ドレイン領域の不純物濃度を該ＭＩＳトランジスタのソース領域（３３Ｎ）のそれより高くすることにより形成されている。
【００２３】
このソフトエラー耐性強化ラッチ回路によれば、チップ面積の増加が避けられる。
【００２４】
請求項１２のソフトエラー耐性強化ラッチ回路では、請求項１乃至８のいずれか１つにおいて例えば図１２（Ａ）に示す如く、
上記第２論理回路はその上記出力ノードの一部としてＭＩＳトランジスタのドレイン領域（３２Ｎ）を有し、
上記容量付加部は、該ドレイン領域と接する基板又はウェルの部分の不純物濃度を、該ＭＩＳトランジスタのソース領域（３３Ｎ）と接する該基板又は該ウェルの部分のそれより高くすることにより形成されている。
【００２５】
このソフトエラー耐性強化ラッチ回路によれば、チップ面積の増加が避けられ、しかも、請求項１２の場合よりも容量付加部の容量を大きくすることができる。
【００２６】
請求項１３のソフトエラー耐性強化ラッチ回路では、請求項１乃至８のいずれか１つにおいて例えば図１３（Ｃ）に示す如く、
上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４７）を有し、
上記容量付加部は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４７）を該ドレイン領域と共有する第２ＭＩＳトランジスタのゲート容量であり、該第２ＭＩＳトランジスタがオンになる電位がそのゲート電極（５１）に供給され、上記第２スイッチ回路は、該第２ＭＩＳトランジスタと隣り合い一方の電極（４６）を該第２ＭＩＳトランジスタの他方の電極と共有する第３ＭＩＳトランジスタを有する。
【００２７】
このソフトエラー耐性強化ラッチ回路によれば、容量付加部の幅が第２ＭＩＳトランジスタのゲート幅となるので、その面積を狭くすることができる。
【００２８】
請求項１４のソフトエラー耐性強化ラッチ回路では、請求項１３において例えば図１７に示す如く、上記第２ＭＩＳトランジスタのゲート絶縁膜は、その誘電率が上記第１ＭＩＳトランジスタのそれより大きい。
【００２９】
このソフトエラー耐性強化ラッチ回路によれば、同じ面積で請求項１３の場合よりも付加容量を大きくすることができる。
【００３０】
請求項１５のソフトエラー耐性強化ラッチ回路では、請求項１乃至８のいずれか１つにおいて例えば図１４（Ｃ）に示す如く、
上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４６）を有し、
上記第２スイッチ回路は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４６）を該第１ＭＩＳトランジスタの該ドレイン領域と共有する第２ＭＩＳトランジスタを有し、
上記容量付加部は、該第２ＭＩＳトランジスタのゲート電極の面積を、該第１ＭＩＳトランジスタのそれより広くすることにより形成されている。
【００３１】
このソフトエラー耐性強化ラッチ回路によれば、新たな素子を追加する必要がないので、構成が簡単になると共に、容量付加部を形成することによる面積増加を少なくすることができる。
【００３２】
請求項１６のソフトエラー耐性強化ラッチ回路では、請求項１乃至８のいずれか１つにおいて例えば図１５（Ｂ）に示す如く、
上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４６Ａ）を有し、
上記第２スイッチ回路は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４６Ａ）を該第１ＭＩＳトランジスタの該ドレイン領域と共有する第２ＭＩＳトランジスタを有し、
上記容量付加部は、該ドレイン領域の上方に導体電極（５１Ａ）が絶縁膜を介して配置されることにより形成されている 。
【００３３】
このソフトエラー耐性強化ラッチ回路によれば、容量付加部を形成することにより増加する面積に対する容量付加部の容量の割合が請求項１３の場合よりも大きくなる。
【００３４】
請求項１７のソフトエラー耐性強化ラッチ回路では、請求項１６において例えば図１５に示す如く、上記導体電極（５１Ａ）は、基準電位が供給されるメタル配線であり、半導体基板に最も近い第１配線層よりも該半導体基板に接近して形成されている。
【００３５】
請求項１８のソフトエラー耐性強化ラッチ回路では、請求項１６において例えば図１６に示す如く、上記導体電極は、基準電位が供給されるメタル配線（５４）であり、半導体基板に最も近い第１メタル配線層に形成され、該メタル配線の上記ドレイン領域（４６）と対向する面が該ドレイン領域側へ突出している。
【００３６】
このソフトエラー耐性強化ラッチ回路によれば、請求項１６の場合よりも、容量付加部を形成することによる面積増加を少なくすることができる。
【００３７】
請求項１９のソフトエラー耐性強化ラッチ回路では、請求項１６乃至１８のいずれか１つにおいて例えば図１８に示す如く、上記ドレイン領域（４６Ａ）の上記導体電極側の面に、他の導体電極（５６）が接合されている。
【００３８】
このソフトエラー耐性強化ラッチ回路によれば、付加容量をさらに大きくすることができる。
【００３９】
請求項２０の半導体装置では、請求項１乃至８のいずれか１つに記載のソフトエラー耐性強化ラッチ回路が半導体チップに形成されている。
【００４７】
【発明の実施の形態】
以下、図面を参照して本発明実施形態を説明する。
【００４８】
［第１実施形態］
図１は、半導体集積回路の設計データ及びα線に関するデータを用いてソフトエラー耐性を強化するためのエンジニアリングチェンジを行うソフトエラー耐性強化設計装置の概略を示す機能ブロック図である。
【００４９】
この処理はコンピュータ１０により記憶部１１〜１３のデータを参照して行われ、図１ではこの処理をステップＳ０〜Ｓ７で示している。
【００５０】
記憶部１１及び１２には、設計データが格納されている。記憶部１１には、階層構造で記述されたセル名、セル機能名及びセル間接続、セルの閾値電圧、最下位階層のセル内素子名、素子機能名及び素子間接続、並びに、素子の入出力容量及び配線容量などの回路データが格納されてる。記憶部１２には、素子名と対応させて素子の立体構造を示すデータ、すなわち、レイアウトデータ及び半導体基板の深さ方向の不純物濃度を示すプロセスデータが格納されている。
【００５１】
記憶部１３には、α線阻止能を表す式の係数値及びα線エネルギーの関数であるα線入射確率などのα線に関するデータが格納されている。
【００５２】
以下、括弧内は図１中のステップ識別符号である。
【００５３】
（Ｓ０）記憶部１３から、半導体基板の阻止能係数値を読み込み、これを用いて図３に示すようなα線入射エネルギーＥαと、このα線がＳｉ基板に入射したときの飛程Ｌと、発生した正負電荷の合計量Ｑｔとの関係を示すテーブルを作成する。このテーブルは、素子構造によらない一般的な関係を示しており、予めこのテーブルを作成しておくことにより後述の収集電荷量Ｑｃの計算を効率よく行うためのものである。
【００５４】
（Ｓ１）ソフトエラーに対する保護対象のセル名、本実施形態では、メモリの周辺回路に含まれているラッチ回路のセル名を読み込む。ラッチ回路であるかどうかは、上記セル機能名に例えば「LATCH」が含まれているかどうかにより判定する。
【００５５】
（Ｓ２）ステップＳ１で読み込むべきセル名が無くなった場合には処理を終了し、有ればステップＳ３へ進む。
【００５６】
（Ｓ３）α線がドレイン領域に入射したときの最大収集電荷量Ｑｃを算出する。
【００５７】
ここで、保護対象及びソフトエラーの発生について説明する。
【００５８】
図４は、保護対象のラッチ回路を示す。
【００５９】
この回路では、インバータ２０の出力端がインバータ２１の入力端に接続され、インバータ２１の出力端がノードＮＤ１、転送ゲート２２及びノードＮＤ２を介してインバータ２０の入力端に接続されている。ノードＮＤ２には転送ゲート２３の出力端が接続され、入力＊ＩＮが転送ゲート２３を介してインバータ２０に供給される。容量Ｃ１（容量付加部）は、ソフトエラー耐性強化のためのものであり、後述のステップＳ７においてノードＮＤ２に付加される。
【００６０】
転送ゲート２２は、ＰＭＯＳトランジスタ２２ＰとＮＭＯＳトランジスタ２２Ｎとが並列接続された構成であり、転送ゲート２３についても同様である。ＰＭＯＳトランジスタ２２Ｐ及びＮＭＯＳトランジスタ２２ＮのゲートにはそれぞれクロックＣＬＫ及びこれと相補的なクロック＊ＣＬＫが供給される。転送ゲート２２と２３とは、クロックＣＬＫ及び＊ＣＬＫにより排他的にオン／オフ制御される。すなわち、転送ゲート２２と２３の一方がオンのとき他方はオフになる。
【００６１】
転送ゲート２３がオンで転送ゲート２２がオフのとき、入力＊ＩＮがインバータ２０の入力端に伝達されて出力ＯＵＴの論理値が入力＊ＩＮのそれを反転したものとなる。次に転送ゲート２３がオフ、転送ゲート２２がオンにされてデータラッチ状態となる。インバータ２１はこのラッチ状態を維持するためのものであるので、そのトランジスタサイズはインバータ２０のそれよりも小さい。
【００６２】
ＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２１２のソース領域はそれぞれ電源供給線ＶＤＤ及びグランド線に接続されているので、ＰＭＯＳトランジスタ２１１又はＮＭＯＳトランジスタ２１２のソース領域にα線が入射してもソフトエラーは生じ難い。これに対し、ＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２１２のドレイン領域と導通している配線はラッチ回路内の一部のみであるので、ＰＭＯＳトランジスタ２１１又はＮＭＯＳトランジスタ２１２のドレイン領域にα線が入射した場合にはソフトエラーが生じ易い。
【００６３】
図５（Ａ）は、ＮＭＯＳトランジスタ２１２のパターンを示しており、ｎ形のソースＳとドレインＤとが離間して形成され、ソースＳとドレインＤの間の上方に不図示のゲート酸化膜を介してゲートＧが形成されている。
【００６４】
図５（Ｂ）は、図５（Ａ）に示すα線の飛跡に沿ったＮＭＯＳトランジスタ２１２の断面図である。ドレインＤとｐ-形基板との接合部に形成された空乏層をα線が通過すると、空乏層での電界により、生成された電子及び正孔がそれぞれドレインＤ側及び基板側へドリフトする。このドリフト電荷により電界が形成されて、ファネリング効果によりドレインＤへの電子収集量が増加する。また、基板中で拡散した電子の一部がドレインＤに収集される。ドレインＤへの収集電荷量が臨界電荷量を超えると、インバータ２０の入力端が低レベルに遷移してソフトエラーが生ずる。
【００６５】
ソフトエラー耐性を強化するためには、ノードＮＤ１に容量Ｃ１を付加すればよい。容量Ｃ１の付加は動作速度の低下とチップ面積の増加を招くので、必要最小限の値にすべきである。そこで、以下のような計算を行う。
【００６６】
図２は、図１のＳ３の詳細を示すフローチャートである。
【００６７】
（Ｓ３１）最悪条件の下でソフトエラーが生じないような容量Ｃ１を決定するために、図５（Ａ）及び（Ｂ）において空乏層通過距離が最も長くなるα線の飛跡を求める。この飛跡を求めるために、ラッチ回路内のＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２１２のドレインの構造を記憶部１２から読み込む。
【００６８】
（Ｓ３２）α線飛跡に沿った発生電荷を求める。
【００６９】
（Ｓ３３）α線のエネルギーＥαの関数であるα線入射確率を記憶部１３から読み込み、また、ステップＳ０で作成したテーブルを参照して、上記条件の下で収集電荷量Ｑｃを算出する。
【００７０】
α線入射により生ずる電子−正孔対の個数はα線の飛跡の位置により異なり、α線が止まる直前で最大となるが、収集電荷量Ｑｃの計算条件と発生電荷量Ｑｔとの関係を予め近似的に求めておくことにより発生電荷量Ｑｔを用いて収集電荷量Ｑｃを計算することができる。
【００７１】
（Ｓ４）ステップＳ１で読み込んだセル名のラッチ回路について、臨界電荷量Ｑｃｒｔ＝Ｃ・（Ｖ−Ｖｔｈ）を算出する。容量Ｃは、例えば図４の場合、転送ゲート２２がオフ、転送ゲート２３がオンでノードＮＤ１と導通している部分の寄生容量である。Ｖｔｈはインバータ２０の閾値電圧である。Ｖは、α粒子入射直前のノードＮＤ１の電圧である。電圧Ｖが閾値電圧Ｖｔｈに接近している場合には、臨界電荷量Ｑｃｒｔは小さいがその状態のときのα線入射確率は小さい。
【００７２】
（Ｓ５）Ｑｃ≦Ｑｃｒｔであればソフトエラーが生じないと考えられるのでステップＳ１に戻る。Ｑｃ＞Ｑｃｒｔであれば、ステップＳ６へ進む。
【００７３】
（Ｓ６）Ｑｃ＝（Ｃ＋ΔＣ）（Ｖ−Ｖｔｈ）を満たす不足容量ΔＣを算出し、これを図４の付加容量Ｃ１とする。
【００７４】
（Ｓ７）ノードＮＤ２に容量Ｃ１が付加されるように素子構造を変更する。例えばＰＭＯＳトランジスタ２０１及びＮＭＯＳトランジスタ２０２のゲート面積を広くする。この変更に対応して素子名を変更し、変更した素子構造及び素子名を対応させて記憶部１２に格納し、記憶部１１内の対応する素子名を変更する。次にステップＳ１へ戻る。
【００７５】
同一構成及び同一サイズのラッチ回路については同一結果が得られるので、その１つのみについて計算をすればよい。
【００７６】
本第１実施形態では、メモリの周辺回路に含まれるラッチ回路に対し容量を付加しているので、アドレスバッファレジスタ等のビット反転による修正不可能なソフトエラーを防止することができる。
【００７７】
また、図１のステップＳ５でＱｃ＞Ｑｃｒｔと判定されたときのみ、ソフトエラー防止のための必要最小限の容量ΔＣを付加するので、ラッチ回路の動作速度の遅延及びチップ面積の増加を最小にすることができる。
【００７８】
なお、ステップＳ３での収集電荷量Ｑｃの近似の程度に応じて、ステップＳ６の不足容量ΔＣの計算式を変えてもよい。
【００７９】
ステップＳ７で容量ΔＣを付加する他の位置については、以下の第２〜５実施形態において説明する。また、付加容量ΔＣの具体的構成については、以下の第６〜１２実施形態において説明する。
【００８０】
［第２実施形態］
図６（Ａ）は、図４においてノードＮＤ２に容量Ｃ１を付加しない場合の入力ＩＮとノードＮＤ２と出力ＯＵＴの電圧波形を示す。ここに入力ＩＮは、ＩＮ＝ＶＤＤ−＊ＩＮである。
【００８１】
図６（Ｂ）は、図４においてノードＮＤ２に容量Ｃ１を付加した場合の入力ＩＮとノードＮＤ２と出力ＯＵＴの電圧波形を示す。
【００８２】
容量Ｃ１の付加によりノードＮＤ２の立ち下がりの傾斜が緩やかになるため、出力ＯＵＴが遅延する。この遅延を防止するために、本発明の第２実施形態では、図１のステップＳ７において、図７に示す如くインバータ２１と転送ゲート２２の間のノードＮＤ１に容量Ｃ１を付加している。
【００８３】
転送ゲート２３がオンのとき転送ゲート２２がオフであるので、図６（Ｂ）に示すような動作遅延がなくなり、ノードＮＤ２及び出力ＯＵＴの電圧波形は図６（Ａ）に示すような容量Ｃ１が無い場合と同じになる。
【００８４】
［第３実施形態］
図７の回路では、図１のステップＳ７でインバータ２０の出力ノードに容量ΔＣを付加すると、出力信号ＯＵＴのエッジが鈍って動作が遅延する。
【００８５】
そこで、本発明の第３実施形態のソフトエラー耐性強化ラッチ回路ではこれを防止するために、図８に示す如く、インバータ２０の入力端にインバータ２４の入力端が接続され、インバータ２４の出力端が転送ゲート２５を介してインバータ２０の出力端に接続されている。転送ゲート２５は、転送ゲート２２と共通にオン／オフ制御される。
【００８６】
転送ゲート２３がオンのとき、転送ゲート２２及び２５がオフであるので、インバータ２４がオンになることによる出力ＯＵＴの遅延が防止される。転送ゲート２３がオフになると転送ゲート２２及び２５がオンになり、転送ゲート２２、インバータ２４が並列接続されるので、インバータ２０及び２４のトランジスタサイズを図７のインバータ２０のそれよりも小さくすることができ、これによりラッチ回路の書き込み動作が高速化される。
【００８７】
［第４実施形態］
図９は、本発明の第４実施形態のソフトエラー耐性強化ラッチ回路を示す。
【００８８】
この回路では、図１のステップＳ７において図８の回路にさらに、インバータ２１の出力ノードＮＤ１にも容量Ｃ１が付加されている。
【００８９】
［第５実施形態］
図１０は、本発明の第５実施形態のソフトエラー耐性強化ラッチ回路を示す。
【００９０】
この回路では、図７のインバータ２１及び転送ゲート２２の替わりにクロックトインバータ２６を用い、図７の転送ゲート２３とその前段に接続される不図示のインバータの替わりにクロックトインバータ２７を用いている。
【００９１】
クロックトインバータ２６のトランジスタサイズは、インバータ２０のそれよりも小さい。クロックトインバータ２６では、電源供給線ＶＤＤとグランド線との間にＰＭＯＳトランジスタ２６１、２６２、ＮＭＯＳトランジスタ２６３及び２６４が直列接続されている。クロックトインバータ２７についてもクロックトインバータ２６と同様である。ＰＭＯＳトランジスタ２６２及びＮＭＯＳトランジスタ２６３のゲートにはそれぞれクロックＣＬＫ及び＊ＣＬＫが供給される。
【００９２】
クロックＣＬＫ及び＊ＣＬＫがそれぞれ低レベル及び高レベルのときにＰＭＯＳトランジスタ２６２及びＮＭＯＳトランジスタ２６３がオンになって、クロックトインバータ２６がインバータとして機能する。クロックＣＬＫ及び＊ＣＬＫがそれぞれ高レベル及び低レベルのときには、ＰＭＯＳトランジスタ２６２及びＮＭＯＳトランジスタ２６３がオフになってクロックトインバータ２６の出力が高インピーダンス状態となる。
【００９３】
クロックトインバータ２６の出力が高インピーダンス状態のときクロックトインバータ２７はインバータとして機能し、クロックトインバータ２６がインバータとして機能するとき、クロックトインバータ２７の出力は高インピーダンス状態となる。
【００９４】
図７の付加容量Ｃ１に対応して、図１０ではＰＭＯＳトランジスタ２６１及びＮＭＯＳトランジスタ２６４のドレインにそれぞれ容量Ｃ３及びＣ４が付加されている。このようにすれば、書き込み状態でクロックトインバータ２６の出力が高インピーダーンス状態となるので、ノードＮＤ１の容量に容量Ｃ３及びＣ４が付加されず、書き込みが高速に行われる。
【００９５】
［第６実施形態］
図１１（Ａ）及び（Ｂ）並びに図１２（Ａ）〜（Ｃ）は、本発明の第６実施形態の容量付加部及びその付近を示す図である。
【００９６】
図１１（Ａ）は、図１０中のクロックトインバータ２６のレイアウトパターン図であり、図１１（Ｂ）は図１１（Ａ）中の１１Ｂ−１１Ｂ線に沿った断面図である。
【００９７】
これらの図中、３０はｐ-形基板、３１Ｐ、３２Ｐ及び３３Ｐはｐ形領域、３１Ｎ、３２Ｎ及び３３Ｎはｎ形領域である。×印を付した３４Ｐ、３５Ｐ及び３６Ｐはｎ形領域と第１層配線とのコンタクトであり、×印を付した３４Ｎ、３５Ｎ及び３６Ｎはｐ形領域と第１層配線とのコンタクトである。３７Ｐ、３７Ｎ及び３８はゲートラインである。また、３９はフィールド酸化膜、４０は絶縁膜である。
【００９８】
ＰＭＯＳトランジスタ２６１では、そのドレインであるｎ++形領域３２Ｎの不純物濃度がソースであるｎ+形領域３３Ｎのそれよりも高くされている。これにより、ｎ++形領域３２Ｎとｐ-形基板３０との接合容量が増加し、その増加分容量Ｃ３がＰＭＯＳトランジスタ２６１のドレイン・ソース間に付加されたことになる。このようにして容量付加部Ｃ３を形成することにより、チップ面積の増加が避けられる。
【００９９】
図１２（Ａ）は、図１１（Ｂ）の変形例であり、ｎ++形領域３２Ｎに接してｐ+形領域４１Ｐが形成されている。これにより、ｎ++形領域３２Ｎとｐ+形領域４１Ｐの接合容量が図１１（Ｂ）のｎ++形領域３２Ｎとｐ-形基板３０との接合容量よりも増加して、付加容量Ｃ３が増加する。
【０１００】
図１２（Ｂ）は、図１１（Ａ）中の１２Ｂ−１２Ｂ線に沿った断面図である。
【０１０１】
この図中、４２はｎ+形ウェルである。
【０１０２】
ＰＭＯＳトランジスタ２６１では、そのドレインであるｐ++形領域３２Ｐの不純物濃度がソースであるｐ+形領域３３Ｐのそれよりも高くされている。これにより、ｐ++形領域３２Ｐとｎ+形ウェル４２との接合容量が増加し、その増加分容量Ｃ４がＮＭＯＳトランジスタ２６４のドレイン・ソース間に付加されたことになる。このようにして容量付加部Ｃ４を形成することにより、チップ面積の増加が避けられる。
【０１０３】
図１２（Ｃ）は、図１２（Ｂ）の変形例であり、ｐ++形領域３２Ｐに接してｎ++形領域４１Ｎが形成されている。これにより、ｐ++形領域３２Ｐとｎ++形領域４１Ｎの接合容量が図１２（Ｂ）のｐ++形領域３２Ｐとｎ+形ウェル４２との接合容量よりも増加して、付加容量Ｃ４が増加する。
【０１０４】
［第７実施形態］
図１３（Ａ）〜（Ｃ）は、本発明の第７実施形態の容量付加部及びその付近を示す図である。
【０１０５】
図１３（Ａ）は、図７のＮＭＯＳトランジスタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ２２Ｎの部分のレイアウトパターン図である。図１３（Ｂ）はこのパターンの回路図であり、図１３（Ｃ）は図１３（Ａ）中の１３Ｃ−１３Ｃ線に沿った断面図である。
【０１０６】
４５〜４８はｎ+形領域であり、４９はｎ+形領域４８と第１配線層のグランド線ＧＮＤとの間のコンタクトであり、５０〜５２はゲートラインである。ＮＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２２Ｎとの間のトランジスタが容量付加部Ｃ１として用いられ、そのゲートが電源供給線ＶＤＤに接続されている。このように容量付加部Ｃ１を形成すれば、容量付加部Ｃ１の幅がゲートライン５１の幅となるので、その面積を狭くすることができる。
【０１０７】
［第８実施形態］
図１４（Ａ）〜（Ｃ）は、本発明の第８実施形態の容量付加部及びその付近を示す図である。
【０１０８】
図１４（Ａ）は、図７のＮＭＯＳトランジスタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ２２Ｎの部分のレイアウトパターン図である。図１４（Ｂ）はこのパターンの回路図であり、図１４（Ｃ）は図１４（Ａ）中の１４Ｃ−１４Ｃ線に沿った断面図である。
【０１０９】
この回路では、図１３中の容量付加部Ｃ１のトランジスタを用いる替わりに、ＮＭＯＳトランジスタ２２Ｎのゲートライン５０Ａを図１３のゲートライン５０よりも幅広にして、ゲートライン５０Ａのゲート容量を増加させることにより、その増加分である図７の容量付加部Ｃ１を形成している。
【０１１０】
このように容量付加部Ｃ１を形成すれば、新たな素子を追加する必要がないので、構成が簡単になると共に、容量付加部Ｃ１を形成することによる面積増加を少なくすることができる。
【０１１１】
［第９実施形態］
図１５（Ａ）及び（Ｂ）は、本発明の第９実施形態の容量付加部及びその付近を示す図である。
【０１１２】
図１５（Ａ）は、図７のＮＭＯＳトランジスタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ２２Ｎの部分のレイアウトパターン図である。図１５（Ｂ）は、図１５（Ａ）中の１５Ｂ−１５Ｂ線に沿った断面図である。
【０１１３】
この回路では、図１３（Ｃ）のｎ+形領域４６と４７とを連続させてｎ+形領域４６Ａを形成し、その上の絶縁膜を薄くしてこの絶縁膜上にメタル配線５１Ａを形成し、メタル配線５１Ａをグランド線ＧＮＤに接続している。絶縁膜を薄くしている部分は、図１５（Ａ）中に示す点線の範囲５３である。
【０１１４】
このように容量付加部Ｃ１を形成すれば、このために増加する面積に対する付加容量の割合が図１３の場合よりも大きくなる。
【０１１５】
［第１０実施形態］
図１６（Ａ）及び（Ｂ）は、本発明の第１０実施形態の容量付加部及びその付近を示す図である。
【０１１６】
図１６（Ａ）は、図７のＮＭＯＳトランジスタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ２２Ｎの部分のレイアウトパターン図である。図１６（Ｂ）は図１６（Ａ）中の１６Ｂ−１６Ｂ線に沿った断面図である。
【０１１７】
この回路では、図１５（Ｂ）のメタル配線５１Ａの替わりに、ｎ+形領域４６の上方の第１層配線メタル配線５４を形成し、そのｎ+形領域４６と対向する面の中央部をｎ+形領域４６側へ突出させ、メタル配線５４をグランド線ＧＮＤとすることにより、図７の容量付加部Ｃ１を形成している。
【０１１８】
このように容量付加部Ｃ１を形成すれば、ｎ+形領域４６の幅を図１５の４５Ａのそれより狭くすることができるので、容量付加部Ｃ１を形成することによる面積増加を少なくすることができる。
【０１１９】
［第１１実施形態］
図１７は、本発明の第１１実施形態の容量付加部及びその付近を示す、図１３（Ｃ）に類似した断面図である。
【０１２０】
この回路では、図１３（Ｃ）のゲートライン５１とｐ-形基板３０との間のゲート酸化膜の替わりに、これよりも（隣のトランジスタのそれよりも）誘電率の高い絶縁膜５５が形成されている。これにより、同じ面積で図１３（Ｃ）の場合よりも付加容量Ｃ１を大きくすることができる。
【０１２１】
［第１２実施形態］
図１８は、本発明の第１２実施形態の容量付加部及びその付近を示す、図１５（Ｂ）に類似した断面図である。
【０１２２】
この回路では、図１５（Ｂ）のｎ+形領域４６Ａ上に配線５６が接合されている。これにより、図１５（Ｂ）の場合よりも付加容量Ｃ１を大きくすることができる。
【０１２３】
なお、本発明には外にも種々の変形例が含まれる。
【０１２４】
例えば、論理回路としてのインバータは、ナンドゲートやノアゲートなどのように、その一方の入力端に所定の論理値を供給することによりインバータとして機能するものであってもよい。この場合、該一方の入力端に供給する論理値によりラッチ回路を強制的にセットし又はリセットすることができる。同様に、論理回路としてのクロックトインバータは、クロックトナンドゲートやクロックトノアゲートなどであってもよい。
【０１２５】
また、ソフトエラー耐性強化設計装置の処理対象としてはメモリに限定されない。
【図面の簡単な説明】
【図１】 半導体集積回路の設計データ及びα線に関するデータを用いてソフトエラー耐性を強化するためのエンジニアリングチェンジを行うソフトエラー耐性強化設計装置の概略を示す機能ブロック図である。
【図２】 図１中のステップＳ３の詳細を示すフローチャートである。
【図３】 α線入射エネルギーＥαとこのα線がＳｉ基板に入射したときの飛程Ｌと発生電荷量Ｑｔとの関係を示すテーブルである。
【図４】 保護対象のラッチ回路を示す図である。
【図５】 （Ａ）は、ＭＯＳトランジスタのパターンに対するα線の飛跡を示す図であり、（Ｂ）は、（Ａ）に示すα線の飛跡に沿ったＭＯＳトランジスタの断面図である。
【図６】 （Ａ）は図４において容量Ｃ１を付加しない場合の回路の動作を示す電圧波形図であり、（Ｂ）は容量Ｃ１を付加した場合の回路の動作を示す電圧波形図である。
【図７】 本発明の第２実施形態のソフトエラー耐性強化ラッチ回路を示す図である。
【図８】 本発明の第３実施形態のソフトエラー耐性強化ラッチ回路を示す図である。
【図９】 本発明の第４実施形態のソフトエラー耐性強化ラッチ回路を示す図である。
【図１０】 本発明の第５実施形態のソフトエラー耐性強化ラッチ回路を示す図である。
【図１１】 （Ａ）及び（Ｂ）は本発明の第６実施形態の容量付加部を示し、（Ａ）は図１０中のクロッックトインバータのレイアウトパターン図であり、（Ｂ）は（Ａ）中の１１Ｂ−１１Ｂ線に沿った断面図である。
【図１２】 （Ａ）〜（Ｃ）は、本発明の第６実施形態の容量付加部を示し、（Ａ）は図１１（Ｂ）の変形例を示す断面図であり、（Ｂ）は図１１（Ａ）中の１２Ｂ−１２Ｂ線に沿った断面図であり、（Ｃ）は（Ｂ）の変形例を示す断面図である。
【図１３】 （Ａ）〜（Ｃ）は、本発明の第７実施形態の容量付加部及びその付近を示す図であり、（Ａ）は図７中の容量付加部及びその付近のレイアウトパターン図であり、（Ｂ）は（Ａ）の回路図であり、（Ｃ）は（Ａ）中の１３Ｃ−１３Ｃ線に沿った断面図である。
【図１４】 （Ａ）〜（Ｃ）は、本発明の第８実施形態の容量付加部及びその付近を示す図であり、（Ａ）は図７中の容量付加部及びその付近のレイアウトパターン図であり、（Ｂ）は（Ａ）の回路図であり、（Ｃ）は（Ａ）中の１４Ｃ−１４Ｃ線に沿った断面図である。
【図１５】 （Ａ）及び（Ｂ）は、本発明の第９実施形態の容量付加部及びその付近を示す図であり、（Ａ）は図７中の容量付加部及びその付近のレイアウトパターン図であり、（Ｂ）は（Ａ）中の１５Ｂ−１５Ｂ線に沿った断面図である。
【図１６】 （Ａ）及び（Ｂ）は、本発明の第１０実施形態の容量付加部及びその付近を示す図であり、（Ｂ）は（Ａ）中の１６Ｂ−１６Ｂ線に沿った断面図である。
【図１７】 本発明の第１１実施形態の、図１３（Ｃ）に類似した断面図である。
【図１８】 本発明の第１２実施形態の容量付加部及びその付近を示す、図１５（Ｂ）に類似した断面図である。
【符号の説明】
１０ コンピュータ
１１〜１３ 記憶部
２０、２１、２４ インバータ
２２、２３、２５ 転送ゲート
２２Ｐ、２０１、２１１、２６１、２６２ ＰＭＯＳトランジスタ
２２Ｎ、２０２、２１２、２６３、２６４ ＮＭＯＳトランジスタ
２６、２７ クロックトインバータ
３０ ｐ-形基板
３１Ｐ、３３Ｐ、４１Ｐ ｐ+形領域
３２Ｐ ｐ++形領域
３１Ｎ、３３Ｎ、４５〜４８、４６Ａ ｎ+形領域
３２Ｎ、４１Ｎ ｎ++形領域
４２ ｎ+形ウェル
３７Ｐ、３７Ｎ，３８、５０〜５２、５０Ａ ゲートライン
５６ 配線
５１Ａ、５４ メタル配線
５５ 絶縁膜
Ｃ１〜Ｃ４ 容量付加部
ＮＤ１〜ＮＤ３ ノード
ＶＤＤ 電源供給線
ＧＮＤ グランド線
ＩＮ、＊ＩＮ 入力
ＯＵＴ 出力
ＣＬＫ、＊ＣＬＫ クロック
Claims (20)
- 第１スイッチ回路（２３）と、
入力端が該第１スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、インバータとして機能可能な第２論理回路（２１）と、
該第２論理回路の出力端と該第１論理回路の入力端との間に接続された第２スイッチ回路（２２）と、
該第２論理回路の出力ノードに容量を付加する容量付加部（Ｃ１）と、
を有し、該第１スイッチ回路と該第２スイッチ回路とが排他的にオン／オフ制御されることを特徴とするソフトエラー耐性強化ラッチ回路。 - 第１スイッチ回路（２３）と、
入力端が該第１スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、インバータとして機能可能な第２論理回路（２１）と、
該第２論理回路の出力端と該第１論理回路の入力端との間に接続された第２スイッチ回路（２２）と、
入力端が該第１論理回路の入力端に接続され、インバータとして機能可能な第３論理回路（２４）と、
該第３論理回路の出力端と該第１論理回路の出力端との間に接続された第３スイッチ回路（２５）と、
該第３論理回路の出力ノードに容量を付加する容量付加部（Ｃ２）と、
を有し、該第１スイッチ回路と該第２スイッチ回路とが排他的にオン／オフ制御され、該第２スイッチ回路と該第３スイッチ回路とが共通にオン／オフ制御されることを特徴とするソフトエラー耐性強化ラッチ回路。 - 上記第２論理回路の出力ノードに容量を付加する容量付加部（Ｃ１）をさらに有することを特徴とする請求項２記載のソフトエラー耐性強化ラッチ回路。
- スイッチ回路（２７）と、
入力端が該スイッチ回路の一端に接続され、インバータとして機能可能な第１論理回路（２０）と、
入力端が該第１論理回路の出力端に接続され、出力ノードと第１端との間及び該出力ノードと第２端との間が同時にオン／オフ制御されるスイッチ回路部（２６２、２６３）と、該スイッチ回路部の該第１端と第１電源電位供給線との間に接続された第１トランジスタ回路部（２６１）と、該スイッチ回路部の該第２端と第２電源電位供給線との間に接続された第２トランジスタ回路部（２６４）とを備え、該スイッチ回路部がオンのときインバータとして機能可能であり、該スイッチ回路部がオフのとき該出力ノードが高インピーダーンス状態になる第２論理回路（２６）と、
該第１トランジスタ回路部に容量を付加する第１容量付加部（Ｃ３）と、
該第２トランジスタ回路部に容量を付加する第２容量付加部（Ｃ４）と、
を有し、該スイッチ回路と該スイッチ回路部とが排他的にオン／オフ制御されることを特徴とするソフトエラー耐性強化ラッチ回路。 - 上記第１論理回路（２０）はインバータであることを特徴とする請求項１乃至４のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。
- 上記第２論理回路はインバータであることを特徴とする請求項１乃至３のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。
- 上記第２論理回路はクロックトインバータであることを特徴とする請求項４記載のソフトエラー耐性強化ラッチ回路。
- 上記第１スイッチ回路はＮチャンネルＭＩＳトランジスタとＰチャンネルＭＩＳトランジスタとが並列接続された転送ゲートであることを特徴とする請求項１乃至３のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。
- 上記第１スイッチ回路はクロックトインバータであることを特徴とする請求項４記載のソフトエラー耐性強化ラッチ回路。
- 上記第２スイッチ回路はＮチャンネルＭＩＳトランジスタとＰチャンネルＭＩＳトランジスタとが並列接続された転送ゲートであることを特徴とする請求項１乃至３のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。
- 上記第２論理回路はその上記出力ノードの一部としてＭＩＳトランジスタのドレイン領域（３２Ｎ）を有し、
上記容量付加部は、該ドレイン領域の不純物濃度を該ＭＩＳトランジスタのソース領域（３３Ｎ）のそれより高くすることにより形成されている、
ことを特徴とする請求項１乃至９のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。 - 上記第２論理回路はその上記出力ノードの一部としてＭＩＳトランジスタのドレイン領域（３２Ｎ）を有し、
上記容量付加部は、該ドレイン領域と接する基板又はウェルの部分の不純物濃度を、該ＭＩＳトランジスタのソース領域（３３Ｎ）と接する該基板又は該ウェルの部分のそれより高くすることにより形成されている、
ことを特徴とする請求項１乃至８のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。 - 上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４７）を有し、
上記容量付加部は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４７）を該ドレイン領域と共有する第２ＭＩＳトランジスタのゲート容量であり、該第２ＭＩＳトランジスタがオンになる電位がそのゲート電極（５１）に供給され、
上記第２スイッチ回路は、該第２ＭＩＳトランジスタと隣り合い一方の電極（４６）を該第２ＭＩＳトランジスタの他方の電極と共有する第３ＭＩＳトランジスタを有する、
ことを特徴とする請求項１乃至８のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。 - 上記第２ＭＩＳトランジスタのゲート絶縁膜は、その誘電率が上記第１ＭＩＳトランジスタのそれより大きいことを特徴とする請求項１３記載のソフトエラー耐性強化ラッチ回路。
- 上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４６）を有し、
上記第２スイッチ回路は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４６）を該第１ＭＩＳトランジスタの該ドレイン領域と共有する第２ＭＩＳトランジスタを有し、
上記容量付加部は、該第２ＭＩＳトランジスタのゲート電極の面積を、該第１ＭＩＳトランジスタのそれより広くすることにより形成されていることを特徴とする請求項１乃至８のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。 - 上記第２論理回路はその上記出力ノードの一部として第１ＭＩＳトランジスタのドレイン領域（４６Ａ）を有し、
上記第２スイッチ回路は、該第１ＭＩＳトランジスタと隣り合い一方の電極（４６Ａ）を該第１ＭＩＳトランジスタの該ドレイン領域と共有する第２ＭＩＳトランジスタを有し、
上記容量付加部は、該ドレイン領域の上方に導体電極（５１Ａ）が絶縁膜を介して配置されることにより形成されている、
ことを特徴とする請求項１乃至８のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。 - 上記導体電極（５１Ａ）は、基準電位が供給されるメタル配線であり、半導体基板に最も近い第１配線層よりも該半導体基板に接近して形成されていることを特徴とする請求項１６記載のソフトエラー耐性強化ラッチ回路。
- 上記導体電極は、基準電位が供給されるメタル配線（５４）であり、半導体基板に最も近い第１メタル配線層に形成され、該メタル配線の上記ドレイン領域（４６）と対向する面が該ドレイン領域側へ突出していることを特徴とする請求項１６記載のソフトエラー耐性強化ラッチ回路。
- 上記ドレイン領域（４６Ａ）の上記導体電極側の面に、他の導体電極（５６）が接合されていることを特徴とする請求項１６乃至１８のいずれか１つに記載のソフトエラー耐性強化ラッチ回路。
- 請求項１乃至１９のいずれか１つに記載のソフトエラー耐性強化ラッチ回路が半導体チップに形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37474398A JP4470049B2 (ja) | 1998-12-28 | 1998-12-28 | ソフトエラー耐性強化ラッチ回路及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37474398A JP4470049B2 (ja) | 1998-12-28 | 1998-12-28 | ソフトエラー耐性強化ラッチ回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195274A JP2000195274A (ja) | 2000-07-14 |
| JP4470049B2 true JP4470049B2 (ja) | 2010-06-02 |
Family
ID=18504360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37474398A Expired - Fee Related JP4470049B2 (ja) | 1998-12-28 | 1998-12-28 | ソフトエラー耐性強化ラッチ回路及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4470049B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4515781B2 (ja) * | 2004-01-20 | 2010-08-04 | 東芝マイクロエレクトロニクス株式会社 | 半導体メモリ |
| KR100952381B1 (ko) * | 2005-09-22 | 2010-04-14 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 신호 전달 회로, 그 신호 전달 회로를 포함하는 반도체장치, 그 반도체 회로 장치의 설계 방법, 및 그 설계방법을 실현하는 ｃａｄ 장치 |
| JP4954639B2 (ja) * | 2006-08-25 | 2012-06-20 | パナソニック株式会社 | ラッチ回路及びこれを備えた半導体集積回路 |
| JP4946798B2 (ja) * | 2007-10-29 | 2012-06-06 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7872903B2 (en) * | 2009-03-19 | 2011-01-18 | Altera Corporation | Volatile memory elements with soft error upset immunity |
-
1998
- 1998-12-28 JP JP37474398A patent/JP4470049B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000195274A (ja) | 2000-07-14 |
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| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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