JP2000195274A

JP2000195274A - ソフトエラ―耐性強化ラッチ回路、半導体装置、ソフトエラ―耐性強化設計方法及び記録媒体

Info

Publication number: JP2000195274A
Application number: JP10374743A
Authority: JP
Inventors: Yoshiyasu Sato; 善保佐藤; Takako Kagiwata; 貴子鍵渡; Shin Mitarai; 伸御手洗
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2000-07-14
Anticipated expiration: 2018-12-28
Also published as: JP4470049B2

Abstract

(57)【要約】【課題】動作速度の低下及びチップ面積増加を抑制しつ
つソフトエラー耐性を強化する。【解決手段】（Ｓ３）半導体基板へのα線入射により論
理回路のノードに収集される収集電荷量Ｑｃを算出し、
（Ｓ４）該ノードの論理レベルが反転するのに必要な臨
界電荷量Ｑｃｒｔを算出し、（Ｓ５）Ｑｃ＞Ｑｃｒｔの
ときに、（Ｓ６）ソフトエラーを阻止するために該ノー
ドに付加すべき容量ΔＣを算出し、（Ｓ７）該ノードに
該容量を付加する。ソフトエラー耐性強化ラッチ回路で
は、第１インバータ、第２インバータ、第１容量付加部
及び第１転送ゲートが環状に接続されている。該第２イ
ンバータに、第３インバータと第２容量付加部と第２転
送ゲートとが縦続接続したものを並列接続してもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソフトエラー耐性
強化ラッチ回路、この回路を含む半導体装置、ソフトエ
ラー耐性強化設計方法及びこの方法を実施するためのプ
ログラムが記録された記録媒体に関する。

【０００２】

【従来の技術】半導体集積回路においては、パッケージ
や配線などに不純物として含まれている微量のウランや
トリウムの放射性同位元素が崩壊する時にα線を放出す
る。このα線が半導体基板に入射すると、その経路に沿
って電子−正孔対が発生する。例えば５Ｍｅｖのα粒子
がＳｉ基板に入射すると、α線１個当たり約１０⁶個の
電子−正孔対が発生する。これにより、記憶状態が反転
するというソフトエラーが生ずる。

【０００３】このソフトエラーは、低電圧化と素子の微
細化が進むほど顕著になり、ＤＲＡＭのみならず、ＳＲ
ＡＭでも問題となっている。

【０００４】従来ではソフトエラー耐性強化のために、
メモリセルに容量を付加していた。

【０００５】

【発明が解決しようとする課題】しかし、容量付加によ
り動作速度が遅くなり、また、面積が広くなって集積度
が低下する。

【０００６】また、メモリの周辺回路、例えばアドレス
バッファレジスタのビットがソフトエラーで反転する
と、誤ったアドレスの内容をアクセスすることになる。
メモリセルのソフトエラーの場合にはＥＣＣ回路により
エラーを訂正することが可能であるが、メモリの周辺回
路のラッチ回路でソフトエラーが生じた場合にはこれを
訂正することができない。上記低電圧化と素子の微細化
が進むと臨界容量が小さくなって、このラッチ回路でも
ソフトエラーが生ずる。

【０００７】本発明の目的は、このうような問題点に鑑
み、動作速度の低下を抑制してソフトエラー耐性を強化
することが可能なソフトエラー耐性強化ラッチ回路、こ
の回路を含む半導体装置、ソフトエラー耐性強化設計方
法及びこの方法を実施するためのプログラムが記録され
た記録媒体を提供することにある。

【０００８】本発明の他の目的は、集積度の低下を抑制
してソフトエラー耐性を強化することが可能なソフトエ
ラー耐性強化ラッチ回路、この回路を含む半導体装置、
ソフトエラー耐性強化設計方法及びこの方法を実施する
ためのプログラムが記録された記録媒体を提供すること
にある。

【０００９】

【課題を解決するための手段及びその作用効果】請求項
１のソフトエラー耐性強化ラッチ回路では、例えば図７
に示す如く、第１スイッチ回路（２３）と、入力端が該
第１スイッチ回路の一端に接続され、インバータとして
機能可能な第１論理回路（２０）と、入力端が該第１論
理回路の出力端に接続され、インバータとして機能可能
な第２論理回路（２１）と、該第２論理回路の出力端と
該第１論理回路の入力端との間に接続された第２スイッ
チ回路（２２）と、該第２論理回路の出力ノードに容量
を付加する容量付加部（Ｃ１）とを有し、該第１スイッ
チ回路と該第２スイッチ回路とが排他的にオン／オフ制
御される。

【００１０】このソフトエラー耐性強化ラッチ回路によ
れば、第１スイッチ回路がオンで第２スイッチ回路がオ
フであるとき、第１論理回路の入力ノードに容量付加部
の容量が付加されないので、ソフトエラー耐性強化用容
量付加部を備えても、書き込み動作速度が低下しない。

【００１１】請求項２のソフトエラー耐性強化ラッチ回
路では、例えば図８に示す如く、第１スイッチ回路（２
３）と、入力端が該第１スイッチ回路の一端に接続さ
れ、インバータとして機能可能な第１論理回路（２０）
と、入力端が該第１論理回路の出力端に接続され、イン
バータとして機能可能な第２論理回路（２１）と、該第
２論理回路の出力端と該第１論理回路の入力端との間に
接続された第２スイッチ回路（２２）と、入力端が該第
１論理回路の入力端に接続され、インバータとして機能
可能な第３論理回路（２４）と、該第３論理回路の出力
端と該第１論理回路の出力端との間に接続された第３ス
イッチ回路（２５）と、該第３論理回路の出力ノードに
容量を付加する容量付加部（Ｃ２）とを有し、該第１ス
イッチ回路と該第２スイッチ回路とが排他的にオン／オ
フ制御され、該第２スイッチ回路と該第３スイッチ回路
とが共通にオン／オフ制御される。

【００１２】このソフトエラー耐性強化ラッチ回路によ
れば、第１スイッチ回路がオンで第２及び第３スイッチ
回路がオフであるとき、第１論理回路の出力ノードに容
量付加部の容量が付加されないので、ソフトエラー耐性
強化用容量付加部を備えても、書き込み動作速度が低下
しない。

【００１３】請求項３のソフトエラー耐性強化ラッチ回
路では、請求項２において例えば図９に示す如く、上記
第２論理回路の出力ノードに容量を付加する容量付加部
（Ｃ１）をさらに有する。

【００１４】請求項４のソフトエラー耐性強化ラッチ回
路では、例えば図１０に示す如く、スイッチ回路（２
７）と、入力端が該スイッチ回路の一端に接続され、イ
ンバータとして機能可能な第１論理回路（２０）と、入
力端が該第１論理回路の出力端に接続され、出力ノード
と第１端との間及び該出力ノードと第２端との間が同時
にオン／オフ制御されるスイッチ回路部（２６２、２６
３）と、該スイッチ回路部の該第１端と第１電源電位供
給線との間に接続された第１トランジスタ回路部（２６
１）と、該スイッチ回路部の該第２端と第２電源電位供
給線との間に接続された第２トランジスタ回路部（２６
４）とを備え、該スイッチ回路部がオンのときインバー
タとして機能可能であり、該スイッチ回路部がオフのと
き該出力ノードが高インピーダーンス状態になる第２論
理回路（２６）と、該第１トランジスタ回路部に容量を
付加する第１容量付加部（Ｃ３）と、該第２トランジス
タ回路部に容量を付加する第２容量付加部（Ｃ４）と、
を有し、該スイッチ回路と該スイッチ回路部とが排他的
にオン／オフ制御される。

【００１５】このソフトエラー耐性強化ラッチ回路によ
れば、スイッチ回路がオンでスイッチ回路部がオフであ
るとき、第２論理回路の出力ノードに第１及び第２容量
付加部の容量が付加されないので、ソフトエラー耐性強
化用第１及び第２容量付加部を備えても、書き込み動作
速度が低下しない。

【００１６】請求項５のソフトエラー耐性強化ラッチ回
路では、請求項１乃至４のいずれか１つにおいて、上記
第１論理回路（２０）はインバータである。

【００１７】請求項６のソフトエラー耐性強化ラッチ回
路では、請求項１乃至３のいずれか１つにおいて、上記
第２論理回路はインバータである。

【００１８】請求項７のソフトエラー耐性強化ラッチ回
路では、請求項４において、上記第２論理回路はクロッ
クトインバータである。

【００１９】請求項８のソフトエラー耐性強化ラッチ回
路では、請求項１乃至３のいずれか１つにおいて、上記
第１スイッチ回路はＮチャンネルＭＩＳトランジスタと
ＰチャンネルＭＩＳトランジスタとが並列接続された転
送ゲートである。

【００２０】請求項９のソフトエラー耐性強化ラッチ回
路では、請求項４において、上記第１スイッチ回路はク
ロックトインバータである。

【００２１】請求項１０のソフトエラー耐性強化ラッチ
回路では、請求項１乃至３のいずれか１つにおいて、上
記第２スイッチ回路はＮチャンネルＭＩＳトランジスタ
とＰチャンネルＭＩＳトランジスタとが並列接続された
転送ゲートである。

【００２２】請求項１１のソフトエラー耐性強化ラッチ
回路では、請求項１乃至９のいずれか１つにおいて例え
ば図１１（Ｂ）に示す如く、上記第２論理回路はその上
記出力ノードの一部としてＭＩＳトランジスタのドレイ
ン領域（３２Ｎ）を有し、上記容量付加部は、該ドレイ
ン領域の不純物濃度を該ＭＩＳトランジスタのソース領
域（３３Ｎ）のそれより高くすることにより形成されて
いる。

【００２３】このソフトエラー耐性強化ラッチ回路によ
れば、チップ面積の増加が避けられる。

【００２４】請求項１２のソフトエラー耐性強化ラッチ
回路では、請求項１乃至８のいずれか１つにおいて例え
ば図１２（Ａ）に示す如く、上記第２論理回路はその上
記出力ノードの一部としてＭＩＳトランジスタのドレイ
ン領域（３２Ｎ）を有し、上記容量付加部は、該ドレイ
ン領域と接する基板又はウェルの部分の不純物濃度を、
該ＭＩＳトランジスタのソース領域（３３Ｎ）と接する
該基板又は該ウェルの部分のそれより高くすることによ
り形成されている。

【００２５】このソフトエラー耐性強化ラッチ回路によ
れば、チップ面積の増加が避けられ、しかも、請求項１
２の場合よりも容量付加部の容量を大きくすることがで
きる。

【００２６】請求項１３のソフトエラー耐性強化ラッチ
回路では、請求項１乃至８のいずれか１つにおいて例え
ば図１３（Ｃ）に示す如く、上記第２論理回路はその上
記出力ノードの一部として第１ＭＩＳトランジスタのド
レイン領域（４７）を有し、上記容量付加部は、該第１
ＭＩＳトランジスタと隣り合い一方の電極（４７）を該
ドレイン領域と共有する第２ＭＩＳトランジスタのゲー
ト容量であり、該第２ＭＩＳトランジスタがオンになる
電位がそのゲート電極（５１）に供給され、上記第２ス
イッチ回路は、該第２ＭＩＳトランジスタと隣り合い一
方の電極（４６）を該第２ＭＩＳトランジスタの他方の
電極と共有する第３ＭＩＳトランジスタを有する。

【００２７】このソフトエラー耐性強化ラッチ回路によ
れば、容量付加部の幅が第２ＭＩＳトランジスタのゲー
ト幅となるので、その面積を狭くすることができる。

【００２８】請求項１４のソフトエラー耐性強化ラッチ
回路では、請求項１３において例えば図１７に示す如
く、上記第２ＭＩＳトランジスタのゲート絶縁膜は、そ
の誘電率が上記第１ＭＩＳトランジスタのそれより大き
い。

【００２９】このソフトエラー耐性強化ラッチ回路によ
れば、同じ面積で請求項１３の場合よりも付加容量を大
きくすることができる。

【００３０】請求項１５のソフトエラー耐性強化ラッチ
回路では、請求項１乃至８のいずれか１つにおいて例え
ば図１４（Ｃ）に示す如く、上記第２論理回路はその上
記出力ノードの一部として第１ＭＩＳトランジスタのド
レイン領域（４６）を有し、上記第２スイッチ回路は、
該第１ＭＩＳトランジスタと隣り合い一方の電極（４
６）を該第１ＭＩＳトランジスタの該ドレイン領域と共
有する第２ＭＩＳトランジスタを有し、上記容量付加部
は、該第２ＭＩＳトランジスタのゲート電極の面積を、
該第１ＭＩＳトランジスタのそれより広くすることによ
り形成されている。

【００３１】このソフトエラー耐性強化ラッチ回路によ
れば、新たな素子を追加する必要がないので、構成が簡
単になると共に、容量付加部を形成することによる面積
増加を少なくすることができる。

【００３２】請求項１６のソフトエラー耐性強化ラッチ
回路では、請求項１乃至８のいずれか１つにおいて例え
ば図１５（Ｂ）に示す如く、上記第２論理回路はその上
記出力ノードの一部として第１ＭＩＳトランジスタのド
レイン領域（４６Ａ）を有し、上記第２スイッチ回路
は、該第１ＭＩＳトランジスタと隣り合い一方の電極
（４６Ａ）を該第１ＭＩＳトランジスタの該ドレイン領
域と共有する第２ＭＩＳトランジスタを有し、上記容量
付加部は、該ドレイン領域の上方に導体電極（５１Ａ）
が絶縁膜を介して配置されることにより形成されている
。

【００３３】このソフトエラー耐性強化ラッチ回路によ
れば、容量付加部を形成することにより増加する面積に
対する容量付加部の容量の割合が請求項１３の場合より
も大きくなる。

【００３４】請求項１７のソフトエラー耐性強化ラッチ
回路では、請求項１６において例えば図１５に示す如
く、上記導体電極（５１Ａ）は、基準電位が供給される
メタル配線であり、半導体基板に最も近い第１配線層よ
りも該半導体基板に接近して形成されている。

【００３５】請求項１８のソフトエラー耐性強化ラッチ
回路では、請求項１６において例えば図１６に示す如
く、上記導体電極は、基準電位が供給されるメタル配線
（５４）であり、半導体基板に最も近い第１メタル配線
層に形成され、該メタル配線の上記ドレイン領域（４
６）と対向する面が該ドレイン領域側へ突出している。

【００３６】このソフトエラー耐性強化ラッチ回路によ
れば、請求項１６の場合よりも、容量付加部を形成する
ことによる面積増加を少なくすることができる。

【００３７】請求項１９のソフトエラー耐性強化ラッチ
回路では、請求項１６乃至１８のいずれか１つにおいて
例えば図１８に示す如く、上記ドレイン領域（４６Ａ）
の上記導体電極側の面に、他の導体電極（５６）が接合
されている。

【００３８】このソフトエラー耐性強化ラッチ回路によ
れば、付加容量をさらに大きくすることができる。

【００３９】請求項２０の半導体装置では、請求項１乃
至８のいずれか１つに記載のソフトエラー耐性強化ラッ
チ回路が半導体チップに形成されている。

【００４０】請求項２１のソフトエラー耐性強化設計方
法では、例えば図１に示す如く、半導体基板へのα線入
射により論理回路のノードに収集される収集電荷量を算
出し、該ノードの論理レベルが反転するのに必要な臨界
電荷量を算出し、該収集電荷量が該臨界電荷量より大き
い場合に、ソフトエラーを阻止するために該ノードに付
加すべき容量を算出し、該ノードに該容量を付加する。

【００４１】このソフトエラー耐性強化設計方法によれ
ば、収集電荷量が臨界電荷量より大きい場合に、ソフト
エラーを阻止するために付加すべき容量を算出してこれ
を該ノードに付加するので、回路の動作速度の遅延及び
チップ面積の増加を最小にすることができる。

【００４２】請求項２２のソフトエラー耐性強化設計方
法では、請求項２１において、半導体集積回路の設計デ
ータを参照して上記収集電荷量、上記臨界電荷量及び上
記容量を算出し、設計変更として上記容量の付加を行
う。

【００４３】請求項２３のソフトエラー耐性強化設計方
法では、請求項２２において、上記論理回路はメモリの
周辺回路に含まれるラッチ回路である。

【００４４】このソフトエラー耐性強化設計方法によれ
ば、アドレスバッファレジスタ等のビット反転による修
正不可能なソフトエラーを防止することができる。

【００４５】請求項２４のソフトエラー耐性強化設計方
法では、請求項２３において、上記ラッチ回路は、請求
項１乃至１９のいずれか１つに記載の半導体装置から上
記容量付加部を除いたものであり、このラッチ回路に該
容量付加部を付加することにより上記容量の付加を行
う。

【００４６】請求項２５の記録媒体では、請求項２１乃
至２４のいずれか１つに記載の方法を実施するためのプ
ログラムが記録されている。

【００４７】

【発明の実施の形態】以下、図面を参照して本発明実施
形態を説明する。

【００４８】［第１実施形態］図１は、半導体集積回路
の設計データ及びα線に関するデータを用いてソフトエ
ラー耐性を強化するためのエンジニアリングチェンジを
行うソフトエラー耐性強化設計装置の概略を示す機能ブ
ロック図である。

【００４９】この処理はコンピュータ１０により記憶部
１１〜１３のデータを参照して行われ、図１ではこの処
理をステップＳ０〜Ｓ７で示している。

【００５０】記憶部１１及び１２には、設計データが格
納されている。記憶部１１には、階層構造で記述された
セル名、セル機能名及びセル間接続、セルの閾値電圧、
最下位階層のセル内素子名、素子機能名及び素子間接
続、並びに、素子の入出力容量及び配線容量などの回路
データが格納されてる。記憶部１２には、素子名と対応
させて素子の立体構造を示すデータ、すなわち、レイア
ウトデータ及び半導体基板の深さ方向の不純物濃度を示
すプロセスデータが格納されている。

【００５１】記憶部１３には、α線阻止能を表す式の係
数値及びα線エネルギーの関数であるα線入射確率など
のα線に関するデータが格納されている。

【００５２】以下、括弧内は図１中のステップ識別符号
である。

【００５３】（Ｓ０）記憶部１３から、半導体基板の阻
止能係数値を読み込み、これを用いて図３に示すような
α線入射エネルギーＥαと、このα線がＳｉ基板に入射
したときの飛程Ｌと、発生した正負電荷の合計量Ｑｔと
の関係を示すテーブルを作成する。このテーブルは、素
子構造によらない一般的な関係を示しており、予めこの
テーブルを作成しておくことにより後述の収集電荷量Ｑ
ｃの計算を効率よく行うためのものである。

【００５４】（Ｓ１）ソフトエラーに対する保護対象の
セル名、本実施形態では、メモリの周辺回路に含まれて
いるラッチ回路のセル名を読み込む。ラッチ回路である
かどうかは、上記セル機能名に例えば「LATCH」が含ま
れているかどうかにより判定する。

【００５５】（Ｓ２）ステップＳ１で読み込むべきセル
名が無くなった場合には処理を終了し、有ればステップ
Ｓ３へ進む。

【００５６】（Ｓ３）α線がドレイン領域に入射したと
きの最大収集電荷量Ｑｃを算出する。

【００５７】ここで、保護対象及びソフトエラーの発生
について説明する。

【００５８】図４は、保護対象のラッチ回路を示す。

【００５９】この回路では、インバータ２０の出力端が
インバータ２１の入力端に接続され、インバータ２１の
出力端がノードＮＤ１、転送ゲート２２及びノードＮＤ
２を介してインバータ２０の入力端に接続されている。
ノードＮＤ２には転送ゲート２３の出力端が接続され、
入力＊ＩＮが転送ゲート２３を介してインバータ２０に
供給される。容量Ｃ１（容量付加部）は、ソフトエラー
耐性強化のためのものであり、後述のステップＳ７にお
いてノードＮＤ２に付加される。

【００６０】転送ゲート２２は、ＰＭＯＳトランジスタ
２２ＰとＮＭＯＳトランジスタ２２Ｎとが並列接続され
た構成であり、転送ゲート２３についても同様である。
ＰＭＯＳトランジスタ２２Ｐ及びＮＭＯＳトランジスタ
２２ＮのゲートにはそれぞれクロックＣＬＫ及びこれと
相補的なクロック＊ＣＬＫが供給される。転送ゲート２
２と２３とは、クロックＣＬＫ及び＊ＣＬＫにより排他
的にオン／オフ制御される。すなわち、転送ゲート２２
と２３の一方がオンのとき他方はオフになる。

【００６１】転送ゲート２３がオンで転送ゲート２２が
オフのとき、入力＊ＩＮがインバータ２０の入力端に伝
達されて出力ＯＵＴの論理値が入力＊ＩＮのそれを反転
したものとなる。次に転送ゲート２３がオフ、転送ゲー
ト２２がオンにされてデータラッチ状態となる。インバ
ータ２１はこのラッチ状態を維持するためのものである
ので、そのトランジスタサイズはインバータ２０のそれ
よりも小さい。

【００６２】ＰＭＯＳトランジスタ２１１及びＮＭＯＳ
トランジスタ２１２のソース領域はそれぞれ電源供給線
ＶＤＤ及びグランド線に接続されているので、ＰＭＯＳ
トランジスタ２１１又はＮＭＯＳトランジスタ２１２の
ソース領域にα線が入射してもソフトエラーは生じ難
い。これに対し、ＰＭＯＳトランジスタ２１１及びＮＭ
ＯＳトランジスタ２１２のドレイン領域と導通している
配線はラッチ回路内の一部のみであるので、ＰＭＯＳト
ランジスタ２１１又はＮＭＯＳトランジスタ２１２のド
レイン領域にα線が入射した場合にはソフトエラーが生
じ易い。

【００６３】図５（Ａ）は、ＮＭＯＳトランジスタ２１
２のパターンを示しており、ｎ形のソースＳとドレイン
Ｄとが離間して形成され、ソースＳとドレインＤの間の
上方に不図示のゲート酸化膜を介してゲートＧが形成さ
れている。

【００６４】図５（Ｂ）は、図５（Ａ）に示すα線の飛
跡に沿ったＮＭＯＳトランジスタ２１２の断面図であ
る。ドレインＤとｐ^-形基板との接合部に形成された空
乏層をα線が通過すると、空乏層での電界により、生成
された電子及び正孔がそれぞれドレインＤ側及び基板側
へドリフトする。このドリフト電荷により電界が形成さ
れて、ファネリング効果によりドレインＤへの電子収集
量が増加する。また、基板中で拡散した電子の一部がド
レインＤに収集される。ドレインＤへの収集電荷量が臨
界電荷量を超えると、インバータ２０の入力端が低レベ
ルに遷移してソフトエラーが生ずる。

【００６５】ソフトエラー耐性を強化するためには、ノ
ードＮＤ１に容量Ｃ１を付加すればよい。容量Ｃ１の付
加は動作速度の低下とチップ面積の増加を招くので、必
要最小限の値にすべきである。そこで、以下のような計
算を行う。

【００６６】図２は、図１のＳ３の詳細を示すフローチ
ャートである。

【００６７】（Ｓ３１）最悪条件の下でソフトエラーが
生じないような容量Ｃ１を決定するために、図５（Ａ）
及び（Ｂ）において空乏層通過距離が最も長くなるα線
の飛跡を求める。この飛跡を求めるために、ラッチ回路
内のＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジ
スタ２１２のドレインの構造を記憶部１２から読み込
む。

【００６８】（Ｓ３２）α線飛跡に沿った発生電荷を求
める。

【００６９】（Ｓ３３）α線のエネルギーＥαの関数で
あるα線入射確率を記憶部１３から読み込み、また、ス
テップＳ０で作成したテーブルを参照して、上記条件の
下で収集電荷量Ｑｃを算出する。

【００７０】α線入射により生ずる電子−正孔対の個数
はα線の飛跡の位置により異なり、α線が止まる直前で
最大となるが、収集電荷量Ｑｃの計算条件と発生電荷量
Ｑｔとの関係を予め近似的に求めておくことにより発生
電荷量Ｑｔを用いて収集電荷量Ｑｃを計算することがで
きる。

【００７１】（Ｓ４）ステップＳ１で読み込んだセル名
のラッチ回路について、臨界電荷量Ｑｃｒｔ＝Ｃ・（Ｖ
−Ｖｔｈ）を算出する。容量Ｃは、例えば図４の場合、
転送ゲート２２がオフ、転送ゲート２３がオンでノード
ＮＤ１と導通している部分の寄生容量である。Ｖｔｈは
インバータ２０の閾値電圧である。Ｖは、α粒子入射直
前のノードＮＤ１の電圧である。電圧Ｖが閾値電圧Ｖｔ
ｈに接近している場合には、臨界電荷量Ｑｃｒｔは小さ
いがその状態のときのα線入射確率は小さい。

【００７２】（Ｓ５）Ｑｃ≦Ｑｃｒｔであればソフトエ
ラーが生じないと考えられるのでステップＳ１に戻る。
Ｑｃ＞Ｑｃｒｔであれば、ステップＳ６へ進む。

【００７３】（Ｓ６）Ｑｃ＝（Ｃ＋ΔＣ）（Ｖ−Ｖｔ
ｈ）を満たす不足容量ΔＣを算出し、これを図４の付加
容量Ｃ１とする。

【００７４】（Ｓ７）ノードＮＤ２に容量Ｃ１が付加さ
れるように素子構造を変更する。例えばＰＭＯＳトラン
ジスタ２０１及びＮＭＯＳトランジスタ２０２のゲート
面積を広くする。この変更に対応して素子名を変更し、
変更した素子構造及び素子名を対応させて記憶部１２に
格納し、記憶部１１内の対応する素子名を変更する。次
にステップＳ１へ戻る。

【００７５】同一構成及び同一サイズのラッチ回路につ
いては同一結果が得られるので、その１つのみについて
計算をすればよい。

【００７６】本第１実施形態では、メモリの周辺回路に
含まれるラッチ回路に対し容量を付加しているので、ア
ドレスバッファレジスタ等のビット反転による修正不可
能なソフトエラーを防止することができる。

【００７７】また、図１のステップＳ５でＱｃ＞Ｑｃｒ
ｔと判定されたときのみ、ソフトエラー防止のための必
要最小限の容量ΔＣを付加するので、ラッチ回路の動作
速度の遅延及びチップ面積の増加を最小にすることがで
きる。

【００７８】なお、ステップＳ３での収集電荷量Ｑｃの
近似の程度に応じて、ステップＳ６の不足容量ΔＣの計
算式を変えてもよい。

【００７９】ステップＳ７で容量ΔＣを付加する他の位
置については、以下の第２〜５実施形態において説明す
る。また、付加容量ΔＣの具体的構成については、以下
の第６〜１２実施形態において説明する。

【００８０】［第２実施形態］図６（Ａ）は、図４にお
いてノードＮＤ２に容量Ｃ１を付加しない場合の入力Ｉ
ＮとノードＮＤ２と出力ＯＵＴの電圧波形を示す。ここ
に入力ＩＮは、ＩＮ＝ＶＤＤ−＊ＩＮである。

【００８１】図６（Ｂ）は、図４においてノードＮＤ２
に容量Ｃ１を付加した場合の入力ＩＮとノードＮＤ２と
出力ＯＵＴの電圧波形を示す。

【００８２】容量Ｃ１の付加によりノードＮＤ２の立ち
下がりの傾斜が緩やかになるため、出力ＯＵＴが遅延す
る。この遅延を防止するために、本発明の第２実施形態
では、図１のステップＳ７において、図７に示す如くイ
ンバータ２１と転送ゲート２２の間のノードＮＤ１に容
量Ｃ１を付加している。

【００８３】転送ゲート２３がオンのとき転送ゲート２
２がオフであるので、図６（Ｂ）に示すような動作遅延
がなくなり、ノードＮＤ２及び出力ＯＵＴの電圧波形は
図６（Ａ）に示すような容量Ｃ１が無い場合と同じにな
る。

【００８４】［第３実施形態］図７の回路では、図１の
ステップＳ７でインバータ２０の出力ノードに容量ΔＣ
を付加すると、出力信号ＯＵＴのエッジが鈍って動作が
遅延する。

【００８５】そこで、本発明の第３実施形態のソフトエ
ラー耐性強化ラッチ回路ではこれを防止するために、図
８に示す如く、インバータ２０の入力端にインバータ２
４の入力端が接続され、インバータ２４の出力端が転送
ゲート２５を介してインバータ２０の出力端に接続され
ている。転送ゲート２５は、転送ゲート２２と共通にオ
ン／オフ制御される。

【００８６】転送ゲート２３がオンのとき、転送ゲート
２２及び２５がオフであるので、インバータ２４がオン
になることによる出力ＯＵＴの遅延が防止される。転送
ゲート２３がオフになると転送ゲート２２及び２５がオ
ンになり、転送ゲート２２、インバータ２４が並列接続
されるので、インバータ２０及び２４のトランジスタサ
イズを図７のインバータ２０のそれよりも小さくするこ
とができ、これによりラッチ回路の書き込み動作が高速
化される。

【００８７】［第４実施形態］図９は、本発明の第４実
施形態のソフトエラー耐性強化ラッチ回路を示す。

【００８８】この回路では、図１のステップＳ７におい
て図８の回路にさらに、インバータ２１の出力ノードＮ
Ｄ１にも容量Ｃ１が付加されている。

【００８９】［第５実施形態］図１０は、本発明の第５
実施形態のソフトエラー耐性強化ラッチ回路を示す。

【００９０】この回路では、図７のインバータ２１及び
転送ゲート２２の替わりにクロックトインバータ２６を
用い、図７の転送ゲート２３とその前段に接続される不
図示のインバータの替わりにクロックトインバータ２７
を用いている。

【００９１】クロックトインバータ２６のトランジスタ
サイズは、インバータ２０のそれよりも小さい。クロッ
クトインバータ２６では、電源供給線ＶＤＤとグランド
線との間にＰＭＯＳトランジスタ２６１、２６２、ＮＭ
ＯＳトランジスタ２６３及び２６４が直列接続されてい
る。クロックトインバータ２７についてもクロックトイ
ンバータ２６と同様である。ＰＭＯＳトランジスタ２６
２及びＮＭＯＳトランジスタ２６３のゲートにはそれぞ
れクロックＣＬＫ及び＊ＣＬＫが供給される。

【００９２】クロックＣＬＫ及び＊ＣＬＫがそれぞれ低
レベル及び高レベルのときにＰＭＯＳトランジスタ２６
２及びＮＭＯＳトランジスタ２６３がオンになって、ク
ロックトインバータ２６がインバータとして機能する。
クロックＣＬＫ及び＊ＣＬＫがそれぞれ高レベル及び低
レベルのときには、ＰＭＯＳトランジスタ２６２及びＮ
ＭＯＳトランジスタ２６３がオフになってクロックトイ
ンバータ２６の出力が高インピーダンス状態となる。

【００９３】クロックトインバータ２６の出力が高イン
ピーダンス状態のときクロックトインバータ２７はイン
バータとして機能し、クロックトインバータ２６がイン
バータとして機能するとき、クロックトインバータ２７
の出力は高インピーダンス状態となる。

【００９４】図７の付加容量Ｃ１に対応して、図１０で
はＰＭＯＳトランジスタ２６１及びＮＭＯＳトランジス
タ２６４のドレインにそれぞれ容量Ｃ３及びＣ４が付加
されている。このようにすれば、書き込み状態でクロッ
クトインバータ２６の出力が高インピーダーンス状態と
なるので、ノードＮＤ１の容量に容量Ｃ３及びＣ４が付
加されず、書き込みが高速に行われる。

【００９５】［第６実施形態］図１１（Ａ）及び（Ｂ）
並びに図１２（Ａ）〜（Ｃ）は、本発明の第６実施形態
の容量付加部及びその付近を示す図である。

【００９６】図１１（Ａ）は、図１０中のクロックトイ
ンバータ２６のレイアウトパターン図であり、図１１
（Ｂ）は図１１（Ａ）中の１１Ｂ−１１Ｂ線に沿った断
面図である。

【００９７】これらの図中、３０はｐ^-形基板、３１
Ｐ、３２Ｐ及び３３Ｐはｐ形領域、３１Ｎ、３２Ｎ及び
３３Ｎはｎ形領域である。×印を付した３４Ｐ、３５Ｐ
及び３６Ｐはｎ形領域と第１層配線とのコンタクトであ
り、×印を付した３４Ｎ、３５Ｎ及び３６Ｎはｐ形領域
と第１層配線とのコンタクトである。３７Ｐ、３７Ｎ及
び３８はゲートラインである。また、３９はフィールド
酸化膜、４０は絶縁膜である。

【００９８】ＰＭＯＳトランジスタ２６１では、そのド
レインであるｎ⁺⁺形領域３２Ｎの不純物濃度がソースで
あるｎ⁺形領域３３Ｎのそれよりも高くされている。こ
れにより、ｎ⁺⁺形領域３２Ｎとｐ^-形基板３０との接合
容量が増加し、その増加分容量Ｃ３がＰＭＯＳトランジ
スタ２６１のドレイン・ソース間に付加されたことにな
る。このようにして容量付加部Ｃ３を形成することによ
り、チップ面積の増加が避けられる。

【００９９】図１２（Ａ）は、図１１（Ｂ）の変形例で
あり、ｎ⁺⁺形領域３２Ｎに接してｐ ⁺形領域４１Ｐが形
成されている。これにより、ｎ⁺⁺形領域３２Ｎとｐ⁺形
領域４１Ｐの接合容量が図１１（Ｂ）のｎ⁺⁺形領域３２
Ｎとｐ^-形基板３０との接合容量よりも増加して、付加
容量Ｃ３が増加する。

【０１００】図１２（Ｂ）は、図１１（Ａ）中の１２Ｂ
−１２Ｂ線に沿った断面図である。

【０１０１】この図中、４２はｎ⁺形ウェルである。

【０１０２】ＰＭＯＳトランジスタ２６１では、そのド
レインであるｐ⁺⁺形領域３２Ｐの不純物濃度がソースで
あるｐ⁺形領域３３Ｐのそれよりも高くされている。こ
れにより、ｐ⁺⁺形領域３２Ｐとｎ⁺形ウェル４２との接
合容量が増加し、その増加分容量Ｃ４がＮＭＯＳトラン
ジスタ２６４のドレイン・ソース間に付加されたことに
なる。このようにして容量付加部Ｃ４を形成することに
より、チップ面積の増加が避けられる。

【０１０３】図１２（Ｃ）は、図１２（Ｂ）の変形例で
あり、ｐ⁺⁺形領域３２Ｐに接してｎ ⁺⁺形領域４１Ｎが形
成されている。これにより、ｐ⁺⁺形領域３２Ｐとｎ⁺⁺形
領域４１Ｎの接合容量が図１２（Ｂ）のｐ⁺⁺形領域３２
Ｐとｎ⁺形ウェル４２との接合容量よりも増加して、付
加容量Ｃ４が増加する。

【０１０４】［第７実施形態］図１３（Ａ）〜（Ｃ）
は、本発明の第７実施形態の容量付加部及びその付近を
示す図である。

【０１０５】図１３（Ａ）は、図７のＮＭＯＳトランジ
スタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ
２２Ｎの部分のレイアウトパターン図である。図１３
（Ｂ）はこのパターンの回路図であり、図１３（Ｃ）は
図１３（Ａ）中の１３Ｃ−１３Ｃ線に沿った断面図であ
る。

【０１０６】４５〜４８はｎ⁺形領域であり、４９はｎ⁺
形領域４８と第１配線層のグランド線ＧＮＤとの間のコ
ンタクトであり、５０〜５２はゲートラインである。Ｎ
ＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２２
Ｎとの間のトランジスタが容量付加部Ｃ１として用いら
れ、そのゲートが電源供給線ＶＤＤに接続されている。
このように容量付加部Ｃ１を形成すれば、容量付加部Ｃ
１の幅がゲートライン５１の幅となるので、その面積を
狭くすることができる。

【０１０７】［第８実施形態］図１４（Ａ）〜（Ｃ）
は、本発明の第８実施形態の容量付加部及びその付近を
示す図である。

【０１０８】図１４（Ａ）は、図７のＮＭＯＳトランジ
スタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ
２２Ｎの部分のレイアウトパターン図である。図１４
（Ｂ）はこのパターンの回路図であり、図１４（Ｃ）は
図１４（Ａ）中の１４Ｃ−１４Ｃ線に沿った断面図であ
る。

【０１０９】この回路では、図１３中の容量付加部Ｃ１
のトランジスタを用いる替わりに、ＮＭＯＳトランジス
タ２２Ｎのゲートライン５０Ａを図１３のゲートライン
５０よりも幅広にして、ゲートライン５０Ａのゲート容
量を増加させることにより、その増加分である図７の容
量付加部Ｃ１を形成している。

【０１１０】このように容量付加部Ｃ１を形成すれば、
新たな素子を追加する必要がないので、構成が簡単にな
ると共に、容量付加部Ｃ１を形成することによる面積増
加を少なくすることができる。

【０１１１】［第９実施形態］図１５（Ａ）及び（Ｂ）
は、本発明の第９実施形態の容量付加部及びその付近を
示す図である。

【０１１２】図１５（Ａ）は、図７のＮＭＯＳトランジ
スタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ
２２Ｎの部分のレイアウトパターン図である。図１５
（Ｂ）は、図１５（Ａ）中の１５Ｂ−１５Ｂ線に沿った
断面図である。

【０１１３】この回路では、図１３（Ｃ）のｎ⁺形領域
４６と４７とを連続させてｎ⁺形領域４６Ａを形成し、
その上の絶縁膜を薄くしてこの絶縁膜上にメタル配線５
１Ａを形成し、メタル配線５１Ａをグランド線ＧＮＤに
接続している。絶縁膜を薄くしている部分は、図１５
（Ａ）中に示す点線の範囲５３である。

【０１１４】このように容量付加部Ｃ１を形成すれば、
このために増加する面積に対する付加容量の割合が図１
３の場合よりも大きくなる。

【０１１５】［第１０実施形態］図１６（Ａ）及び
（Ｂ）は、本発明の第１０実施形態の容量付加部及びそ
の付近を示す図である。

【０１１６】図１６（Ａ）は、図７のＮＭＯＳトランジ
スタ２１２、容量付加部Ｃ１及びＮＭＯＳトランジスタ
２２Ｎの部分のレイアウトパターン図である。図１６
（Ｂ）は図１６（Ａ）中の１６Ｂ−１６Ｂ線に沿った断
面図である。

【０１１７】この回路では、図１５（Ｂ）のメタル配線
５１Ａの替わりに、ｎ⁺形領域４６の上方の第１層配線
メタル配線５４を形成し、そのｎ⁺形領域４６と対向す
る面の中央部をｎ⁺形領域４６側へ突出させ、メタル配
線５４をグランド線ＧＮＤとすることにより、図７の容
量付加部Ｃ１を形成している。

【０１１８】このように容量付加部Ｃ１を形成すれば、
ｎ⁺形領域４６の幅を図１５の４５Ａのそれより狭くす
ることができるので、容量付加部Ｃ１を形成することに
よる面積増加を少なくすることができる。

【０１１９】［第１１実施形態］図１７は、本発明の第
１１実施形態の容量付加部及びその付近を示す、図１３
（Ｃ）に類似した断面図である。

【０１２０】この回路では、図１３（Ｃ）のゲートライ
ン５１とｐ^-形基板３０との間のゲート酸化膜の替わり
に、これよりも（隣のトランジスタのそれよりも）誘電
率の高い絶縁膜５５が形成されている。これにより、同
じ面積で図１３（Ｃ）の場合よりも付加容量Ｃ１を大き
くすることができる。

【０１２１】［第１２実施形態］図１８は、本発明の第
１２実施形態の容量付加部及びその付近を示す、図１５
（Ｂ）に類似した断面図である。

【０１２２】この回路では、図１５（Ｂ）のｎ⁺形領域
４６Ａ上に配線５６が接合されている。これにより、図
１５（Ｂ）の場合よりも付加容量Ｃ１を大きくすること
ができる。

【０１２３】なお、本発明には外にも種々の変形例が含
まれる。

【０１２４】例えば、論理回路としてのインバータは、
ナンドゲートやノアゲートなどのように、その一方の入
力端に所定の論理値を供給することによりインバータと
して機能するものであってもよい。この場合、該一方の
入力端に供給する論理値によりラッチ回路を強制的にセ
ットし又はリセットすることができる。同様に、論理回
路としてのクロックトインバータは、クロックトナンド
ゲートやクロックトノアゲートなどであってもよい。

【０１２５】また、ソフトエラー耐性強化設計装置の処
理対象としてはメモリに限定されない。

【図面の簡単な説明】

【図１】半導体集積回路の設計データ及びα線に関する
データを用いてソフトエラー耐性を強化するためのエン
ジニアリングチェンジを行うソフトエラー耐性強化設計
装置の概略を示す機能ブロック図である。

【図２】図１中のステップＳ３の詳細を示すフローチャ
ートである。

【図３】α線入射エネルギーＥαとこのα線がＳｉ基板
に入射したときの飛程Ｌと発生電荷量Ｑｔとの関係を示
すテーブルである。

【図４】保護対象のラッチ回路を示す図である。

【図５】（Ａ）は、ＭＯＳトランジスタのパターンに対
するα線の飛跡を示す図であり、（Ｂ）は、（Ａ）に示
すα線の飛跡に沿ったＭＯＳトランジスタの断面図であ
る。

【図６】（Ａ）は図４において容量Ｃ１を付加しない場
合の回路の動作を示す電圧波形図であり、（Ｂ）は容量
Ｃ１を付加した場合の回路の動作を示す電圧波形図であ
る。

【図７】本発明の第２実施形態のソフトエラー耐性強化
ラッチ回路を示す図である。

【図８】本発明の第３実施形態のソフトエラー耐性強化
ラッチ回路を示す図である。

【図９】本発明の第４実施形態のソフトエラー耐性強化
ラッチ回路を示す図である。

【図１０】本発明の第５実施形態のソフトエラー耐性強
化ラッチ回路を示す図である。

【図１１】（Ａ）及び（Ｂ）は本発明の第６実施形態の
容量付加部を示し、（Ａ）は図１０中のクロッックトイ
ンバータのレイアウトパターン図であり、（Ｂ）は
（Ａ）中の１１Ｂ−１１Ｂ線に沿った断面図である。

【図１２】（Ａ）〜（Ｃ）は、本発明の第６実施形態の
容量付加部を示し、（Ａ）は図１１（Ｂ）の変形例を示
す断面図であり、（Ｂ）は図１１（Ａ）中の１２Ｂ−１
２Ｂ線に沿った断面図であり、（Ｃ）は（Ｂ）の変形例
を示す断面図である。

【図１３】（Ａ）〜（Ｃ）は、本発明の第７実施形態の
容量付加部及びその付近を示す図であり、（Ａ）は図７
中の容量付加部及びその付近のレイアウトパターン図で
あり、（Ｂ）は（Ａ）の回路図であり、（Ｃ）は（Ａ）
中の１３Ｃ−１３Ｃ線に沿った断面図である。

【図１４】（Ａ）〜（Ｃ）は、本発明の第８実施形態の
容量付加部及びその付近を示す図であり、（Ａ）は図７
中の容量付加部及びその付近のレイアウトパターン図で
あり、（Ｂ）は（Ａ）の回路図であり、（Ｃ）は（Ａ）
中の１４Ｃ−１４Ｃ線に沿った断面図である。

【図１５】（Ａ）及び（Ｂ）は、本発明の第９実施形態
の容量付加部及びその付近を示す図であり、（Ａ）は図
７中の容量付加部及びその付近のレイアウトパターン図
であり、（Ｂ）は（Ａ）中の１５Ｂ−１５Ｂ線に沿った
断面図である。

【図１６】（Ａ）及び（Ｂ）は、本発明の第１０実施形
態の容量付加部及びその付近を示す図であり、（Ｂ）は
（Ａ）中の１６Ｂ−１６Ｂ線に沿った断面図である。

【図１７】本発明の第１１実施形態の、図１３（Ｃ）に
類似した断面図である。

【図１８】本発明の第１２実施形態の容量付加部及びそ
の付近を示す、図１５（Ｂ）に類似した断面図である。

【符号の説明】

１０コンピュータ１１〜１３記憶部２０、２１、２４インバータ２２、２３、２５転送ゲート２２Ｐ、２０１、２１１、２６１、２６２ＰＭＯＳト
ランジスタ２２Ｎ、２０２、２１２、２６３、２６４ＮＭＯＳト
ランジスタ２６、２７クロックトインバータ３０ｐ^-形基板３１Ｐ、３３Ｐ、４１Ｐｐ⁺形領域３２Ｐｐ⁺⁺形領域３１Ｎ、３３Ｎ、４５〜４８、４６Ａｎ⁺形領域３２Ｎ、４１Ｎｎ⁺⁺形領域４２ｎ⁺形ウェル３７Ｐ、３７Ｎ，３８、５０〜５２、５０Ａゲートラ
イン５６配線５１Ａ、５４メタル配線５５絶縁膜Ｃ１〜Ｃ４容量付加部ＮＤ１〜ＮＤ３ノードＶＤＤ電源供給線ＧＮＤグランド線ＩＮ、＊ＩＮ入力ＯＵＴ出力ＣＬＫ、＊ＣＬＫクロック

【手続補正書】

【提出日】平成１１年１月７日（１９９９．１．７）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図１７】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１８】

───────────────────────────────────────────────────── フロントページの続き (72)発明者御手洗伸神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B015 HH01 HH03 JJ13 KB35 KB43 KB50 PP02 QQ01

Claims

【特許請求の範囲】

【請求項１】第１スイッチ回路（２３）と、入力端が該第１スイッチ回路の一端に接続され、インバ
ータとして機能可能な第１論理回路（２０）と、入力端が該第１論理回路の出力端に接続され、インバー
タとして機能可能な第２論理回路（２１）と、該第２論理回路の出力端と該第１論理回路の入力端との
間に接続された第２スイッチ回路（２２）と、該第２論理回路の出力ノードに容量を付加する容量付加
部（Ｃ１）と、を有し、該第１スイッチ回路と該第２スイッチ回路とが
排他的にオン／オフ制御されることを特徴とするソフト
エラー耐性強化ラッチ回路。
【請求項２】第１スイッチ回路（２３）と、入力端が該第１スイッチ回路の一端に接続され、インバ
ータとして機能可能な第１論理回路（２０）と、入力端が該第１論理回路の出力端に接続され、インバー
タとして機能可能な第２論理回路（２１）と、該第２論理回路の出力端と該第１論理回路の入力端との
間に接続された第２スイッチ回路（２２）と、入力端が該第１論理回路の入力端に接続され、インバー
タとして機能可能な第３論理回路（２４）と、該第３論理回路の出力端と該第１論理回路の出力端との
間に接続された第３スイッチ回路（２５）と、該第３論理回路の出力ノードに容量を付加する容量付加
部（Ｃ２）と、を有し、該第１スイッチ回路と該第２スイッチ回路とが
排他的にオン／オフ制御され、該第２スイッチ回路と該
第３スイッチ回路とが共通にオン／オフ制御されること
を特徴とするソフトエラー耐性強化ラッチ回路。
【請求項３】上記第２論理回路の出力ノードに容量を
付加する容量付加部（Ｃ１）をさらに有することを特徴
とする請求項２記載のソフトエラー耐性強化ラッチ回
路。
【請求項４】スイッチ回路（２７）と、入力端が該スイッチ回路の一端に接続され、インバータ
として機能可能な第１論理回路（２０）と、入力端が該第１論理回路の出力端に接続され、出力ノー
ドと第１端との間及び該出力ノードと第２端との間が同
時にオン／オフ制御されるスイッチ回路部（２６２、２
６３）と、該スイッチ回路部の該第１端と第１電源電位
供給線との間に接続された第１トランジスタ回路部（２
６１）と、該スイッチ回路部の該第２端と第２電源電位
供給線との間に接続された第２トランジスタ回路部（２
６４）とを備え、該スイッチ回路部がオンのときインバ
ータとして機能可能であり、該スイッチ回路部がオフの
とき該出力ノードが高インピーダーンス状態になる第２
論理回路（２６）と、該第１トランジスタ回路部に容量を付加する第１容量付
加部（Ｃ３）と、該第２トランジスタ回路部に容量を付加する第２容量付
加部（Ｃ４）と、を有し、該スイッチ回路と該スイッチ回路部とが排他的
にオン／オフ制御されることを特徴とするソフトエラー
耐性強化ラッチ回路。
【請求項５】上記第１論理回路（２０）はインバータ
であることを特徴とする請求項１乃至４のいずれか１つ
に記載のソフトエラー耐性強化ラッチ回路。
【請求項６】上記第２論理回路はインバータであるこ
とを特徴とする請求項１乃至３のいずれか１つに記載の
ソフトエラー耐性強化ラッチ回路。
【請求項７】上記第２論理回路はクロックトインバー
タであることを特徴とする請求項４記載のソフトエラー
耐性強化ラッチ回路。
【請求項８】上記第１スイッチ回路はＮチャンネルＭ
ＩＳトランジスタとＰチャンネルＭＩＳトランジスタと
が並列接続された転送ゲートであることを特徴とする請
求項１乃至３のいずれか１つに記載のソフトエラー耐性
強化ラッチ回路。
【請求項９】上記第１スイッチ回路はクロックトイン
バータであることを特徴とする請求項４記載のソフトエ
ラー耐性強化ラッチ回路。
【請求項１０】上記第２スイッチ回路はＮチャンネル
ＭＩＳトランジスタとＰチャンネルＭＩＳトランジスタ
とが並列接続された転送ゲートであることを特徴とする
請求項１乃至３のいずれか１つに記載のソフトエラー耐
性強化ラッチ回路。
【請求項１１】上記第２論理回路はその上記出力ノー
ドの一部としてＭＩＳトランジスタのドレイン領域（３
２Ｎ）を有し、上記容量付加部は、該ドレイン領域の不純物濃度を該Ｍ
ＩＳトランジスタのソース領域（３３Ｎ）のそれより高
くすることにより形成されている、ことを特徴とする請求項１乃至９のいずれか１つに記載
のソフトエラー耐性強化ラッチ回路。
【請求項１２】上記第２論理回路はその上記出力ノー
ドの一部としてＭＩＳトランジスタのドレイン領域（３
２Ｎ）を有し、上記容量付加部は、該ドレイン領域と接する基板又はウ
ェルの部分の不純物濃度を、該ＭＩＳトランジスタのソ
ース領域（３３Ｎ）と接する該基板又は該ウェルの部分
のそれより高くすることにより形成されている、ことを特徴とする請求項１乃至８のいずれか１つに記載
のソフトエラー耐性強化ラッチ回路。
【請求項１３】上記第２論理回路はその上記出力ノー
ドの一部として第１ＭＩＳトランジスタのドレイン領域
（４７）を有し、上記容量付加部は、該第１ＭＩＳトランジスタと隣り合
い一方の電極（４７）を該ドレイン領域と共有する第２
ＭＩＳトランジスタのゲート容量であり、該第２ＭＩＳ
トランジスタがオンになる電位がそのゲート電極（５
１）に供給され、上記第２スイッチ回路は、該第２ＭＩＳトランジスタと
隣り合い一方の電極（４６）を該第２ＭＩＳトランジス
タの他方の電極と共有する第３ＭＩＳトランジスタを有
する、ことを特徴とする請求項１乃至８のいずれか１つに記載
のソフトエラー耐性強化ラッチ回路。
【請求項１４】上記第２ＭＩＳトランジスタのゲート
絶縁膜は、その誘電率が上記第１ＭＩＳトランジスタの
それより大きいことを特徴とする請求項１３記載のソフ
トエラー耐性強化ラッチ回路。
【請求項１５】上記第２論理回路はその上記出力ノー
ドの一部として第１ＭＩＳトランジスタのドレイン領域
（４６）を有し、上記第２スイッチ回路は、該第１ＭＩＳトランジスタと
隣り合い一方の電極（４６）を該第１ＭＩＳトランジス
タの該ドレイン領域と共有する第２ＭＩＳトランジスタ
を有し、上記容量付加部は、該第２ＭＩＳトランジスタのゲート
電極の面積を、該第１ＭＩＳトランジスタのそれより広
くすることにより形成されていることを特徴とする請求
項１乃至８のいずれか１つに記載のソフトエラー耐性強
化ラッチ回路。
【請求項１６】上記第２論理回路はその上記出力ノー
ドの一部として第１ＭＩＳトランジスタのドレイン領域
（４６Ａ）を有し、上記第２スイッチ回路は、該第１ＭＩＳトランジスタと
隣り合い一方の電極（４６Ａ）を該第１ＭＩＳトランジ
スタの該ドレイン領域と共有する第２ＭＩＳトランジス
タを有し、上記容量付加部は、該ドレイン領域の上方に導体電極
（５１Ａ）が絶縁膜を介して配置されることにより形成
されている、ことを特徴とする請求項１乃至８のいずれか１つに記載
のソフトエラー耐性強化ラッチ回路。
【請求項１７】上記導体電極（５１Ａ）は、基準電位
が供給されるメタル配線であり、半導体基板に最も近い
第１配線層よりも該半導体基板に接近して形成されてい
ることを特徴とする請求項１６記載のソフトエラー耐性
強化ラッチ回路。
【請求項１８】上記導体電極は、基準電位が供給され
るメタル配線（５４）であり、半導体基板に最も近い第
１メタル配線層に形成され、該メタル配線の上記ドレイ
ン領域（４６）と対向する面が該ドレイン領域側へ突出
していることを特徴とする請求項１６記載のソフトエラ
ー耐性強化ラッチ回路。
【請求項１９】上記ドレイン領域（４６Ａ）の上記導
体電極側の面に、他の導体電極（５６）が接合されてい
ることを特徴とする請求項１６乃至１８のいずれか１つ
に記載のソフトエラー耐性強化ラッチ回路。
【請求項２０】請求項１乃至８のいずれか１つに記載
のソフトエラー耐性強化ラッチ回路が半導体チップに形
成されていることを特徴とする半導体装置。
【請求項２１】半導体基板へのα線入射により論理回
路のノードに収集される収集電荷量を算出し、該ノードの論理レベルが反転するのに必要な臨界電荷量
を算出し、該収集電荷量が該臨界電荷量より大きい場合に、ソフト
エラーを阻止するために該ノードに付加すべき容量を算
出し、該ノードに該容量を付加する、ことを特徴とするソフトエラー耐性強化設計方法。
【請求項２２】半導体集積回路の設計データを参照し
て上記収集電荷量、上記臨界電荷量及び上記容量を算出
し、設計変更として上記容量の付加を行うことを特徴と
する請求項２１記載のソフトエラー耐性強化設計方法。
【請求項２３】上記論理回路はメモリの周辺回路に含
まれるラッチ回路であることを特徴とする請求項２２記
載のソフトエラー耐性強化設計方法。
【請求項２４】上記ラッチ回路は、請求項１乃至１９
のいずれか１つに記載の半導体装置から上記容量付加部
を除いたものであり、このラッチ回路に該容量付加部を付加することにより上
記容量の付加を行う、ことを特徴とする請求項２３記載のソフトエラー耐性強
化設計方法。
【請求項２５】請求項２１乃至２４のいずれか１つに
記載の方法を実施するためのプログラムが記録されてい
ることを特徴とする記録媒体。