JP2005209249A - 半導体メモリ - Google Patents

Abstract

【課題】 最終製品に組み込まれた状態でも動作不良を未然に防止するフューズ溶断方式の冗長回路を有する半導体メモリを提供する。
【解決手段】 複数のメモリブロック２ａ、２ｂ、２ｃ、２ｄ、２ｒｄを有するメモリセル２と、ロウ及びカラムのアドレス信号５で指定した複数のメモリセルのデータをメモリブロックから出力するセレクタ制御回路１０と、フューズを溶断し不良メモリ素子が存在するメモリブロックの１つを他のメモリブロックで代替するセレクタ制御回路１０を再構成するフューズ溶断方式の冗長回路１７と、冗長回路１７とセレクタ制御回路１０との間に配置され、溶断したフューズの出力信号の強度を増加させるデータ強化回路２２と、を備える。
【選択図】 図１

Description

本発明は、フューズ溶断方式の冗長回路を有する半導体メモリに関する。

従来の半導体メモリは、複数のメモリ素子から成るメモリ・バンクが、冗長度、すなわち冗長メモリ素子の設計によく適合する正規構造で構成していた。もし、半導体メモリの製造中にメモリ・バンクのメモリ素子の１つに欠陥があれば、そのメモリ・バンクに関連したヒューズ論理回路のフューズをレーザで溶断しプログラムする。

そして、欠陥素子をマップ・アウトし且つ冗長素子をマップ・インするようにメモリブロックを再構成していた。

従って、どのメモリ素子に欠陥があるかを知るために、半導体集積回路のメーカでは、製造工程の様々な場面で様々な試験を実施し、ウェハ試験と呼ばれる試験工程でフューズ論理回路のフューズを溶断し、半導体メモリの冗長度を高めていた（例えば、特許文献１参照。）。
特開平１０−９２２９１号公報（第２頁、図１）

しかしながら、最終製品に組み込まれた従来の半導体メモリでは、プログラムしたヒューズ論理回路にアルファ線が入射した際に、ソフトエラーが発生するため、半導体メモリのデータリテンション障害により最終製品が誤動作することが多かった。

本発明は、最終製品に組み込まれた状態でも動作不良を未然に防止するフューズ溶断方式の冗長回路を有する半導体メモリを提供することを目的とする。

上記目的を達成するために、本発明の第１の特徴は、例えば、複数のメモリブロックを有するメモリセルと、ロウ及びカラムアドレスで指定したメモリブロックからデータを出力するセレクタ制御回路と、フューズを溶断し不良メモリ素子が存在するメモリブロックの１つを他のメモリブロックで代替するようにセレクタ制御回路を再構成するフューズ溶断方式の冗長回路と、冗長回路とセレクタ制御回路との間に配置され、溶断したフューズの出力信号の強度を増加させるデータ強化回路と、を備える半導体メモリであることを要旨とする。

また、本発明の第２の特徴は、例えば、複数のメモリブロックと、メモリブロックの中の１つを代替する予備の冗長メモリブロックとを有するメモリセルと、 ロウ及びカラムアドレスで指定したメモリセルのデータを出力するセレクタ制御回路と、メモリセルに対するデータの書込み及び読出し検査の結果に基づいて、フューズを溶断し不良メモリ素子が存在するメモリブロックの１つを予備の冗長メモリブロックへ代替するようにセレクタ制御回路を再構成するフューズ溶断方式の冗長回路と、冗長回路とセレクタ制御回路との間に配置され、溶断したフューズの出力信号の強度を増加させるデータ強化回路と、を備える半導体メモリであることを要旨とする。

また、本発明の第３の特徴は、例えば、低位電源側に接続された第１のスイッチ手段とデータ記憶節点との間に接続されたプログラマブルなフューズと、所定周期のクロック信号で駆動され、記憶節点にデータを書込む高位電源側に接続された第２のスイッチ手段と、ロウ及びカラムアドレスで指定したメモリセルのデータを出力するセレクタ制御回路と、フューズを溶断し不良メモリ素子が存在するメモリブロックの１つを予備の冗長メモリブロックへ代替するようにセレクタ制御回路を再構成するフューズ溶断方式の冗長回路と、フューズを溶断した段階で、記憶節点のデータを保持する帰還インバータ回路と、帰還インバータ回路の出力信号をセレクタ制御回路へ供給するバッファと、を備える半導体メモリであることを要旨とする。

本発明によれば、最終製品に組み込まれた状態でも動作不良を未然に防止するフューズ溶断方式の冗長回路を有する半導体メモリを提供することができる、という格別な効果を奏する。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。よって発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第1の実施の形態）
図１は、本発明の第１の実施形態として、半導体メモリ１をスタティクランダムアクセスメモリ（ＳＲＡＭ）に適用した場合のブロック図である。また、半導体メモリ１は、単一の半導体チップ上に半導体集積回路として構成されている。

但し、本発明は、ＳＲＡＭに限定されず、他のダイナミックランダムアクセスメモリ（ＤＲＡＭ）や、フラッシュメモリや、読出専用メモリ（ＲＯＭ）のような複数のメモリブロックを有する半導体メモリにも適用できることは勿論である。

半導体メモリ１は、例えば、トランジスタによって構成されたメモリセルがマトリクス状に配置され、６個のメモリブロック（ブロック−Ａ〜ブロック−Ｅ、及び冗長ブロック−ＲＤ）で構成されたメモリセル２を備える。

半導体メモリ１は、外部からアドレス信号５を受信するアドレスバッファ６と、このアドレスバッファ６に接続したロウ・デコーダ３及びカラム・デコーダ４と、を備える。

また、メモリセル２は、メモリブロック２ａ、メモリブロック２ｂ、メモリブロック２ｃ、メモリブロック２ｄ、メモリブロック２ｅ、冗長メモリブロック２ｒｄを有し、ロウ及びカラムのアドレス信号５で指定した複数のメモリブロックからデータを出力するセレクタ制御回路１０に接続されている。

さらに、メモリセル２とセレクタ制御回路１０との間に、カラム・デコーダ４に接続されたカラム・セレクタ７を設けられている。また、カラム・セレクタ７とセレクタ制御回路１０との間に、ライトラッチＷＬ８と、センスアンプＳＡ９が配置されている。

セレクタ制御回路１０は、フューズを溶断し不良メモリ素子が存在するメモリブロックの何れか１つを他のメモリブロックで代替するように、セレクタ制御回路１０を再構成するフューズ溶断方式の冗長回路１７に接続されている。

この冗長回路１７とセレクタ制御回路１０との間には、溶断したフューズの出力信号の強度を増加させるデータ強化回路２２が設けられている。

冗長回路１７は、クロック入力端子１９から供給される所定周期のクロックＣＬＫをバッファ１８を通して受信して動作する。

セレクタ制御回路１０は、入出力データをバッファ１３経由で入出力データ端子２１ａ、入出力データ端子２１ｂ、入出力データ端子２１ｃ、入出力データ端子２１ｄ、入出力データ端子２１ｅから入出力する。

制御信号端子２０は、メモリ制御信号（例えば、チップイネーブルＣＥ、アウトプットイネーブルＯＥ、ライトイネーブルＷＥの反転論理信号）を外部から受信し、バッファ１２を経由してコマンドデコーダ１１に供給する。このコマンドデコーダ１１は、半導体メモリ１全体を制御する制御信号Ｇを出力する。

さらに、半導体メモリ１は、電源回路１６を備え、この電源回路１６に接続した電源端子１４から高位電源Ｖｃｃを供給し、同様に、グランド端子１５から低位電源ＧＮＤを供給している。電源回路１６は、半導体メモリ１全体に電源を供給し、冗長回路１７、データ強化回路２２、メモリセル２を動作させている。

図１のブロック図を参照して、半導体メモリ１の動作について説明する。半導体メモリ１は、例えば、ブロック−Ａ〜ブロック−Ｅの５個のメモリブロックに対して夫々１ビットのデータを同時に書込み、また同時に読み出すことができるように構成されている。

また、アドレスバッファ６は、外部からアドレス信号５を取り込んで保持し、アドレス信号をデコードするロウ・デコーダ３が、取り込まれたアドレス信号に基づいてロウデコード信号Ａをメモリセル２へ出力する。また、カラム・デコーダ４が取り込まれたアドレス信号５に基づいてカラムデコード信号Ｂを生成する。

カラム・セレクタ７は、カラム・デコーダ４からカラムデコード信号Ｂを受け取り、カラム選択信号Ｃをメモリセル２へ出力し、メモリセル２内の６つのメモリブロック２ａ〜２ｒｄを同時に選択することができる。

セレクタ制御回路１０は、カラム・セレクタ７が選択した６つのメモリブロックの中から５つのメモリブロック２ａ〜２ｅを選択するように、冗長回路１７からデータ強化回路２２経由で出力される冗長選択信号Ｄによりアクセス制御されている。

センスアンプＳＡ９は、カラム・セレクタ７が選択したメモリセルアレイ２内の５つのメモリブロック２ａ〜２ｅのデータ入出力サイクルで動作し、ライトラッチＷＬ８はデータの書込コントロールバッファとして動作する。

半導体メモリ１は、５個の入出力データ端子２１ａ〜２１ｅを有し、５ビットのデータ並列入出力動作ができる。また、データの読出しと書込みは各メモリブロックに１ビット単位で、メモリセル２に対してすべてのメモリブロック同時読出し又は書込みを行なうように構成されている。

半導体メモリ１は、メモリブロック２ａに隣接して予備の冗長メモリブロック２ｒｄを設けていると共に、冗長回路１７がメモリブロック２ａ〜２ｅ内に不良メモリ素子アドレスをデコード（ＤＥＣ）して不良メモリ素子アドレスを検知する。

さらに、第１の実施形態では、不良メモリ素子を含むメモリブロックに対応するアドレスをデータ強化回路２２が記憶する。このデータ強化回路２２は、例えば、フリップフロップ（Ｆ／Ｆ）で実施することができる。

冗長回路１７は、不良メモリ素子アドレスがアドレスバッファに入力された段階で、メモリセルアレイ２内のメモリブロック２ａ〜２ｅの何れか１つのメモリブロックに替えて、冗長メモリブロック２ｒｄを選択する信号を生成する。

第１の実施形態では、データ強化回路２２は、不良メモリ素子アドレスを記憶するフリップフロップ（Ｆ／Ｆ）のトランジスタの閾値を、メモリセルアレイ２内のメモリセルを構成するトランジスタより低閾値に設定している。

低閾値のトランジスタは、一般に、メモリセルを構成するトランジスタよりアルファ線によるソフトエラーの発生が少なく、最終製品に組み込まれた半導体メモリ１の誤動作を未然に防止するという利点がある。

冗長回路１７のプログラミングは、半導体メモリ１の製造中にメモリブロック２ａ〜２ｅ内の何れか１つのメモリブロックでメモリ素子に欠陥があれば、そのメモリブロックに関連したヒューズ論理回路のフューズをレーザで溶断しプログラムする。典型的には、ウエハ試験工程でレーザ溶断プログラムを実施する。

半導体メモリ１は、最終製品内で動作している段階では、欠陥メモリブロックをマップ・アウトし且つ冗長メモリブロック２ｒｄをマップ・インするようにメモリブロックの選択を再構成している。

図２（ａ）は、本発明の第１の実施形態に係る半導体メモリに用いるフューズ溶断方式の冗長回路の回路図である。冗長回路１７ａは、フューズ３１の出力段にデータ強化回路２２を設けている。

冗長回路１７ａは、高位電源Ｖｃｃ側にＰ型チャンネルトランジスタ３２（Ｐ１）を配置し、低位電源ＧＮＤ側に第１のスイッチ手段３３（例えば、Ｎ型チャンネルトランジスタＮ１）を配置し、Ｐ型チャンネルトランジスタ３２と第１のスイッチ手段３３との間にレーザビームで溶断するフューズ３１を接続している。

Ｐ型チャンネルトランジスタ３２と第１のスイッチ手段３３のゲートは共通接続され共に、クロック入力端子１９から所定周期のクロック信号Ｆが印加される。フューズ３１が溶断された冗長回路１７ａは、クロック信号Ｆが高論理レベル（Ｖｃｃ）に遷移した段階で、Ｐ型チャンネルトランジスタ３２がＯＦＦして溶断されたフューズ３１側のドレインの記憶節点３９の電位レベル（例えば、Ｖｃｃ）を保持することができる。

データ強化回路２２は、記憶節点３９から見て高位電源側に第２のスイッチ手段３４（例えば、Ｐ型チャンネルトランジスタＰ２）を配置し、記憶節点３９から見て低位電源側にＮ型チャンネルトランジスタ３５（Ｎ２）を配置し、このＮ型チャンネルトランジスタ３５と低位電源との間にＮ型チャンネルトランジスタ３６（Ｎ３）を設けている。

第１の実施形態では、Ｐ型チャンネルトランジスタ３４を他のトランジスタの閾値より低く設定し記憶節点３９の論理「１」の電位レベルを強化して、アルファ線によるソフトエラーの発生を未然に防止することができる。

また、帰還インバータ回路２３を構成するＮ型チャンネルトランジスタ３８（Ｎ４）も低閾値のトランジスタを使用し、Ｐ型チャンネルトランジスタ３４のゲートを低位電源で確実に駆動させるとよい場合がある。

データ強化回路２２は、さらに帰還インバータ回路２３を構成するＰ型チャンネルトランジスタ３７（Ｐ３）とＮ型チャンネルトランジスタ３８のゲートを共通接続するゲートラインを記憶節点３９に接続し、帰還インバータ回路２３の出力節点４０をＰ型チャンネルトランジスタ３４とＮ型チャンネルトランジスタ３５のゲートへ共通接続している。

データ強化回路２２は、出力節点４０にインバータ４１、インバータ４２を直列に接続し、Ｎ型チャンネルトランジスタ３６のゲートにクロック信号Ｆが供給されるタイミングと同期して、記憶節点３９の論理値「１」を反転させた論理値「０」の冗長選択信号Ｄを出力段４３からフリップフロップ５１へ出力するように構成する。

また、Ｎ型チャンネルトランジスタ３６のゲートに遅延回路５３を接続し、クロック信号Ｆを遅延させた遅延クロック信号をフリップフロップ５１へ出力するように構成し、冗長選択信号Ｄを遅延クロック信号に同期させてデコーダ５２へ出力させ、デコーダ５２経由で冗長選択信号Ｄをセレクタ制御回路１０（図１参照）へ出力するように制御することができる。

図２（ｂ）は、本発明の第１の実施形態に係る半導体メモリに用いる冗長回路のタイミングチャートである。

冗長回路は、図２（ａ）に示すクロック入力端子１９から、所定周期で論理が反転するクロック信号Ｆを導入する。記憶節点３９（ノード）は、クロック信号Ｆが高論理レベル「１」のタイミング４５、タイミング４５ａでデータ保持期間４７、データ保持期間４７ａに入る。

一方、冗長回路は、クロック信号Ｆが低論理レベル「０」のタイミング４６、タイミング４６ａでデータのリフレッシュ期間４８、リフレッシュ期間４８ａに入るように制御されている。

冗長回路は、データ保持期間４７、データ保持期間４７ａに、チップ外部或いはチップ内部から発生したアルファ線が記憶節点３９を通過しても、データリテンション障害を有効に回避することができる。

勿論、リフレッシュ期間４８、４８ａにおいてもＰ型チャンネルトランジスタ３２と第２のスイッチ手段３４がＯＮしているので記憶節点３９の電位を下げることがない。

（第２の実施形態）
図２（ｃ）は、本発明の第２の実施形態に係る半導体メモリに用いるフューズ溶断方式の冗長回路の回路図である。第１の実施形態と同一の構成要素に付いては重複する説明を省略する。

第２の実施形態のデータ強化回路２２は、第２のスイッチ手段３４もＮ型チャンネルトランジスタ３８も他のトランジスタと同じ閾値に設定して、製造プロセスを簡略化しながら、ソフトエラー対策を施すことができる。

また、ソフトエラー対策を強化するために第１の実施形態と同様に低閾値のトランジスタを使用してもよいことは勿論である。

第２の実施形態は、データ強化回路２２及び記憶節点３９に接続する追加のデータ強化回路２２ａを設けた点が、第１の実施形態と相違する。

追加のデータ強化回路２２ａは、ゲートを共通接続したＮ型チャンネルトランジスタ５５（Ｎ５）とＮ型チャンネルトランジスタ５４（Ｎ６）と、Ｎ型チャンネルトランジスタ５５と５４の間に配置したデータ保持用のインバータ５６とインバータ５７を、Ｎ型チャンネルトランジスタ５５と５４のドレインに接続している。

Ｎ型チャンネルトランジスタ５５の他方のドレインは、帰還インバータ回路２３の出力節点４０に接続し、Ｎ型チャンネルトランジスタ５４の他方のドレインは、帰還インバータ回路２３の入力である記憶節点３９へ接続する。

インバータ５６の出力を、Ｎ型チャンネルトランジスタ５４のドレイン及びインバータ５７の入力に接続し、インバータ５７の出力を、Ｎ型チャンネルトランジスタ５５のドレイン及びインバータ５６の入力に接続しているので、２つのインバータ５６と５７は、データを循環させて記憶する論理回路を構成している。

インバータ５６とインバータ５７は共に、帰還インバータ回路２３を構成するＰ型チャンネルトランジスタ３７とＮ型チャンネルトランジスタ３８の２つのトランジスタと同等規模のトランジスタで構成できるので、第２の実施形態で説明する追加のデータ強化回路２２ａは、６個のトランジスタを組み合わせたＳＲＡＭ（以下、「６トランジスタＳＲＡＭ」と略記する）と同等の機能を有する。

冗長回路の記憶節点３９は、６トランジスタＳＲＡＭに記憶した論理値「１」がクロック信号Ｆの立ち上がりエッジに同期して書込まれ、さらに、データ強化回路２２のＰ型チャンネルトランジスタ３４で記憶節点３９の電位を保持できるので、ソフトエラーによる障害が発生し難い半導体メモリを提供することができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭメモリに適用した場合について説明したが、本発明はＳＲＡＭに限定されるものではなく、所謂ＥＰＲＯＭやＥＥＰＲＯＭのような不揮発性メモリや、ソフトエラーに弱い構造である、過度に放射線の強い場所や、高温下で使用するような、半導体メモリの実力以下の低電圧で使用するＤＲＡＭにも適用できることは勿論である。

また、半導体メモリを低温（例えば、０℃以下）、あるいは半導体メモリの実力以下の低電圧で使用する他の半導体メモリにも本発明を適用できる。

なお、本発明の実施形態に記載された、作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本発明の実施の形態に記載されたものに限定されるものではない。

本発明の第１の実施形態に係る半導体メモリのブロック図。 本発明の実施の形態に係る半導体メモリに用いる冗長回路の回路図。

符号の説明

１…半導体メモリ
２…メモリセル
２ａ、２ｂ、２ｃ、２ｄ、２ｅ…メモリブロック
２ｒｄ…冗長メモリブロック
３…ロウ・デコーダ
４…カラム・デコーダ
５…アドレス信号
６…アドレスバッファ
７…カラム・セレクタ
８…ライトラッチＷＬ
９…センスアンプＳＡ
１０…セレクタ制御回路
１１…コマンドデコーダ
１７、 １７ａ…冗長回路
１９…クロック入力端子
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ…入出力データ端子
２２、２２ａ…データ強化回路
２３…帰還インバータ回路
３１…フューズ
３２…Ｐ型チャンネルトランジスタ
３３…第１のスイッチ手段
３４…第２のスイッチ手段
３５…Ｎ型チャンネルトランジスタ
３６…Ｎ型チャンネルトランジスタ
３７…Ｐ型チャンネルトランジスタ
３８…Ｎ型チャンネルトランジスタ
３９…記憶節点
４０…出力節点
４１…インバータ
４２…インバータ
５２…デコーダ
５３…遅延回路
５４…Ｎ型チャンネルトランジスタ
５５…Ｎ型チャンネルトランジスタ
５６…インバータ
５７…インバータ

Claims (5)

1. 複数のメモリブロックを有するメモリセルと、
   ロウ及びカラムアドレスで指定した前記メモリブロックからデータを出力するセレクタ制御回路と、
   フューズを溶断し不良メモリ素子が存在する前記メモリブロックの１つを他のメモリブロックで代替するように前記セレクタ制御回路を再構成するフューズ溶断方式の冗長回路と、
   前記冗長回路と前記セレクタ制御回路との間に配置され、溶断した前記フューズの出力信号の強度を増加させるデータ強化回路と、
   を備えることを特徴とする半導体メモリ。
2. 複数のメモリブロックと、前記メモリブロックの中の１つを代替する予備の冗長メモリブロックとを有するメモリセルと、
   ロウ及びカラムアドレスで指定した前記メモリセルのデータを出力するセレクタ制御回路と、
   前記メモリセルに対するデータの書込み及び読出し検査の結果に基づいて、フューズを溶断し不良メモリ素子が存在する前記メモリブロックの１つを前記予備の冗長メモリブロックへ代替するように前記セレクタ制御回路を再構成するフューズ溶断方式の冗長回路と、
   前記冗長回路と前記セレクタ制御回路との間に配置され、溶断した前記フューズの出力信号の強度を増加させるデータ強化回路と、
   を備えることを特徴とする半導体メモリ。
3. 低位電源側に接続された第１のスイッチ手段とデータ記憶節点との間に接続されたプログラマブルなフューズと、
   所定周期のクロック信号で駆動され、前記記憶節点にデータを書込む高位電源側に接続された第２のスイッチ手段と、
   ロウ及びカラムアドレスで指定したメモリセルのデータを出力するセレクタ制御回路と、
   前記フューズを溶断し不良メモリ素子が存在する前記メモリブロックの１つを予備の冗長メモリブロックへ代替するように前記セレクタ制御回路を再構成するフューズ溶断方式の冗長回路と、
   前記フューズを溶断した段階で、前記記憶節点のデータを保持する帰還インバータ回路と、
   前記帰還インバータ回路の出力信号を前記セレクタ制御回路へ供給するバッファと、
   を備えることを特徴とする半導体メモリ。
4. 前記第２のスイッチ手段は、メモリセルを構成するトランジスタの閾値より低い値の閾値で動作するトランジスタで構成することを特徴する請求項３に記載の半導体メモリ。
5. 前記データ強化回路は、前記フューズから距離的に離間して配置されることを特徴する請求項３に記載の半導体メモリ。

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