JP2001344989A

JP2001344989A - Ｓｒａｍ装置

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Publication number: JP2001344989A
Application number: JP2001097674A
Authority: JP
Inventors: Hiroyuki Yamauchi; 寛行山内
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-03-31
Filing date: 2001-03-29
Publication date: 2001-12-14
Anticipated expiration: 2021-03-29
Also published as: JP3606567B2

Abstract

(57)【要約】【課題】面積ペナルティを低減することができるＳＲ
ＡＭ装置を提供する。【解決手段】ＳＲＡＭ装置１００は、複数のノーマル
メモリブロック（ブロック＃１〜＃Ｑ）と、スペアメモ
リブロック１６０と、複数のノーマルメモリブロックの
うち、欠陥メモリセルを含むノーマルメモリブロックを
示す第１の欠陥ブロック情報を格納する欠陥ブロック設
定部１７０と、Ｎ本の内部データ線Ｄ１〜ＤＮと、少な
くとも１つのスペアデータ線１６５と、Ｎ本の外部デー
タ線ｄ１〜ｄＮと、第１の欠陥ブロック情報とアクセス
情報とが一致するか否かに応じて、内部データ線Ｄ１〜
ＤＮのうち、欠陥があるメモリセルに接続された内部デ
ータ線以外の内部データ線と、少なくとも１つのスペア
データ線１６５の少なくとも１つとを外部データ線ｄ１
〜ｄＮに接続するか、内部データ線Ｄ１〜ＤＮを外部デ
ータ線ｄ１〜ｄＮに接続するかを切り替える、接続回路
１とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長メモリブロッ
ク（スペアメモリブロック）を有するＳＲＡＭ（Ｓｔａ
ｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
装置に関する。

【０００２】

【従来の技術】分割ワード線方式のＳＲＡＭ装置は、ア
クセスされないメモリセルに関係するビット線の充放電
をなくして省電力化を図るために、ワード線を分割し、
選択された分割ワード線にＩ／Ｏ（入出力）のビット数
Ｎと等しいメモリセル（ノーマルメモリセル）のみが接
続されるような構成になっている。

【０００３】

【発明が解決しようとする課題】大容量のＳＲＡＭ装置
では、冗長メモリセル（スペアメモリセル）を設けない
と製造の歩留まりを向上することができない。また、欠
陥密度の大きいプロセスを用いて製造されるＳＲＡＭ装
置でも、冗長メモリセル（スペアメモリセル）を設けな
いと製造の歩留まりを向上することができない。従っ
て、これらのＳＲＡＭ装置では、冗長メモリセルが採用
される。

【０００４】冗長メモリセルは、ノーマルメモリセルと
同時に選択して活性化させなければならない。分割ワー
ド線方式のＳＲＡＭ装置に冗長メモリセルを設ける場
合、冗長メモリセルを分割ワード線の各々にＭ個ずつ追
加して接続する必要がある。このため、従来技術によれ
ば、１つの分割ワード線には、Ｎ個のノーマルメモリセ
ルとＭ個の冗長メモリセルとの合計（Ｎ＋Ｍ）個のメモ
リセルが接続されていた。また、各分割ワード線に対応
する分割メモリブロック毎に、（Ｎ＋Ｍ）ビット分のデ
ータ線からＮ本のデータ線のみを選択する選択回路（接
続回路）を設ける必要があった。この選択回路は、ヒュ
ーズ等の不揮発性プログラム素子を用いて実現されるた
め、占有面積が大きくなる。従って、分割ワード線方式
のＳＲＡＭ装置に冗長メモリセルを設ける場合には、Ｓ
ＲＡＭ装置の占有面積が大きくなってしまうという問題
点があった。ＳＲＡＭ装置の占有面積が大きくなると、
ＳＲＡＭ装置の面積ペナルティが大きくなる。ＳＲＡＭ
装置の面積ペナルティが大きくなるとは、ＳＲＡＭ装置
の占有面積が大きくなることによって、ＳＲＡＭ装置が
欠陥を有する確率が高くなってしまうことをいう。

【０００５】本発明はこのような従来技術の問題点を解
決するためになされたものであり、冗長メモリセルを設
けた分割ワード線方式のＳＲＡＭ装置において、面積ペ
ナルティを低減することができるＳＲＡＭ装置を提供す
ることを目的とする。

【０００６】

【課題を解決するための手段】本発明のＳＲＡＭ装置
は、データを格納するＮ個（Ｎは自然数）のメモリセル
をそれぞれが含む複数のノーマルメモリブロックと、デ
ータを格納する少なくとも１つのメモリセルを含むスペ
アメモリブロックと、前記複数のノーマルメモリブロッ
クのうち、欠陥があるメモリセルを含むノーマルメモリ
ブロックを示す第１の欠陥ブロック情報を格納する欠陥
ブロック設定部と、前記複数のノーマルメモリブロック
のそれぞれに含まれる前記Ｎ個のメモリセルにそれぞれ
接続されたＮ本の内部データ線であって、ＳＲＡＭ装置
の外部から入力され、前記複数のノーマルメモリブロッ
クのうちの１つを示すアクセス情報によって指定された
前記複数のノーマルメモリブロックのうちの前記１つに
含まれる前記Ｎ個のメモリセルに格納されたデータを読
み出すためのＮ本の内部データ線と、前記スペアメモリ
ブロックに接続され、前記スペアメモリブロックに含ま
れる前記少なくとも１つのメモリセルからデータを読み
出すための少なくとも１つのスペアデータ線と、ＳＲＡ
Ｍ装置の外部にデータを出力するためのＮ本の外部デー
タ線と、前記第１の欠陥ブロック情報と前記アクセス情
報とが一致するか否かに応じて、前記Ｎ本の内部データ
線のうち、前記第１の欠陥ブロック情報により示される
ノーマルメモリブロックに含まれる欠陥があるメモリセ
ルに接続された内部データ線以外の内部データ線と、前
記少なくとも１つのスペアデータ線の少なくとも１つと
を前記Ｎ本の外部データ線に接続するか、前記Ｎ本の内
部データ線を前記Ｎ本の外部データ線に接続するかを切
り替える、接続回路とを備える。これにより、上記目的
が達成される。

【０００７】前記欠陥ブロック設定部は、前記第１の欠
陥ブロック情報により示されるノーマルメモリブロック
に含まれるＮ個のメモリセルのうち、欠陥があるメモリ
セルを示す第２の欠陥ブロック情報をさらに格納しても
よい。

【０００８】前記欠陥ブロック設定部は、不揮発性プロ
グラム手段を有し、前記第１の欠陥ブロック情報および
前記第２の欠陥ブロック情報は、前記不揮発性プログラ
ム手段に格納されてもよい。

【０００９】前記スペアメモリブロックは、前記スペア
メモリブロックに含まれる少なくとも１つのメモリセル
のうち少なくとも１つに接続されたスペアワード線を含
み、前記スペアワード線は、前記アクセス情報にかかわ
らず活性化状態にされてもよい。

【００１０】前記スペアメモリブロックは、前記スペア
メモリブロックに含まれる少なくとも１つのメモリセル
のうち少なくとも１つに接続されたスペアワード線を含
み、前記スペアワード線は、前記アクセス情報に応じて
活性化状態にされてもよい。

【００１１】前記接続回路は、前記Ｎ本の内部データ線
のうち、前記欠陥があるノーマルメモリセルに接続され
た内部データ線以外の内部データ線と前記少なくとも１
つのスペアデータ線とを所定の順序でＮ本の外部データ
線に接続してもよい。

【００１２】前記ＳＲＡＭ装置はメインワード線をさら
に備え、前記複数のノーマルメモリブロックのそれぞれ
は、前記複数のノーマルメモリブロックのそれぞれに含
まれるＮ個のメモリセルに接続された分割ワード線をさ
らに含み、前記複数のノーマルメモリブロックのそれぞ
れに含まれる分割ワード線は、前記メインワード線に接
続されていてもよい。

【００１３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００１４】図１は、本発明のＳＲＡＭ装置１００の構
成を示す。ＳＲＡＭ装置１００は、冗長メモリセルを設
けた分割ワード線方式のＳＲＡＭ装置である。ＳＲＡＭ
装置１００は、それぞれが複数のノーマルメモリセルを
有する複数（Ｑ個）のノーマルメモリブロック（ブロッ
ク＃１〜ブロック＃Ｑ）と、複数のスペアメモリセルを
有するスペアメモリブロック１６０とからなる複数のメ
モリブロックとを有している。

【００１５】ＳＲＡＭ装置１００は、複数のメモリブロ
ック（ブロック＃１〜ブロック＃Ｑおよびブロック１６
０）間にまたがって共通に接続されたメインワード線Ｍ
ＷＬを含む。複数のノーマルメモリブロック（ブロック
＃１〜ブロック＃Ｑ）のそれぞれは、分割ワード線ＷＬ
を含む。スペアメモリブロック１６０は、スペアワード
線ＳＷＬを含む。

【００１６】複数のノーマルメモリブロック（ブロック
＃１〜ブロック＃Ｑ）に含まれる複数の分割ワード線Ｗ
Ｌはそれぞれ、メインワード線ＭＷＬにＡＮＤゲート１
５３を介して接続されている。

【００１７】複数の分割ワード線ＷＬのそれぞれは、メ
インワード線ＭＷＬと、分割ワード線選択線Ｂ１〜ＢＱ
のそれぞれとによって選択される。スペアワード線ＳＷ
Ｌは、メインワード線ＭＷＬとスペアワード線選択線Ｓ
１とによって選択される。

【００１８】分割ワード線選択線Ｂ１〜ＢＱは、通常、
メモリセルの選択アドレスのうち、数ビット分のデコー
ド信号によって選択することができる。例えば、ＳＲＡ
Ｍ装置１００が４つのブロックを有する場合（Ｑ＝４の
場合）には、ビットＡ０およびＡ１の２ビットによって
表される４通りのデコード信号によって、分割ワード線
選択線Ｂ１〜Ｂ４のうちの１つが選択される。このよう
に、ビットＡ０およびＡ１は、複数のノーマルメモリブ
ロックのうち１つを示すアクセス情報として使用され得
る。アクセス情報は、ＳＲＡＭ装置１００の外部から入
力される。

【００１９】ノーマルメモリセルは、２つのトランジス
タと２つのインバータ回路から構成され、各トランジス
タのゲートが分割ワード線ＷＬに接続され、各トランジ
スタのドレインがビット線対（ＢＬ、／ＢＬ）に接続さ
れている。スペアメモリセルは、ノーマルメモリセルと
同様の構成を有する。図１に示される拡大部１２０に
は、１つのメモリセルの構造を示す。このような構成に
より、メモリセルはデータを格納する。

【００２０】選択された分割ワード線ＷＬに接続された
Ｎ個（Ｎは自然数）のノーマルメモリセルの情報を読み
出すＮビット分のビット線対（ＢＬ、／ＢＬ）は、複数
のノーマルメモリブロック（ブロック＃１〜ブロック＃
Ｑ）間で共通に使用するＮビット分の内部データ線（Ｄ
１〜ＤＮ）に、各々に対応するセンスアンプ（Ｓ／Ａ）
１５４を介して接続されている。なお、分割ワード線Ｗ
Ｌが選択されるとは、分割ワード線ＷＬが所定の電位
（例えば、ハイレベル）に加圧される、すなわち、活性
化されることをいう。ＳＲＡＭ装置１００では、例え
ば、ブロック＃１に含まれる分割ワード線ＷＬは、対応
するメインワード線ＭＷＬと、分割ワード線選択線Ｂ１
とが所定の電位に加圧された場合に、選択される。

【００２１】スペアワード線ＳＷＬには、Ｍ個のスペア
メモリセル（スペアメモリブロック１６０に含まれる少
なくとも１つのメモリセルのうち少なくとも１つ）が接
続される（Ｍは自然数）。

【００２２】スペアワード線ＳＷＬに接続されたＭ個の
スペアメモリセルの情報を読み出すＭビット分のスペア
ビット線対は、スペアメモリブロック１６０用のＭビッ
ト分のスペアデータ線１６５にそれぞれに対応するスペ
アセンスアンプ（Ｓ／Ａ）１６４を介して接続されてい
る。なお、図１では、Ｍ＝１の場合を示しており、以下
の説明では、Ｍ＝１の場合を想定して説明を行う。本発
明ではＭ＝１に限定されないが、ＳＲＡＭ装置１００で
は、実際に、Ｍ＝１の場合にも大きな効果が得られる。
また、Ｍ＝１の場合にはＳＲＡＭ装置１００の面積ペナ
ルティを最小にすることができるという利点が得られ
る。

【００２３】なお、Ｍ＝１の場合には、複数のノーマル
メモリブロック（ブロック＃１〜ブロック＃Ｑ）に含ま
れるメモリセルのうち、欠陥のあるメモリセルが１つで
ある場合に、その欠陥のあるメモリセルを含むカラム
が、スペアメモリブロックのカラムによって代替され
る。例えば、ブロック＃１に含まれるメモリセル１５１
に欠陥がある場合、メモリセル１５１を含むカラム１５
２が、スペアメモリブロック１６０のカラム１６２によ
って代替される。

【００２４】ＳＲＡＭ装置１００は、さらに、ノーマル
メモリブロック（ブロック＃１〜ブロック＃Ｑ）に対応
するＮビット分の内部データ線（Ｄ１〜ＤＮ）と、スペ
アメモリブロック１６０に対応するＭビット分のデータ
線を合わせた合計（Ｎ＋Ｍ）本のデータ線から、所定の
Ｎ本のデータ線を選択する接続回路１を有する。

【００２５】ここで、データ線の本数は、１ビット分の
データ線を１本と数えるものとする。例えば、図１にお
いて、内部データ線Ｄ１は、ビット線ＢＬとビット線／
ＢＬとに接続された２本の配線を有するが、この２本の
配線が１ビット分のデータ線として機能するので、内部
データ線Ｄ１を「１本のデータ線」として数える。

【００２６】このように、Ｎ本の内部データ線Ｄ１〜Ｄ
Ｎは、複数のノーマルメモリブロック（ブロック＃１〜
ブロック＃Ｑ）のそれぞれに含まれるＮ個のメモリセル
にそれぞれ接続されており、複数のノーマルメモリブロ
ックのうちの１つ（アクセスされるノーマルメモリブロ
ック）に含まれるＮ個のメモリセルに格納されたＮビッ
トのデータを読み出す（あるいは、書き込む）。

【００２７】また、スペアデータ線１６５は、スペアメ
モリブロック１６０に接続され、スペアメモリブロック
１６０に含まれる少なくとも１つのメモリセルに格納さ
れたデータを読み出す（あるいは、書き込む）。

【００２８】図１には、メインワード線ＭＷＬが複数示
されている。ＳＲＡＭ装置１００に含まれるメインワー
ド線ＭＷＬの本数は、例えば、２５６本である。しか
し、ＳＲＡＭ装置１００に含まれるメインワード線ＭＷ
Ｌの本数は、１本であってもよい。メインワード線ＭＷ
Ｌが１本である場合、１つのノーマルメモリブロック
（例えば、図１に示されるブロック＃１）に含まれるメ
モリセル（ノーマルメモリセル）の数はＮ個である。Ｓ
ＲＡＭ装置１００は、１以上の任意の本数のメインワー
ド線ＭＷＬを含み得る。従って、複数のノーマルメモリ
ブロック（ブロック＃１〜ブロック＃Ｑ）のそれぞれは
Ｎ個のメモリセルを含む。また、スペアメモリブロック
１６０は、少なくとも１つのメモリセル（スペアメモリ
セル）を含む。

【００２９】接続回路１（シフト回路）は、アクセスし
たノーマルメモリブロック内（ブロック＃１〜ブロック
＃Ｑのうちのアクセスしたもの）に欠陥メモリセル（予
め検出されている）を含む場合には、その欠陥メモリセ
ルにアクセスする内部データ線を選択せずに間引き、そ
の間引いた内部データ線の替わりに、スペアメモリブロ
ック１６０に対応するスペアデータ線から不足本数を補
填する。このようにして、（Ｎ＋Ｍ）本のデータ線から
必ずＮ本のデータ線を選択する。選択されたＮ本のデー
タ線はそれぞれ、Ｎ本の外部データ線ｄ１〜ｄＮに接続
される。Ｎ本の外部データ線ｄ１〜ｄＮは、ＳＲＡＭ装
置１００の外部にデータを出力（または入力）するため
に設けられる。外部データ線ｄ１〜ｄＮは、例えば、Ｓ
ＲＡＭ装置１００の外部のＩ／Ｏバッファ（図示せず）
に接続される。

【００３０】図１に示される例において、ブロック＃１
のメモリセル１５１が欠陥メモリセル（欠陥のあるメモ
リセル）であるとする。ブロック＃１がアクセスされる
場合、メモリセル１５１に接続された内部データ線Ｄ２
が接続回路１によって間引かれる。接続回路１は、その
間引いた本数分（＝１）の替わりに、スペアメモリブロ
ックに対応するスペアデータ線から不足する本数を補填
することで、（Ｎ＋Ｍ）本（ここでは（Ｎ＋１）本）の
データ線から必ずＮ本のデータ線を選択する。

【００３１】すなわち、選択されたＮ本のデータ線（Ｎ
−１本の内部データ線と１本のスペアデータ線）がそれ
ぞれＮ本の外部データ線に接続される。

【００３２】一方、アクセスしたノーマルメモリブロッ
ク内に欠陥メモリセルを含まない場合、すなわち、ブロ
ック＃２〜ブロック＃Ｑのいずれかがアクセスされる場
合には、（Ｎ＋Ｍ）本（ここでは（Ｎ＋１）本）のデー
タ線から、ノーマルメモリブロックに対応するＮ本のデ
ータ線（Ｄ１〜ＤＮ）を選択し、スペアメモリブロック
１６０に対応するＭ本（１本）のスペアデータ線１６５
は選択しない。すなわち、Ｎ本の内部データ線Ｄ１〜Ｄ
ＮがそれぞれＮ本の外部データ線ｄ１〜ｄＮに接続され
る。

【００３３】接続回路１のこのような動作は、アクセス
情報と、欠陥ブロック設定部１７０に格納された欠陥ブ
ロック情報（第１の欠陥ブロック情報および第２の欠陥
ブロック情報）とに基づいて行なわれる。

【００３４】図２は、接続回路１および欠陥ブロック設
定部１７０の構成を示す。図２では、説明を簡略化する
ために、Ｍ＝１およびＮ＝２とする。すなわち、３本の
データ線（内部データ線Ｄ１およびＤ２、スペアデータ
線１６５）から２本のデータ線を選択し、選択されたデ
ータ線を２本の外部データ線（ｄ１、ｄ２）に接続する
場合を説明する。

【００３５】欠陥ブロック設定部１７０は、欠陥アドレ
ス比較回路２を含む。欠陥アドレス比較回路２には、複
数のノーマルメモリブロック（ブロック＃１〜ブロック
＃Ｑ）のうち、欠陥メモリセルを含むノーマルメモリブ
ロックの情報（第１の欠陥ブロック情報）が格納されて
いる。ビットＡ０とＡ１とによって表わされるアクセス
情報が、欠陥メモリセルを含むノーマルメモリブロック
を示す場合、すなわち、アクセス情報と第１の欠陥ブロ
ック情報とが一致する場合には、欠陥アドレス比較回路
２の出力Ｃは「１」（ハイレベル）となる。欠陥アドレ
ス比較回路２の構成は、図３を参照して後述される。

【００３６】ヒューズ６０１およびヒューズ６０２に
は、第１の欠陥ブロック情報により示されるノーマルメ
モリブロック（欠陥メモリブロック）に含まれるメモリ
セルのうち、欠陥があるメモリセル（欠陥メモリセル）
を示す第２の欠陥ブロック情報が記録される。

【００３７】例えば、欠陥メモリブロックのうち、内部
データ線Ｄ１に接続されるメモリセルに欠陥がある場
合、ヒューズ６０１とヒューズ６０２が共に切断され
る。配線６１０には、ＰＯＲ信号が入力される。ＰＯＲ
信号は、電源がＯＮになった時にハイレベルのパルスを
発生する信号である。ヒューズ６０１とヒューズ６０２
とが共に切断されている場合、電源がＯＮになって配線
６１０にパルスが入力されると、配線６１１および６１
２は共にローレベルになる。トランスファーゲート６２
１および６２２は、共に、アクセス情報が、欠陥アドレ
ス比較回路２に格納された第１の欠陥ブロック情報に一
致する場合に、すなわち、欠陥メモリブロックがアクセ
スされる場合にオープンになる。トランスファーゲート
６２１および６２２がオープンになると、配線６３１お
よび６３２はともにローレベルになる。これにより、ト
ランスファーゲート６４１および６４２がオープンとな
り、トランスファーゲート６５１および６５２がクロー
ズとなる。従って、内部データ線Ｄ２が外部データ線ｄ
１に接続され、スペアデータ線１６５が外部データ線ｄ
２に接続される。

【００３８】同様に、欠陥メモリブロックのうち、内部
データ線Ｄ２に接続されるメモリセルに欠陥がある場
合、ヒューズ６０１とヒューズ６０２とのうち、ヒュー
ズ６０２のみが切断される。これにより、内部データ線
Ｄ１が外部データ線ｄ１に接続され、スペアデータ線１
６５が外部データ線ｄ２に接続される。

【００３９】このように、欠陥メモリブロックがアクセ
スされる場合（アクセス情報が、欠陥アドレス比較回路
２に格納された第１の欠陥ブロック情報に一致する場
合）には、Ｎ本（図２に示される例ではＮ＝２）の内部
データ線のうち、欠陥メモリセルに接続された内部デー
タ線以外の内部データ線と、スペアデータ線１６５とが
Ｎ本の外部データ線ｄ１およびｄ２に接続される。

【００４０】欠陥メモリブロック以外のメモリブロック
がアクセスされる場合（アクセス情報が、欠陥アドレス
比較回路２に格納された第１の欠陥ブロック情報に一致
しない場合）には、欠陥アドレス比較回路２の出力Ｃは
「０」（ローレベル）となる。これにより、トランジス
タ６７１および６７２がＯＮとなるので、配線６３１お
よび配線６３２がハイレベルになる。トランスファーゲ
ート６５１および６５２がオープンとなり、トランスフ
ァーゲート６４１および６４２がクローズとなる。これ
により、内部データ線Ｄ１が外部データ線ｄ１に接続さ
れ、内部データ線Ｄ２が外部データ線ｄ２に接続され
る。すなわち、Ｎ本の内部データ線Ｄ１およびＤ２が、
外部データ線ｄ１およびｄ２に接続される。

【００４１】このように、アクセス情報に依存して、接
続回路１の動作が異なる。すなわち、接続回路１は、欠
陥アドレス比較回路２の出力Ｃが「１」の場合（アクセ
スするブロックに欠陥メモリセルを含む場合）には、ス
ペアデータ線１６５が使われる（スペアデータ線１６５
がＮ本の外部データ線のうちの１つに接続される）よう
に制御され、それ以外の場合にはスペアデータ線が使わ
れないように制御される。

【００４２】また、接続回路１は、Ｎ本の内部データ線
のうち、欠陥メモリセルに接続された内部データ線以外
の内部データ線とＭ本（少なくとも１本）のスペアデー
タ線とを所定の順序でＮ本の外部データ線に接続する。
すなわち、シフト動作を行う。ここで、所定の順序と
は、欠陥メモリセルに接続された内部データ線以外の内
部データ線とスペアデータ線とのうち、図２において図
の右方向に位置するデータ線から順に、図の右方向に位
置する外部データ線に接続することを意味する。例え
ば、内部データ線Ｄ２およびスペアデータ線１６５が外
部データ線ｄ１およびｄ２に接続される場合、スペアデ
ータ線１６５および外部データ線ｄ２は図２においてそ
れぞれ内部データ線Ｄ２および外部データ線ｄ１よりも
右側に位置するので、スペアデータ線１６５が外部デー
タ線ｄ２に接続され、内部データ線Ｄ２が外部データ線
ｄ１に接続される。このように、所定の順序とは、空間
的な位置関係についての順序（空間的な順序）を規定
し、接続が行なわれる時間的な順序を規定するものでは
ない。接続回路１がこのようなシフト動作を行うことに
より、欠陥メモリセルに接続された内部データ線以外の
内部データ線およびスペアデータ線と、対応する外部デ
ータ線との間で空間的な順序が一致するので、接続配線
の交差が発生せず好都合である。

【００４３】図３（ａ）は、欠陥アドレス比較回路２の
構成を示す。図３（ａ）に示される例では、欠陥アドレ
ス比較回路２は、ＳＲＡＭ装置１００が備えるノーマル
メモリブロックの個数Ｑが４である場合を示す。４つの
ノーマルメモリブロック（ブロック＃１〜＃４）のそれ
ぞれは、ＳＲＡＭ装置１００に入力されるアドレスのう
ち、上位２ビット（Ａ０およびＡ１）で示すことができ
る。４つのノーマルメモリブロック（ブロック＃１〜＃
４）のうち、どのノーマルメモリブロックに欠陥メモリ
セルが含まれるかの情報は、予めヒューズ２１および２
２を用いてプログラムされている。このように、欠陥ア
ドレス比較回路２には、複数のノーマルメモリブロック
（ブロック＃１〜ブロック＃４）のうち、欠陥メモリセ
ルを含むノーマルメモリブロックの情報（第１の欠陥ブ
ロック情報）が格納されている。

【００４４】欠陥アドレス比較回路２は、Ａ０およびＡ
１で表わされるアクセス情報が第１の欠陥ブロック情報
と一致するか否かによって、アクセスするノーマルメモ
リブロックに欠陥メモリセルを含むか否かを判定する。

【００４５】ヒューズ２１には、ビットＡ１の情報がプ
ログラムされる。ヒューズ２２には、ビットＡ０の情報
がプログラムされる。ヒューズ２３には冗長使用か否か
の情報がプログラムされる。なお、冗長使用か否かの情
報とは、ＳＲＡＭ装置１００において欠陥メモリセルの
救済を行うか否かの情報である。

【００４６】配線３２０には、ＰＯＲ信号が入力され
る。これに応答して、ＳＲＡＭ装置１００の電源投入後
に、配線３２１には、ヒューズ２１を切断したか否かの
情報（ヒューズ２１のプログラム情報）が現われる。

【００４７】図３（ｂ）は、アクセス情報と、アクセス
されるノーマルメモリブロックとの関係を示す。例え
ば、ブロック＃１がアクセスされる場合には、アクセス
情報として、Ａ０＝０、Ａ１＝０がＳＲＡＭ装置１００
の外部から入力される。

【００４８】図４は、ヒューズ２１を切断した場合とし
ない場合とに、配線３２１に現われる信号波形を示す。
波形４０１は、ヒューズ２１を切断しない場合に、配線
３２１に現われる信号波形を示し、波形４０２は、ヒュ
ーズ２１を切断した場合に、配線３２１に現われる信号
波形を示す。このように、配線３２１には、ＳＲＡＭ装
置１００の電源投入後に、ヒューズ２１のプログラム状
態（ビットＡ１の情報）が現われる。同様に、図３
（ａ）に示される配線３２２および３２３には、それぞ
れ、ビットＡ０の情報および冗長使用か否かの情報が現
れる。

【００４９】ヒューズを切断している場合には、プログ
ラム素子２１〜２３のプログラム状態は「０」になる。
一方、ヒューズを切断していない場合には、プログラム
素子２１〜２３のプログラム状態は「１」になる。

【００５０】図３（ａ）に示される欠陥アドレス比較回
路２において、例えばＡ１の情報を「０」にプログラム
（ヒューズ２１を切断）し、Ａ０の情報を「０」にプロ
グラム（ヒューズ２２を切断）し、冗長使用か否かの情
報を「１」にプログラム（ヒューズ２３を切断しない）
すれば、アクセス情報がＡ１＝「１」、Ａ０＝「１」の
時のみ、３入力ＡＮＤ回路２４の出力Ｃが「１」にな
る。従って、アクセス情報がＡ１＝「１」、Ａ０＝
「１」のとき、すなわち、ブロック＃４に欠陥メモリセ
ルが存在し、そのブロックをアクセスするときのみ、３
入力ＡＮＤ回路２４の出力Ｃ＝「１」になる。第１の欠
陥ブロック情報は、ヒューズ２２のプログラム状態のビ
ット反転と、ヒューズ２１のプログラム状態のビット反
転とによって表わされる。

【００５１】図２および図３（ａ）を参照して説明した
ように、欠陥ブロック設定部１７０はヒューズ６０１、
６０２（図２）およびヒューズ２１、２２（図３
（ａ））を有し、そのヒューズには、第１の欠陥ブロッ
ク情報と、第２の欠陥ブロック情報とが格納される。な
お、ヒューズ６０１、６０２、２１および２２として
は、ヒューズに大電流を流すことによって溶断する電流
ヒューズ、レーザ光線によって切断するレーザヒュー
ズ、あるいは、レーザ光を照射することによって高抵抗
状態（切断状態）から低抵抗状態（切断しない状態）に
プログラムすることが可能なレーザヒューズ等が使用さ
れ得る。また、ヒューズ６０１、６０２、２１および２
２として、任意の不揮発性プログラム手段が用いられて
もよい。

【００５２】図５（ａ）および（ｂ）は、ＳＲＡＭ装置
１００の動作タイミングを示す。図５（ａ）に示すよう
に、メインワード線ＭＷＬ上の信号２０１と、分割ワー
ド線選択線Ｂｎ（ここではＢ１、Ｂ２、Ｂ３）上の信号
２０２〜２０４とによって、対応する分割ワード線（こ
こでは分割ワード線１、２、３）が活性化される（信号
２０５〜２０７）。なお、図５（ａ）において、各信号
波形の高くなっている部分が活性化状態を示し、低くな
っている部分が非活性状態を示す。

【００５３】スペアワード線は、図５（ａ）の信号２０
８に示されるように、分割ワード線選択線Ｂｎ上の信号
２０２〜２０４とは関係なく（すなわち、分割ワード線
のアドレスとは関係なく）、対応する行のメインワード
線と同様のタイミングで活性化されるようにしてもよ
い。あるいは、スペアワード線は、図５（ｂ）の信号２
０９に示されるように、欠陥メモリセルが存在するノー
マルメモリブロックの分割ワード線が活性化されるとき
に、分割ワード線選択線Ｂｎ上の信号２０２〜２０４の
うちの１つ（図５（ａ）および（ｂ）に示される例で
は、信号２０３）に応じて、活性化されるようにしても
よい。

【００５４】スペアワード線が、図５（ａ）の信号２０
８に示されるようなタイミングで活性化されることは、
メインワード線ＭＷＬが活性化した場合に、常に、対応
する行のスペアワード線が活性化（選択）することを意
味する。これは、図１に示されるスペアワード線選択線
Ｓ１を常に「１」（ハイレベル）にすることによって実
現することができる。この場合、スペアワード線は、ア
クセスされるノーマルメモリブロックに欠陥メモリセル
が含まれているか否かに係わらず（すなわち、アクセス
情報とは関係なく）、対応する行のメインワード線と同
時に選択（活性化）される。表１は、この場合のスペア
ワード線選択線Ｓ１の選択状態を示す。

【００５５】表１：スペアワード線をアクセス情報とは
関係なく、対応する行のメインワード線と同時に活性化
する

【００５６】

【表１】表１に示されるようにスペアワード線選択線Ｓ１の選択
状態を設定することは、図１に示されるＳＲＡＭ装置１
００において、スペアワード線選択線Ｓ１に常に直流電
圧を印加することによって「１」に固定することを意味
する。この場合、ノーマルメモリブロックとスペアメモ
リブロックとにおいて、メモリセルのアクセスまでに介
するゲート数が一致するので、ノーマルメモリブロック
とスペアメモリブロックとのタイミング調整に関する問
題が発生しないという利点が得られる。

【００５７】スペアワード線をアクセスされるノーマル
メモリブロックに欠陥メモリセルが含まれているか否か
に係わらず（すなわち、アクセス情報とは関係なく）、
対応する行のメインワード線と同時に選択（活性化）す
ることは、ＳＲＡＭ装置１００にスペアワード線選択線
Ｓ１を設けずに、スペアワード線を直接、対応するメイ
ンワード線に接続することによっても実現される。

【００５８】図６は、スペアワード線選択線Ｓ１を設け
ずに、スペアワード線を直接、対応するメインワード線
に接続した構成を有するＳＲＡＭ装置１００ａの構成を
示す。図６において、図１に示される構成要素と同一の
構成要素には同一の参照番号を付し、その説明を省略す
る。ＳＲＡＭ装置１００ａでは、図１に示されるＳＲＡ
Ｍ装置１００と比較して、スペアメモリブロック１６０
内のＡＮＤ回路３が取り除かれている。ＳＲＡＭ装置１
００ａでは、スペアワード線ＳＷＬは、対応する行のメ
インワード線ＭＷＬによって、直接活性化される。ＳＲ
ＡＭ装置１００ａは、ＳＲＡＭ装置１００と比較して、
ＡＮＤ回路３のレイアウト面積分だけ面積ペナルティを
少なくすることができるという利点を有する。

【００５９】一方、スペアワード線が、図５（ｂ）に示
される信号２０９に示されるようなタイミングで活性化
されることは、欠陥メモリセルを含むノーマルメモリブ
ロックにアクセスする場合にのみ、活性化したメインワ
ード線ＭＷＬに対応する行のスペアワード線が活性化
（選択）することを意味する。これは、図１に示される
ＳＲＡＭ装置１００において、欠陥メモリセルを含むノ
ーマルメモリブロックにアクセスする場合にスペアワー
ド線選択線Ｓ１にハイレベルの信号を入力し、それ以外
の場合にローレベルの信号を入力することによって実現
される。例えば、スペアワード線選択線Ｓ１に、図３
（ａ）を参照して説明した欠陥アドレス比較回路２の出
力Ｃを入力することによって実現される。この場合に
は、スペアワード線は、必要に応じて（分割ワード線の
アドレスに依存して）活性化される。従って、スペアワ
ード線が、図５（ａ）に示される信号２０８に示される
ようなタイミングで活性化される場合と比較して、消費
電力が低減されるという利点が得られる。表２は、この
場合のスペアワード線選択線Ｓ１の選択状態を示す。

【００６０】表２：スペアワード線をアクセス情報に依
存して（欠陥メモリセルを含むノーマルメモリブロック
がアクセスされる時に）活性化する

【００６１】

【表２】スペアワード線をアクセス情報とは無関係に活性化する
か、またはアクセス情報に応じて活性化するかは、省面
積化またはタイミングを優先するか、省電力化を優先す
るかによって適宜選択することができる。

【００６２】なお、図１に示されるＳＲＡＭ装置１００
において、スペアメモリブロック１６０に接続されるス
ペアデータ線の本数Ｍが２以上である場合には、複数の
ノーマルメモリブロック（ブロック＃１〜ブロック＃
Ｑ）のうち、欠陥メモリセルを含むカラムが２以上の場
合であっても救済を行うことができる。この場合には、
図２に示される欠陥ブロック設定部１７０がＭ個設けら
れる。Ｍ個の欠陥ブロック設定部１７０のそれぞれは、
複数のノーマルメモリブロック（ブロック＃１〜ブロッ
ク＃Ｑ）のうち、欠陥メモリセルを含むメモリブロック
を示す第１の欠陥ブロック情報と、その第１の欠陥ブロ
ック情報により示されるノーマルメモリブロックに含ま
れるメモリセルのうち、欠陥があるメモリセルを示す第
２の欠陥ブロック情報を格納している。

【００６３】一般に、Ｍを自然数とすると、欠陥メモリ
ブロックがアクセスされる場合（アクセス情報が、欠陥
アドレス比較回路２に格納された第１の欠陥ブロック情
報に一致する場合）には、Ｎ本の内部データ線のうち、
欠陥メモリセルに接続された内部データ線以外の内部デ
ータ線と、Ｍ本のスペアデータ線（少なくとも１つのス
ペアデータ線）の少なくとも１つがＮ本の外部データ線
に接続される。

【００６４】

【発明の効果】本発明のＳＲＡＭ装置では、複数のノー
マルメモリブロックのうち、欠陥があるメモリセルを有
するノーマルメモリブロックを示す第１の欠陥ブロック
情報が、欠陥ブロック設定部に格納されている。また、
接続回路は、第１の欠陥ブロック情報とアクセス情報と
が一致するか否かに応じて、Ｎ本の内部データ線のう
ち、第１の欠陥ブロック情報により示されるノーマルメ
モリブロックに含まれる欠陥メモリセルに接続された内
部データ線以外の内部データ線と、少なくとも１つのス
ペアデータ線の少なくとも１つとをＮ本の外部データ線
に接続するか、Ｎ本の内部データ線をＮ本の外部データ
線に接続するかを切り替える。

【００６５】接続回路が、Ｎ本の内部データ線のうち、
第１の欠陥ブロック情報により示されるノーマルメモリ
ブロックの欠陥があるメモリセルに接続された内部デー
タ線以外の内部データ線と、少なくとも１つのスペアデ
ータ線の少なくとも１つとを外部データ線に接続した場
合には、欠陥があるメモリセルに接続された内部データ
線が外部データ線に接続されない代わりに、少なくとも
１つのスペアデータ線の少なくとも１つが外部データ線
に接続される。これにより、欠陥があるメモリセルは、
スペアメモリブロックのメモリセルによって代替され
る。

【００６６】スペアメモリブロックに含まれるメモリセ
ルは、第１の欠陥ブロック情報によって指定されたノー
マルメモリブロックに含まれる欠陥メモリセルの代替と
して使用される。複数のノーマルメモリブロックのどの
ノーマルメモリブロックに欠陥メモリセルが含まれる場
合であっても、そのノーマルメモリブロックを示す第１
の欠陥ブロック情報を欠陥ブロック設定部に格納するこ
とにより、スペアメモリブロックに含まれるメモリセル
は、そのノーマルメモリブロックに含まれる欠陥メモリ
セルの代替として使用される。このため、各ノーマルメ
モリブロックについてスペアメモリブロックを設ける必
要がなくなる。また、各ブロックについて接続回路を設
ける必要がなくなる。これにより、ＳＲＡＭ装置の占有
面積を低減することができ、ＳＲＡＭ装置の面積ペナル
ティを低減することができる。

【図面の簡単な説明】

【図１】本発明のＳＲＡＭ装置１００の構成を示すブロ
ック図

【図２】接続回路１および欠陥ブロック設定部１７０の
構成を示す回路図

【図３】（ａ）は、欠陥アドレス比較回路２の構成を示
す回路図、（ｂ）は、アクセス情報と、アクセスされる
ノーマルメモリブロックとの関係を示す図

【図４】ヒューズ２１を切断した場合としない場合と
に、配線３２１に現われる信号波形を示す波形図

【図５】（ａ）および（ｂ）は、ＳＲＡＭ装置１００の
動作タイミングを示す波形図

【図６】スペアワード線選択線Ｓ１を設けずに、スペア
ワード線を直接、対応するメインワード線に接続した構
成を有するＳＲＡＭ装置１００ａの構成を示すブロック
図

【符号の説明】

１接続回路２欠陥アドレス比較回路３、１５３ＡＮＤ回路２１、２２、２３、６０１、６０２ヒューズ２４３入力ＡＮＤ回路１００、１００ａＳＲＡＭ装置１５４センスアンプ１６０スペアメモリブロック１６５スペアデータ線１７０欠陥ブロック設定部

Claims

【特許請求の範囲】

【請求項１】データを格納するＮ個（Ｎは自然数）の
ノーマルメモリセルをそれぞれが含む複数のノーマルメ
モリブロックと、データを格納する少なくとも１つのスペアメモリセルを
含むスペアメモリブロックと、前記複数のノーマルメモリブロックのうち、欠陥がある
ノーマルメモリセルを含むノーマルメモリブロックを示
す第１の欠陥ブロック情報を格納する欠陥ブロック設定
部と、前記複数のノーマルメモリブロックのそれぞれに含まれ
る前記Ｎ個のノーマルメモリセルにそれぞれ接続された
Ｎ本の内部データ線であって、ＳＲＡＭ装置の外部から
入力され、前記複数のノーマルメモリブロックのうちの
１つを示すアクセス情報によって指定された前記複数の
ノーマルメモリブロックのうちの前記１つに含まれる前
記Ｎ個のノーマルメモリセルに格納されたデータを読み
出すためのＮ本の内部データ線と、前記スペアメモリブロックに接続され、前記スペアメモ
リブロックに含まれる前記少なくとも１つのスペアメモ
リセルからデータを読み出すための少なくとも１つのス
ペアデータ線と、ＳＲＡＭ装置の外部にデータを出力するためのＮ本の外
部データ線と、前記第１の欠陥ブロック情報と前記アクセス情報とが一
致するか否かに応じて、前記Ｎ本の内部データ線のう
ち、前記第１の欠陥ブロック情報により示されるノーマ
ルメモリブロックに含まれる欠陥があるスペアメモリセ
ルに接続された内部データ線以外の内部データ線と、前
記少なくとも１つのスペアデータ線の少なくとも１つと
を前記Ｎ本の外部データ線に接続するか、前記Ｎ本の内
部データ線を前記Ｎ本の外部データ線に接続するかを切
り替える、接続回路とを備えた、ＳＲＡＭ装置。
【請求項２】前記欠陥ブロック設定部は、前記第１の
欠陥ブロック情報により示されるノーマルメモリブロッ
クに含まれるＮ個のノーマルメモリセルのうち、欠陥が
あるノーマルメモリセルを示す第２の欠陥ブロック情報
をさらに格納する、請求項１に記載のＳＲＡＭ装置。
【請求項３】前記欠陥ブロック設定部は、不揮発性プ
ログラム手段を有し、前記第１の欠陥ブロック情報およ
び前記第２の欠陥ブロック情報は、前記不揮発性プログ
ラム手段に格納される、請求項２に記載のＳＲＡＭ装
置。
【請求項４】前記スペアメモリブロックは、前記スペ
アメモリブロックに含まれる少なくとも１つのスペアメ
モリセルのうち少なくとも１つに接続されたスペアワー
ド線を含み、前記スペアワード線は、前記アクセス情報
にかかわらず活性化状態にされる、請求項１に記載のＳ
ＲＡＭ装置。
【請求項５】前記スペアメモリブロックは、前記スペ
アメモリブロックに含まれる少なくとも１つのスペアメ
モリセルのうち少なくとも１つに接続されたスペアワー
ド線を含み、前記スペアワード線は、前記アクセス情報
に応じて活性化状態にされる、請求項１に記載のＳＲＡ
Ｍ装置。
【請求項６】前記接続回路は、前記Ｎ本の内部データ
線のうち、前記欠陥があるノーマルメモリセルに接続さ
れた内部データ線以外の内部データ線と前記少なくとも
１つのスペアデータ線の少なくとも１つとを所定の順序
でＮ本の外部データ線に接続する、請求項１に記載のＳ
ＲＡＭ装置。
【請求項７】前記ＳＲＡＭ装置はメインワード線をさ
らに備え、前記複数のノーマルメモリブロックのそれぞれは、前記
複数のノーマルメモリブロックのそれぞれに含まれるＮ
個のノーマルメモリセルに接続された分割ワード線をさ
らに含み、前記複数のノーマルメモリブロックのそれぞ
れに含まれる分割ワード線は、前記メインワード線に接
続されている、請求項１に記載のＳＲＡＭ装置。