JP4515781B2 - 半導体メモリ - Google Patents
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Description
図1は、本発明の第1の実施形態として、半導体メモリ1をスタティクランダムアクセスメモリ(SRAM)に適用した場合のブロック図である。また、半導体メモリ1は、単一の半導体チップ上に半導体集積回路として構成されている。
図2(c)は、本発明の第2の実施形態に係る半導体メモリに用いるフューズ溶断方式の冗長回路の回路図である。第1の実施形態と同一の構成要素に付いては重複する説明を省略する。
2…メモリセル
2a、2b、2c、2d、2e…メモリブロック
2rd…冗長メモリブロック
3…ロウ・デコーダ
4…カラム・デコーダ
5…アドレス信号
6…アドレスバッファ
7…カラム・セレクタ
8…ライトラッチWL
9…センスアンプSA
10…セレクタ制御回路
11…コマンドデコーダ
17、 17a…冗長回路
19…クロック入力端子
21a、21b、21c、21d、21e…入出力データ端子
22、22a…データ強化回路
23…帰還インバータ回路
31…フューズ
32…P型チャンネルトランジスタ
33…第1のスイッチ手段
34…第2のスイッチ手段
35…N型チャンネルトランジスタ
36…N型チャンネルトランジスタ
37…P型チャンネルトランジスタ
38…N型チャンネルトランジスタ
39…記憶節点
40…出力節点
41…インバータ
42…インバータ
52…デコーダ
53…遅延回路
54…N型チャンネルトランジスタ
55…N型チャンネルトランジスタ
56…インバータ
57…インバータ
Claims (3)
- 複数のメモリブロックと、前記メモリブロックの中の1つを代替する予備の冗長メモリブロックとを有するメモリセルアレイと、
ロウ及びカラムアドレスで指定した前記メモリブロックのデータを出力するセレクタ制御回路と、
ゲートにクロック信号が印加され、低位電源側に接続されたN型チャンネルトランジスタからなる第1のスイッチ手段、前記第1のスイッチ手段と前記クロック信号に同期して遷移する電位レベルを保持する記憶節点との間に接続されたフューズを具備し、前記メモリセルアレイに対するデータの書込み及び読出し検査の結果に基づいて前記フューズを溶断し不良メモリ素子が存在する前記メモリブロックの1つを前記予備の冗長メモリブロックで代替するように前記セレクタ制御回路を再構成するフューズ溶断方式の冗長回路と、
前記冗長回路と前記セレクタ制御回路との間に配置され、高位電源側と前記記憶節点との間に接続されたP型チャンネルトランジスタからなる第2のスイッチ手段、前記記憶節点と前記第2のスイッチ手段のゲートに接続された出力節点との間に接続された帰還インバータを具備し、前記記憶節点の電位レベルを保持するデータ強化回路と、
ゲートに前記クロック信号が印加され、前記記憶節点に接続されたN型チャンネルトランジスタからなる第1のトランジスタ、ゲートに前記クロック信号が印加され、前記出力節点に接続されたN型チャンネルトランジスタからなる第2のトランジスタ、前記第1及び第2のトランジスタの間に互いの入力及び出力を接続した第1及び第2のインバータを具備し、前記記憶節点の電位レベルを保持する追加のデータ強化回路と
を備えることを特徴とする半導体メモリ。 - 前記第2のスイッチ手段は、前記メモリセルアレイを構成するトランジスタの閾値より低い値の閾値で動作するトランジスタで構成することを特徴する請求項1に記載の半導体メモリ。
- 前記データ強化回路は、前記フューズから距離的に離間して配置されることを特徴する請求項1に記載の半導体メモリ。
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Citations (7)
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---|---|---|---|---|
JPS501624A (ja) * | 1973-05-07 | 1975-01-09 | ||
JPH04358400A (ja) * | 1991-06-04 | 1992-12-11 | Toshiba Corp | 半導体記憶装置の冗長回路 |
JPH1154020A (ja) * | 1997-07-29 | 1999-02-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JP2000195274A (ja) * | 1998-12-28 | 2000-07-14 | Fujitsu Ltd | ソフトエラ―耐性強化ラッチ回路、半導体装置、ソフトエラ―耐性強化設計方法及び記録媒体 |
JP2001210093A (ja) * | 2000-01-25 | 2001-08-03 | Mitsubishi Electric Corp | リペア信号発生回路 |
JP2001344989A (ja) * | 2000-03-31 | 2001-12-14 | Matsushita Electric Ind Co Ltd | Sram装置 |
JP2002288992A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体記憶装置及びそのヒューズプログラム回路 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS501624A (ja) * | 1973-05-07 | 1975-01-09 | ||
JPH04358400A (ja) * | 1991-06-04 | 1992-12-11 | Toshiba Corp | 半導体記憶装置の冗長回路 |
JPH1154020A (ja) * | 1997-07-29 | 1999-02-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JP2000195274A (ja) * | 1998-12-28 | 2000-07-14 | Fujitsu Ltd | ソフトエラ―耐性強化ラッチ回路、半導体装置、ソフトエラ―耐性強化設計方法及び記録媒体 |
JP2001210093A (ja) * | 2000-01-25 | 2001-08-03 | Mitsubishi Electric Corp | リペア信号発生回路 |
JP2001344989A (ja) * | 2000-03-31 | 2001-12-14 | Matsushita Electric Ind Co Ltd | Sram装置 |
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