JP2848451B2 - 半導体メモリ - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C29/812—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a reduced amount of fuses
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特に、複数のカラムアドレスに同時にかつ選択的に
書き込みを行う機能をもつ半導体メモリに関する。
し、特に、複数のカラムアドレスに同時にかつ選択的に
書き込みを行う機能をもつ半導体メモリに関する。
【０００２】
【従来の技術】半導体メモリにおける通常のライト動作
では、入力されたカラムアドレス信号に対応した１つの
カラムアドレスに対し書き込みが行なわれる。これに対
してブロックライト機能をもつ半導体メモリが知られて
いる。ブロックライト機能とは、ライト動作に於いて、
同時に書き込みたいカラム数の分だけの下位アドレスを
無効にし、上位カラムアドレスのみデコードして、複数
の連続したカラムアドレスを同時に選択しデータの書き
込みを行う機能である。例えば８カラムブロックライ
ト、即ち、８カラムに同時に書き込む場合には、カラム
アドレス下位３ビットを無効とすることになる。
では、入力されたカラムアドレス信号に対応した１つの
カラムアドレスに対し書き込みが行なわれる。これに対
してブロックライト機能をもつ半導体メモリが知られて
いる。ブロックライト機能とは、ライト動作に於いて、
同時に書き込みたいカラム数の分だけの下位アドレスを
無効にし、上位カラムアドレスのみデコードして、複数
の連続したカラムアドレスを同時に選択しデータの書き
込みを行う機能である。例えば８カラムブロックライ
ト、即ち、８カラムに同時に書き込む場合には、カラム
アドレス下位３ビットを無効とすることになる。
【０００３】また、ブロクライト機能には、同時に選択
された複数のカラムアドレスに対して、各カラムアドレ
ス毎に書き込みの許可／禁止を制御するカラムマスク機
能がある。ブロックライト時は、無効としたカラムアド
レスのかわりにこのカラムマスク制御信号により、選択
された複数のカラムアドレス毎の選択制御を行う。
された複数のカラムアドレスに対して、各カラムアドレ
ス毎に書き込みの許可／禁止を制御するカラムマスク機
能がある。ブロックライト時は、無効としたカラムアド
レスのかわりにこのカラムマスク制御信号により、選択
された複数のカラムアドレス毎の選択制御を行う。
【０００４】ところで、書き込み動作を行う時に選択さ
れたカラムアドレスに不良がある場合、カラムリダンダ
ンシアドレスと置換を行う。通常ライト時は、カラムア
ドレス信号によりノ一マルカラムリダンダンシ置換を行
うが、ブロックライトは、下位カラムアドレスを無視
し、その下位カラムアドレスの代わりに置換したアドレ
スに対応したカラムマスク信号によるリダンダンシ判定
を行う必要がある。
れたカラムアドレスに不良がある場合、カラムリダンダ
ンシアドレスと置換を行う。通常ライト時は、カラムア
ドレス信号によりノ一マルカラムリダンダンシ置換を行
うが、ブロックライトは、下位カラムアドレスを無視
し、その下位カラムアドレスの代わりに置換したアドレ
スに対応したカラムマスク信号によるリダンダンシ判定
を行う必要がある。
【０００５】この、カラムマスク機能を有するブロック
ライト機能を持つ半導体メモリにおいては、下位カラム
アドレスに対応したリダンダンシ判定回路の他に、ブロ
ックライト専用のリダンダンシ判定回路が必要になる。
ライト機能を持つ半導体メモリにおいては、下位カラム
アドレスに対応したリダンダンシ判定回路の他に、ブロ
ックライト専用のリダンダンシ判定回路が必要になる。
【０００６】通常リダンダンシ判定回路はヒューズ部と
論理回路部とより構成される。しかも、ブロックライト
専用のリダンダンシ判定回路は、各セルプレート単位毎
に、通常のカラムアドレス用リダンダンシ判定回路と一
緒に存在し、したがってチッブ面積の増大に繋がってい
る。
論理回路部とより構成される。しかも、ブロックライト
専用のリダンダンシ判定回路は、各セルプレート単位毎
に、通常のカラムアドレス用リダンダンシ判定回路と一
緒に存在し、したがってチッブ面積の増大に繋がってい
る。
【０００７】このような、ブロックライト機能を有する
メモリのリダンダンシ判定回路の従来例を図を用いて説
明する。図３は８カラムブロックライト機能をもつ場合
のリダンダンシ判定回路を示し、また図４はそのアレイ
構成の概略図を示す。図３及び図４において、ＲＤはリ
ダンダンシ判定信号、Ｎ１〜Ｎ３はインバータ、Ｎ４は
演算回路、wordA 及びwordB はワード線、digit1及びdi
git2はディジット線である。
メモリのリダンダンシ判定回路の従来例を図を用いて説
明する。図３は８カラムブロックライト機能をもつ場合
のリダンダンシ判定回路を示し、また図４はそのアレイ
構成の概略図を示す。図３及び図４において、ＲＤはリ
ダンダンシ判定信号、Ｎ１〜Ｎ３はインバータ、Ｎ４は
演算回路、wordA 及びwordB はワード線、digit1及びdi
git2はディジット線である。
【０００８】まず、図３を用いてリダンダンシ判定回路
の回路構成を説明する。接点ａはリダンダンシ判定信号
で、リダンダンシ時には”Ｈ”レベルを保持し、この場
合、リダンダンシカラムアドレスを選択し、リダンダン
シ置換が行われる。
の回路構成を説明する。接点ａはリダンダンシ判定信号
で、リダンダンシ時には”Ｈ”レベルを保持し、この場
合、リダンダンシカラムアドレスを選択し、リダンダン
シ置換が行われる。
【０００９】リダンダンシ判定動作は、リダンダンシ判
定の前にトランスファーゲートＴｒ７とＴｒ９のゲート
に入力されているプリチャージ信号ＰＲにより、接点ａ
と接点ｂを”Ｈ”レベルにプリチャージしている。トラ
ンスファーゲートＴｒｌ〜Ｔｒ６は、ゲートにカラムア
ドレス信号ＹｉＴ（正論理）（１＝０〜７）が入力さ
れ、一方を接地し、もう一方をヒューズＨ１〜Ｈ６を介
し接点ａに接続されている。
定の前にトランスファーゲートＴｒ７とＴｒ９のゲート
に入力されているプリチャージ信号ＰＲにより、接点ａ
と接点ｂを”Ｈ”レベルにプリチャージしている。トラ
ンスファーゲートＴｒｌ〜Ｔｒ６は、ゲートにカラムア
ドレス信号ＹｉＴ（正論理）（１＝０〜７）が入力さ
れ、一方を接地し、もう一方をヒューズＨ１〜Ｈ６を介
し接点ａに接続されている。
【００１０】又、ＣＭｉ（１＝０〜７）はカラムマスク
信号であり、この信号が、”Ｈ”レベルの時は指定され
たカラムアドレスへの書き込みは行わない。逆に゛”
Ｌ”レベルの時は、書き込みを行う。トランスファーゲ
ートＴｒｌｌ〜Ｔｒ１８は、ゲート入力にカラムマスク
信号ＣＭｉが入力され、一方を接地し、もう一方をヒュ
ーズＨｌｌ〜Ｈ１８を介し接点ｂに接続されている。
信号であり、この信号が、”Ｈ”レベルの時は指定され
たカラムアドレスへの書き込みは行わない。逆に゛”
Ｌ”レベルの時は、書き込みを行う。トランスファーゲ
ートＴｒｌｌ〜Ｔｒ１８は、ゲート入力にカラムマスク
信号ＣＭｉが入力され、一方を接地し、もう一方をヒュ
ーズＨｌｌ〜Ｈ１８を介し接点ｂに接続されている。
【００１１】さらに、ブロックライト制御信号ＢＷと接
点ｂとのＮＯＲ論理出力が、接点ａとＧＮＤを接続する
トランスファーゲートのゲートに入力されている。ブロ
ックライトでない時には、ブロックライト制御信号ＢＷ
が、”Ｈ”となり、ＮＯＲ論理出力が”Ｌ”レベルで固
定となり、トランスファーゲートＴｒ８がＯＦＦしノ一
マルリダンダンシ回路が有効になる。
点ｂとのＮＯＲ論理出力が、接点ａとＧＮＤを接続する
トランスファーゲートのゲートに入力されている。ブロ
ックライトでない時には、ブロックライト制御信号ＢＷ
が、”Ｈ”となり、ＮＯＲ論理出力が”Ｌ”レベルで固
定となり、トランスファーゲートＴｒ８がＯＦＦしノ一
マルリダンダンシ回路が有効になる。
【００１２】ノ一マルリダンダンシ判定回路のヒューズ
は、不良カラムアドレスに対応したものの切断を行って
おく。
は、不良カラムアドレスに対応したものの切断を行って
おく。
【００１３】通常ライト時、下位ビット（ＹｉＴ：ｉ＝
０〜２）を含めたノ一マルリダンダンシ判定を行い、”
Ｈ”レベルにプリチャージされている接点ａは入力され
るカラムアドレスに対して、未切断のヒューズに接続さ
れているトランスファーゲートが全て非選択の時のみ接
点ａの電位が゛”Ｈ”レベルに保持され、リダンダンシ
カラムアドレスが選択される。
０〜２）を含めたノ一マルリダンダンシ判定を行い、”
Ｈ”レベルにプリチャージされている接点ａは入力され
るカラムアドレスに対して、未切断のヒューズに接続さ
れているトランスファーゲートが全て非選択の時のみ接
点ａの電位が゛”Ｈ”レベルに保持され、リダンダンシ
カラムアドレスが選択される。
【００１４】逆に、少なくとも１つのとトランスファー
ゲートＴｒがＯＮして接点ａから電荷が抜ければ”Ｌ”
レベルになり、リダンダンシカラムアドレスは選択され
ない。
ゲートＴｒがＯＮして接点ａから電荷が抜ければ”Ｌ”
レベルになり、リダンダンシカラムアドレスは選択され
ない。
【００１５】ブロックライト時、下位３ビットのカラム
アドレスを無視することにより、上位ビットのカラムア
ドレスが共通である８カラムを同時に選択する。この
時、下位３ビットにあたるＹ０Ｔ〜Ｙ２Ｔは全て”Ｌ”
出力となり、これらに接続されたとトランスファーゲー
トＴｒをＯＦＦさせる。ここで、有効になるのがブロク
ライト専用リダンダンシ回路である。このブロックライ
ト専用リダンダンシ回路はリダンダンシカラムアドレス
に対応したヒューズのみを残して、他のヒューズを切断
しておく。
アドレスを無視することにより、上位ビットのカラムア
ドレスが共通である８カラムを同時に選択する。この
時、下位３ビットにあたるＹ０Ｔ〜Ｙ２Ｔは全て”Ｌ”
出力となり、これらに接続されたとトランスファーゲー
トＴｒをＯＦＦさせる。ここで、有効になるのがブロク
ライト専用リダンダンシ回路である。このブロックライ
ト専用リダンダンシ回路はリダンダンシカラムアドレス
に対応したヒューズのみを残して、他のヒューズを切断
しておく。
【００１６】例えば、接点ａが、リダンダンシ判定の結
果”Ｈ”レベルだった時で、かつ下位アドレスに相当す
るカラムマスク信号ＣＭｉが、切断されたトランスファ
ーゲートＴｒに入力されている時、カラムマスクが施さ
れなければ（ＣＭｉ＝”Ｌ”）、接点ｂが”Ｈ”に保持
され、ＮＯＲ出力が”Ｌ”に固定され、結果としてトラ
ンスファーゲートＴｒ８がＯＦＦし、接点ａは”Ｈ“レ
ベルとなり、カラムリダンダンシへの書き込みが実行さ
れる。
果”Ｈ”レベルだった時で、かつ下位アドレスに相当す
るカラムマスク信号ＣＭｉが、切断されたトランスファ
ーゲートＴｒに入力されている時、カラムマスクが施さ
れなければ（ＣＭｉ＝”Ｌ”）、接点ｂが”Ｈ”に保持
され、ＮＯＲ出力が”Ｌ”に固定され、結果としてトラ
ンスファーゲートＴｒ８がＯＦＦし、接点ａは”Ｈ“レ
ベルとなり、カラムリダンダンシへの書き込みが実行さ
れる。
【００１７】逆に、カラムマスクが施された場合（ＣＭ
ｉ＝”Ｈ”）は、接点ｂが、”Ｌ”に引き抜かれる為、
その結果として接点ａが”Ｌ”レベルになり、カラムリ
ダンダンシへの書き込みは行われない。
ｉ＝”Ｈ”）は、接点ｂが、”Ｌ”に引き抜かれる為、
その結果として接点ａが”Ｌ”レベルになり、カラムリ
ダンダンシへの書き込みは行われない。
【００１８】次にメモリセルアレイの構成について説明
する。近年記憶容量の増大に伴い、メモリセルアレイの
構成は、単一ワードにかかる負担を減らす目的でロウデ
コーダを分割して配置構成する事が多くなってきてい
る。一例として、メモリセルアレイが図４のように構成
されているとする。
する。近年記憶容量の増大に伴い、メモリセルアレイの
構成は、単一ワードにかかる負担を減らす目的でロウデ
コーダを分割して配置構成する事が多くなってきてい
る。一例として、メモリセルアレイが図４のように構成
されているとする。
【００１９】メモリセルプレートの分割をロウ／カラム
共に最下位ビット（ＭＳＢ）で行ったとすると、この図
４の構成は、ロウデコーダのＭＳＢがＸ８、カラムデコ
ーダのＭＳＢがＹ７であるとすると、Ｘ８＝０の時ロウ
デコーダ１が選択され、Ｘ８＝１の時ロウデコーダ２が
選択される。又、Ｙ７＝０の時カラムデコーダ１もしく
はカラムデコーダ３が選択され、Ｙ７＝１の時カラムデ
コーダ２もしくはカラムデコーダ４が選択される。ロウ
アドレスのＸ７〜Ｘ０は、図中のロウアドレス１，２で
共通であるし、カラムアドレスのＹ６〜Ｙ０もカラムデ
コーダ１，２，３，４で共通となる様になっている。
共に最下位ビット（ＭＳＢ）で行ったとすると、この図
４の構成は、ロウデコーダのＭＳＢがＸ８、カラムデコ
ーダのＭＳＢがＹ７であるとすると、Ｘ８＝０の時ロウ
デコーダ１が選択され、Ｘ８＝１の時ロウデコーダ２が
選択される。又、Ｙ７＝０の時カラムデコーダ１もしく
はカラムデコーダ３が選択され、Ｙ７＝１の時カラムデ
コーダ２もしくはカラムデコーダ４が選択される。ロウ
アドレスのＸ７〜Ｘ０は、図中のロウアドレス１，２で
共通であるし、カラムアドレスのＹ６〜Ｙ０もカラムデ
コーダ１，２，３，４で共通となる様になっている。
【００２０】任意の単一ランダムビットへの通常リード
／ライト動作時のメモリセルプレートの選択方法は、ロ
ウアドレスが決定すると、ワード線Ａ又はＢのどちらか
がが選択され、非選択側は非活性となる。その後、カラ
ムアドレスが決定されるとメモリセルアレイ１又は２
（もしくは３又は４）のどちらかが選択され、任意の単
一アドレスが決定される。
／ライト動作時のメモリセルプレートの選択方法は、ロ
ウアドレスが決定すると、ワード線Ａ又はＢのどちらか
がが選択され、非選択側は非活性となる。その後、カラ
ムアドレスが決定されるとメモリセルアレイ１又は２
（もしくは３又は４）のどちらかが選択され、任意の単
一アドレスが決定される。
【００２１】
【発明が解決しようとする課題】しかしながらブロック
ライト機能を有するメモリにおいては、カラムマスク機
能がある為、ブロックライト時のカラムアドレスのリダ
ンダンシ判定には、下位アドレスの代替としてカラムマ
スク判定結果を取り込まないといけない。よって、カラ
ムマスク判定結果に対応したリダンダンシ判定回路が必
要になり、チップ面積の増大に繋がる。
ライト機能を有するメモリにおいては、カラムマスク機
能がある為、ブロックライト時のカラムアドレスのリダ
ンダンシ判定には、下位アドレスの代替としてカラムマ
スク判定結果を取り込まないといけない。よって、カラ
ムマスク判定結果に対応したリダンダンシ判定回路が必
要になり、チップ面積の増大に繋がる。
【００２２】しかも、メモリセルの分割構成は、カラム
の分割を最上位ビットなどブロツクライトで無視出来な
いビットで行うとが多い為、ブロックライト専用リダン
ダンシ判定回路が、カラム側を分割した数だけ必要にな
り、やはりチップ面積の増大に繋がってしまう。
の分割を最上位ビットなどブロツクライトで無視出来な
いビットで行うとが多い為、ブロックライト専用リダン
ダンシ判定回路が、カラム側を分割した数だけ必要にな
り、やはりチップ面積の増大に繋がってしまう。
【００２３】近年は、半導体設計ルールの微細化に伴
い、チップサイズが縮小方向に進歩しているが、ヒュー
ズと論理回路にて構成したリダンダンシ回路では、ヒユ
ーズをレーザにてカットする。しかし、ヒュースをカッ
トする装置との関係上、半導体設計ルールの微細化に比
べて、ヒューズ単体の大きさは思ったほど小さくするこ
とが出来ないので、リダンダンシの本数が増えれば増え
る程ヒューズの数が増加するため、これまたチップサイ
ズの増加に繋がってしまう このように、カラムデコーダがロウデコーダを挟んだ上
下に存在している為、連続するカラムアドレスに書き込
みを行うブロックライトを行う時、連続するカラムアド
レス（本従来例では、８カラム）が、メモリセルプアレ
イ（１又は２又は３又は４）内に存在する為、カラムリ
ダンダンシ回路とブロックライト用ヒューズも、カラム
デコーダと同数存在する構成となってしまい、チップサ
イズの増大に繋がっている。
い、チップサイズが縮小方向に進歩しているが、ヒュー
ズと論理回路にて構成したリダンダンシ回路では、ヒユ
ーズをレーザにてカットする。しかし、ヒュースをカッ
トする装置との関係上、半導体設計ルールの微細化に比
べて、ヒューズ単体の大きさは思ったほど小さくするこ
とが出来ないので、リダンダンシの本数が増えれば増え
る程ヒューズの数が増加するため、これまたチップサイ
ズの増加に繋がってしまう このように、カラムデコーダがロウデコーダを挟んだ上
下に存在している為、連続するカラムアドレスに書き込
みを行うブロックライトを行う時、連続するカラムアド
レス（本従来例では、８カラム）が、メモリセルプアレ
イ（１又は２又は３又は４）内に存在する為、カラムリ
ダンダンシ回路とブロックライト用ヒューズも、カラム
デコーダと同数存在する構成となってしまい、チップサ
イズの増大に繋がっている。
【００２４】それ故に本発明の課題は、ブロックライト
専用リダンダンシ判定回路を削減し、チッブ面積を縮小
した半導体メモリを提供することにある。
専用リダンダンシ判定回路を削減し、チッブ面積を縮小
した半導体メモリを提供することにある。
【００２５】
【課題を解決するための手段】本発明によれば、入力さ
れたカラムアドレス信号の一部を無効にすることで複数
のカラムアドレスを同時に選択し、メモリセルアレイの
うち前記選択された複数のカラムアドレスに割り当てら
れたメモリセルに対し書き込みを行う機能をもつリダン
ダンシ回路を備えた半導体メモリにおいて、前記メモリ
セルアレイのカラム側での分割を、前記カラムアドレス
信号の無効にされた部分のうちの特定部分を使用して行
ったことを特徴とした半導体メモリが得られる。
れたカラムアドレス信号の一部を無効にすることで複数
のカラムアドレスを同時に選択し、メモリセルアレイの
うち前記選択された複数のカラムアドレスに割り当てら
れたメモリセルに対し書き込みを行う機能をもつリダン
ダンシ回路を備えた半導体メモリにおいて、前記メモリ
セルアレイのカラム側での分割を、前記カラムアドレス
信号の無効にされた部分のうちの特定部分を使用して行
ったことを特徴とした半導体メモリが得られる。
【００２６】前記カラムアドレス信号はビット列で表さ
れ、前記カラムアドレス信号の特定部分は前記ビット列
のうちの特定のビットでよい。
れ、前記カラムアドレス信号の特定部分は前記ビット列
のうちの特定のビットでよい。
【００２７】前記特定のビットは最下位ビットでよい。
【００２８】又本発明によれば、少なくとも、アドレス
信号、書き込み制御信号、及ぴ読み出し制御信号を入力
信号とし、任意のアドレスに割り当てられた単一メモリ
セルへの読み書きが出来る機能を持ち、又、入力された
カラムアドレスの一部を無効にして複数のカラムアドレ
スを同時に選択し、かつ前記複数選択されたカラムアド
レスを選択的制御に基付き書き込む機能をもった、半導
体メモリのリダンダンシ回路において、メモリセルアレ
イ構成のカラム側プレート選択に、複数選択する時に無
効にされるカラムアドレスのうちのーつを使用するレイ
アウト構成をもつことを特徴とした半導体メモリが得ら
れる。
信号、書き込み制御信号、及ぴ読み出し制御信号を入力
信号とし、任意のアドレスに割り当てられた単一メモリ
セルへの読み書きが出来る機能を持ち、又、入力された
カラムアドレスの一部を無効にして複数のカラムアドレ
スを同時に選択し、かつ前記複数選択されたカラムアド
レスを選択的制御に基付き書き込む機能をもった、半導
体メモリのリダンダンシ回路において、メモリセルアレ
イ構成のカラム側プレート選択に、複数選択する時に無
効にされるカラムアドレスのうちのーつを使用するレイ
アウト構成をもつことを特徴とした半導体メモリが得ら
れる。
【００２９】
【作用】本発明の半導体メモリでは、カラムアドレス信
号のうちブロックライトで無視される部分を用いてメモ
リセルアレイのカラム側での分割を行うので、同時に書
き込むカラムの数を変えることなく分散させることで、
ブロックライトで同時に書き込むビット幅の分のヒュー
ズを削減できる。
号のうちブロックライトで無視される部分を用いてメモ
リセルアレイのカラム側での分割を行うので、同時に書
き込むカラムの数を変えることなく分散させることで、
ブロックライトで同時に書き込むビット幅の分のヒュー
ズを削減できる。
【００３０】
【発明の実施の形態】以下本発明の実施の形態によるリ
ダンダンシ回路を備えた半導体メモリについて説明す
る。
ダンダンシ回路を備えた半導体メモリについて説明す
る。
【００３１】図１は８カラムブロックライト用のリダン
ダンシ回路の一例である。図１において、ＰＲはプリチ
ャージ信号、ＢＷはブロックライト制御信号、ＲＤはリ
ダンダンシ判定信号、Ｈｎ（ｎは実数）はヒューズ、Ｔ
ｒｎ（ｎは実数）はトランスファーゲート、Ｎ１〜Ｎ３
はインバータ、Ｎ４は演算回路である。
ダンシ回路の一例である。図１において、ＰＲはプリチ
ャージ信号、ＢＷはブロックライト制御信号、ＲＤはリ
ダンダンシ判定信号、Ｈｎ（ｎは実数）はヒューズ、Ｔ
ｒｎ（ｎは実数）はトランスファーゲート、Ｎ１〜Ｎ３
はインバータ、Ｎ４は演算回路である。
【００３２】この場合、連続するカラムアドレスは８カ
ラムになるので、カラムアドレス信号のビット列のうち
下位３ビットのアドレスデータを無視してデコード処理
し、書き込み動作を行う。即ち、入力されたカラムアド
レス信号の一部を無効にすることで８カラムアドレスを
同時に選択し、メモリセルアレイのうち選択された８カ
ラムアドレスに割り当てられたメモリセルに対し書き込
みを行う。
ラムになるので、カラムアドレス信号のビット列のうち
下位３ビットのアドレスデータを無視してデコード処理
し、書き込み動作を行う。即ち、入力されたカラムアド
レス信号の一部を無効にすることで８カラムアドレスを
同時に選択し、メモリセルアレイのうち選択された８カ
ラムアドレスに割り当てられたメモリセルに対し書き込
みを行う。
【００３３】そして、この下位３ビットのうちいずれか
のビットをメモリセルのカラム側のプレート選択に選出
する。即ち、メモリセルアレイのカラム側での分割を、
カラムアドレス信号の無効にされた部分のうちの特定部
分、具体的には最下位ビット（ＬＳＢ）を使用して行
う。
のビットをメモリセルのカラム側のプレート選択に選出
する。即ち、メモリセルアレイのカラム側での分割を、
カラムアドレス信号の無効にされた部分のうちの特定部
分、具体的には最下位ビット（ＬＳＢ）を使用して行
う。
【００３４】図２はメモリセルアレイのレイアウト図で
あり、８カラムブロックライトを実現した一例を示して
いる。図２において、wordA 及びwordB はワード線、di
git1及びdigit2はディジット線である。
あり、８カラムブロックライトを実現した一例を示して
いる。図２において、wordA 及びwordB はワード線、di
git1及びdigit2はディジット線である。
【００３５】この例では、カラムアドレス信号のＬＳＢ
をプレート選択に使用している。セルプレートの選択に
ＬＳＢを使用することにより、８カラムブロックライト
を行うとき、メモリセルアレイ１又は３から４カラム、
メモリセルアレイ２又は４から４カラムが選択されるこ
とになる。
をプレート選択に使用している。セルプレートの選択に
ＬＳＢを使用することにより、８カラムブロックライト
を行うとき、メモリセルアレイ１又は３から４カラム、
メモリセルアレイ２又は４から４カラムが選択されるこ
とになる。
【００３６】このように連続するカラムアドレスが、２
つのメモリセルアレイにまたがるので、１つのメモリセ
ルアレイから選択されるカラムリダンダンシアドレスの
数を半分に減らすことが出来る。この為、図１に示すよ
うに、ブロックライト専用に必要となるリダンダンシ判
定回路の数を半分に減らすことが出来る。
つのメモリセルアレイにまたがるので、１つのメモリセ
ルアレイから選択されるカラムリダンダンシアドレスの
数を半分に減らすことが出来る。この為、図１に示すよ
うに、ブロックライト専用に必要となるリダンダンシ判
定回路の数を半分に減らすことが出来る。
【００３７】なお本実施例ではカラム側のメモリブレー
トの選択をＬＳＢを使用して行っているが、ブロックラ
イトのビット幅に対応して無視されるカラムアドレスの
うちのいずれかを使ってメモリセルブレートを分割して
もよい。
トの選択をＬＳＢを使用して行っているが、ブロックラ
イトのビット幅に対応して無視されるカラムアドレスの
うちのいずれかを使ってメモリセルブレートを分割して
もよい。
【００３８】
【発明の効果】以上説明したように、本発明によると、
カラムアドレス信号のうちブロックライトで無効にされ
た部分を用いてメモリセルアレイのカラム側での分割を
行うことにより、ブロックライト用リダンダンシ判定回
路を削減できる。したがってヒューズがチップサイズに
与える影響を考えると、リダンダンシの本数が多いもの
ほど、大なる効果が得られることになる。
カラムアドレス信号のうちブロックライトで無効にされ
た部分を用いてメモリセルアレイのカラム側での分割を
行うことにより、ブロックライト用リダンダンシ判定回
路を削減できる。したがってヒューズがチップサイズに
与える影響を考えると、リダンダンシの本数が多いもの
ほど、大なる効果が得られることになる。
【図１】本発明の実施の形態による半導体メモリに備え
たリダンダンシ回路の一例を示す回路図。
たリダンダンシ回路の一例を示す回路図。
【図２】本発明の実施の形態による半導体メモリのメモ
リセルアレイのレイアウト概略図。
リセルアレイのレイアウト概略図。
【図３】従来の半導体メモリに備えたリダンダンシ回路
の一例を示す回路図。
の一例を示す回路図。
【図４】従来の半導体メモリのメモリセルアレイのレイ
アウト概略図。
アウト概略図。
ＰＲ プリチャージ信号 ＢＷ ブロックライト制御信号 ＲＤ リダンダンシ判定信号 Ｈ１〜Ｈ６，Ｈ１０〜Ｈ１３ ヒューズ Ｔｒ１〜Ｔｒ６，Ｔｒ１１〜Ｔｒ１４ トランスファー
ゲート Ｎ１〜Ｎ３ インバータ Ｎ４ 演算回路
ゲート Ｎ１〜Ｎ３ インバータ Ｎ４ 演算回路
Claims (4)
- 【請求項１】 入力されたカラムアドレス信号の一部を
無効にすることで複数のカラムアドレスを同時に選択
し、メモリセルアレイのうち前記選択された複数のカラ
ムアドレスに割り当てられたメモリセルに対し書き込み
を行う機能をもつリダンダンシ回路を備えた半導体メモ
リにおいて、前記メモリセルアレイのカラム側での分割
を、前記カラムアドレス信号の無効にされた部分のうち
の特定部分を使用して行ったことを特徴とした半導体メ
モリ。 - 【請求項２】 前記カラムアドレス信号はビット列で表
され、前記カラムアドレス信号の特定部分は前記ビット
列のうちの特定のビットである請求項１記載の半導体メ
モリ。 - 【請求項３】 前記特定のビットは最下位ビットである
請求項２記載の半導体メモリ。 - 【請求項４】 少なくとも、アドレス信号、書き込み制
御信号、及ぴ読み出し制御信号を入力信号とし、任意の
アドレスに割り当てられた単一メモリセルへの読み書き
が出来る機能を持ち、又、入力されたカラムアドレスの
一部を無効にして複数のカラムアドレスを同時に選択
し、かつ前記複数選択されたカラムアドレスを選択的制
御に基付き書き込む機能をもった、半導体メモリのリダ
ンダンシ回路において、メモリセルアレイ構成のカラム
側プレート選択に、複数選択する時に無効にされるカラ
ムアドレスのうちのーつを使用するレイアウト構成をも
つことを特徴とした半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8180792A JP2848451B2 (ja) | 1996-07-10 | 1996-07-10 | 半導体メモリ |
| GB9714489A GB2315141B (en) | 1996-07-10 | 1997-07-09 | Semiconductor memory with a column redundancy discrimination circuit |
| US08/890,943 US5896326A (en) | 1996-07-10 | 1997-07-10 | Semiconductor memory and a column redundancy discrimination circuit applied therein |
| KR1019970031954A KR100242033B1 (ko) | 1996-07-10 | 1997-07-10 | 반도체 메모리 및 이에 응용된 칼럼 리던던시 판정 회로 |
| GB9714560A GB2315143B (en) | 1996-07-10 | 1997-07-10 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8180792A JP2848451B2 (ja) | 1996-07-10 | 1996-07-10 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027494A JPH1027494A (ja) | 1998-01-27 |
| JP2848451B2 true JP2848451B2 (ja) | 1999-01-20 |
Family
ID=16089421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8180792A Expired - Fee Related JP2848451B2 (ja) | 1996-07-10 | 1996-07-10 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5896326A (ja) |
| JP (1) | JP2848451B2 (ja) |
| KR (1) | KR100242033B1 (ja) |
| GB (1) | GB2315141B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339559B1 (en) | 2001-02-12 | 2002-01-15 | International Business Machines Corporation | Decode scheme for programming antifuses arranged in banks |
| US7015718B2 (en) * | 2003-04-21 | 2006-03-21 | International Buisness Machines Corporation | Register file apparatus and method for computing flush masks in a multi-threaded processing system |
| US7492172B2 (en) | 2003-05-23 | 2009-02-17 | Cascade Microtech, Inc. | Chuck for holding a device under test |
| US7888957B2 (en) | 2008-10-06 | 2011-02-15 | Cascade Microtech, Inc. | Probing apparatus with impedance optimized interface |
| WO2010059247A2 (en) | 2008-11-21 | 2010-05-27 | Cascade Microtech, Inc. | Replaceable coupon for a probing apparatus |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| JPH03198289A (ja) * | 1989-12-26 | 1991-08-29 | Nec Corp | 半導体メモリ |
| JPH03198290A (ja) * | 1989-12-26 | 1991-08-29 | Nec Corp | 半導体メモリ |
| KR950004623B1 (ko) * | 1992-12-07 | 1995-05-03 | 삼성전자주식회사 | 리던던시 효율이 향상되는 반도체 메모리 장치 |
| KR0131721B1 (ko) * | 1994-06-08 | 1998-04-15 | 김주용 | 반도체 소자의 컬럼 리던던시 장치 |
| KR0167678B1 (ko) * | 1995-08-22 | 1999-02-01 | 김광호 | 컬럼 리던던시 회로를 가지는 반도체 메모리 장치 |
| JP2982695B2 (ja) * | 1996-07-15 | 1999-11-29 | 日本電気株式会社 | 半導体メモリ |
-
1996
- 1996-07-10 JP JP8180792A patent/JP2848451B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-09 GB GB9714489A patent/GB2315141B/en not_active Expired - Fee Related
- 1997-07-10 KR KR1019970031954A patent/KR100242033B1/ko not_active IP Right Cessation
- 1997-07-10 US US08/890,943 patent/US5896326A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB9714489D0 (en) | 1997-09-17 |
| KR980011516A (ko) | 1998-04-30 |
| US5896326A (en) | 1999-04-20 |
| GB2315141A8 (en) | 1998-02-10 |
| GB2315141A (en) | 1998-01-21 |
| KR100242033B1 (ko) | 2000-03-02 |
| JPH1027494A (ja) | 1998-01-27 |
| GB2315141B (en) | 2001-01-31 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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