JP2000076885A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2000076885A JP2000076885A JP10257594A JP25759498A JP2000076885A JP 2000076885 A JP2000076885 A JP 2000076885A JP 10257594 A JP10257594 A JP 10257594A JP 25759498 A JP25759498 A JP 25759498A JP 2000076885 A JP2000076885 A JP 2000076885A
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Abstract
(57)【要約】
［課題］ 半導体メモリ装置において冗長機構の救済効
率を向上させ、メモリチップの歩留りを向上させる。 ［解決手段］ 相隣合う２つのブロックＭＢi ，ＭＢi+
1 において、冗長カラム部ＲＣ，ＲＣはブロック内側端
部にそれぞれ設けられ、通常カラム部ＯＣ，ＯＣは冗長
カラム部ＲＣ，ＲＣの外側にそれぞれ設けられる。両ブ
ロックＭＢi ，ＭＢi+1 の間では、各センスアンプ列に
沿って配線されているローカル・データ入出力線［ＬＩ
Ｏ，ＬＩＯ- ］同士が、トランジスタスイッチ［１０，
１０］を介して相互接続されている。ブロックＭＢi ，
ＭＢi+1 の各々では、ローカル・データ入出力線［ＬＩ
Ｏ，ＬＩＯ- ］が冗長カラム部ＲＣと通常カラム部ＯＣ
との間でトランジスタスイッチ［１２，１２］、［１
４，１４］を介して２つに分割されている。トランジス
タスイッチ［１２，１２］、［１０，１０］、［１４，
１４］は、ＬＩＯ選択信号ＬＳ0 ，ＬＳ1 ，ＬＳ2 によ
りそれぞれオン・オフ制御される。
率を向上させ、メモリチップの歩留りを向上させる。 ［解決手段］ 相隣合う２つのブロックＭＢi ，ＭＢi+
1 において、冗長カラム部ＲＣ，ＲＣはブロック内側端
部にそれぞれ設けられ、通常カラム部ＯＣ，ＯＣは冗長
カラム部ＲＣ，ＲＣの外側にそれぞれ設けられる。両ブ
ロックＭＢi ，ＭＢi+1 の間では、各センスアンプ列に
沿って配線されているローカル・データ入出力線［ＬＩ
Ｏ，ＬＩＯ- ］同士が、トランジスタスイッチ［１０，
１０］を介して相互接続されている。ブロックＭＢi ，
ＭＢi+1 の各々では、ローカル・データ入出力線［ＬＩ
Ｏ，ＬＩＯ- ］が冗長カラム部ＲＣと通常カラム部ＯＣ
との間でトランジスタスイッチ［１２，１２］、［１
４，１４］を介して２つに分割されている。トランジス
タスイッチ［１２，１２］、［１０，１０］、［１４，
１４］は、ＬＩＯ選択信号ＬＳ0 ，ＬＳ1 ，ＬＳ2 によ
りそれぞれオン・オフ制御される。
Description
【００１０】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、より詳細には欠陥メモリセル救済用のカラム冗
長機構に関する。
に関し、より詳細には欠陥メモリセル救済用のカラム冗
長機構に関する。
【００２０】
【従来の技術】図９に、多ビット方式または多バンク方
式を採るＤＲＡＭ（ダイナミックＲＡＭ）におけるメモ
リ・ブロック分割構成の一例を示す。
式を採るＤＲＡＭ（ダイナミックＲＡＭ）におけるメモ
リ・ブロック分割構成の一例を示す。
【００３０】図示の例では、１つのメモリアレイが（ｎ
＋１）個のメモリ・ブロック（以下単にブロックと称す
る）ＭＢ0 〜ＭＢn に分割され、それらのブロックＭＢ
0 〜ＭＢn にメインアンプＭＡ0 〜ＭＡn がそれぞれ割
り当てられている。
＋１）個のメモリ・ブロック（以下単にブロックと称す
る）ＭＢ0 〜ＭＢn に分割され、それらのブロックＭＢ
0 〜ＭＢn にメインアンプＭＡ0 〜ＭＡn がそれぞれ割
り当てられている。
【００４０】これらのブロックＭＢ0 〜ＭＢn は、共通
のロウアドレス信号ＡＸおよびカラムアドレス信号ＡＹ
によって同時にアドレス指定され、一時に（ｎ＋１）ビ
ットのデータ［ｄ0 〜ｄn ］を書き込み、または読み出
すようになっている。
のロウアドレス信号ＡＸおよびカラムアドレス信号ＡＹ
によって同時にアドレス指定され、一時に（ｎ＋１）ビ
ットのデータ［ｄ0 〜ｄn ］を書き込み、または読み出
すようになっている。
【００５０】この（ｎ＋１）ビット・データにおけるビ
ット配列構成を［ｄ0,ｄ1,…，ｄn］とすると、第１の
ブロックＭＢ0 に最上位のビット・データｄ0 が格納さ
れ、第２のブロックＭＢ1 に第２番目の上位のビット・
データｄ1 が格納され、…、第（ｎ＋１）のブロックＭ
Ｂn に最下位のビット・データｄn が格納される。
ット配列構成を［ｄ0,ｄ1,…，ｄn］とすると、第１の
ブロックＭＢ0 に最上位のビット・データｄ0 が格納さ
れ、第２のブロックＭＢ1 に第２番目の上位のビット・
データｄ1 が格納され、…、第（ｎ＋１）のブロックＭ
Ｂn に最下位のビット・データｄn が格納される。
【００６０】各メインアンプＭＡi （ｉ＝０，１，…，
ｎ）は、各対応するグローバル入出力線ＧＬi を介して
各対応する入出力用パッドＤＱi に接続されている。
ｎ）は、各対応するグローバル入出力線ＧＬi を介して
各対応する入出力用パッドＤＱi に接続されている。
【００７０】データの書き込み時には、外部より各パッ
ドＤＱi に入力された各ビット・データｄi が、各グロ
ーバル入出力線ＧＬi を介して各メインアンプＭＡi に
転送されたのち、各メインアンプＭＡi 内のバッファか
ら内部データ入出力線およびセンスアンプを経由してア
ドレス信号ＡＸ，ＡＹによりアドレス指定された各メモ
リブロックＭＢi 内の記憶位置に書き込まれるようにな
っている。
ドＤＱi に入力された各ビット・データｄi が、各グロ
ーバル入出力線ＧＬi を介して各メインアンプＭＡi に
転送されたのち、各メインアンプＭＡi 内のバッファか
ら内部データ入出力線およびセンスアンプを経由してア
ドレス信号ＡＸ，ＡＹによりアドレス指定された各メモ
リブロックＭＢi 内の記憶位置に書き込まれるようにな
っている。
【００８０】データの読み出し時には、アドレス信号Ａ
Ｘ，ＡＹによりアドレス指定された各ブロックＭＢi 内
の記憶位置からビット線上に読み出された各ビット・デ
ータｄi が、センスアンプおよび内部データ入出力線を
介して各メインアンプＭＡiに転送され、そこで増幅さ
れた後、各メインアンプＭＡi 内のバッファからグロー
バル入出力線ＧＬi を介して各パッドＤＱi に転送され
るようになっている。
Ｘ，ＡＹによりアドレス指定された各ブロックＭＢi 内
の記憶位置からビット線上に読み出された各ビット・デ
ータｄi が、センスアンプおよび内部データ入出力線を
介して各メインアンプＭＡiに転送され、そこで増幅さ
れた後、各メインアンプＭＡi 内のバッファからグロー
バル入出力線ＧＬi を介して各パッドＤＱi に転送され
るようになっている。
【００９０】図１０に、各ブロックＭＢi におけるデー
タ入出力系統を示す。
タ入出力系統を示す。
【０１００】データが読み出されるれときは、アドレス
信号と一緒にロウ・アドレス・ストローブ信号（ＲＡＳ
- ）およびカラム・アドレス・ストローブ信号（ＣＡＳ
- ）が与えられる。
信号と一緒にロウ・アドレス・ストローブ信号（ＲＡＳ
- ）およびカラム・アドレス・ストローブ信号（ＣＡＳ
- ）が与えられる。
【０１１０】先ず、ＲＡＳ- がアクティブ状態になるこ
とで、各ブロックＭＢi 内で各ビット線のプリチャージ
が終了するとともに、少し遅れてロウアドレス信号ＡＸ
がロウデコーダ（図示せず）に取り込まれ、このロウア
ドレス信号によって指定される行のワード線ＷＬi が活
性化される。
とで、各ブロックＭＢi 内で各ビット線のプリチャージ
が終了するとともに、少し遅れてロウアドレス信号ＡＸ
がロウデコーダ（図示せず）に取り込まれ、このロウア
ドレス信号によって指定される行のワード線ＷＬi が活
性化される。
【０１２０】ワード線ＷＬi が活性化されることで、こ
れに接続されている各メモリセルＭＣの記憶情報（ビッ
ト・データ）がビット線ＢＬ上に読み出され、読み出さ
れたデータはビット補線ＢＬ- 上の相補的なビット・デ
ータと一緒に各行のセンスアンプＳＡに入力され、そこ
で差動増幅される。
れに接続されている各メモリセルＭＣの記憶情報（ビッ
ト・データ）がビット線ＢＬ上に読み出され、読み出さ
れたデータはビット補線ＢＬ- 上の相補的なビット・デ
ータと一緒に各行のセンスアンプＳＡに入力され、そこ
で差動増幅される。
【０１３０】一方、所定のタイミングでＹアドレスバッ
ファ１００にカラムアドレス信号ＡＹが入力またはラッ
チされると、これに応答してＡＴＤ（アドレス遷移検
出）回路１０２が作動し、カラムデコーダ１０４および
メインアンプＭＡi 等に所要の制御信号を所定のタイミ
ングで与える。
ファ１００にカラムアドレス信号ＡＹが入力またはラッ
チされると、これに応答してＡＴＤ（アドレス遷移検
出）回路１０２が作動し、カラムデコーダ１０４および
メインアンプＭＡi 等に所要の制御信号を所定のタイミ
ングで与える。
【０１４０】カラムデコーダ１０４は、Ｙアドレスバッ
ファ１００からのカラムアドレス信号ＡＹをデコード
し、カラムアドレス信号ＡＹによって指定される列のＹ
アドレス線ＹＳj を所定時間だけ活性化する。
ファ１００からのカラムアドレス信号ＡＹをデコード
し、カラムアドレス信号ＡＹによって指定される列のＹ
アドレス線ＹＳj を所定時間だけ活性化する。
【０１５０】Ｙアドレス線ＹＳj が活性化されること
で、このＹアドレス線ＹＳj に接続されているセンスア
ンプＳＡj のトランスファゲートＴＲj ，ＴＲj がオン
し、このセンスアンプＳＡj で増幅された一対の相補的
な読出しビット・データｄi ，ｄi-がそれぞれブロック
ＭＢi 内のローカル・データ入出力線ＬＩＯ，ＬＩＯ-
上にそれぞれ出力される。
で、このＹアドレス線ＹＳj に接続されているセンスア
ンプＳＡj のトランスファゲートＴＲj ，ＴＲj がオン
し、このセンスアンプＳＡj で増幅された一対の相補的
な読出しビット・データｄi ，ｄi-がそれぞれブロック
ＭＢi 内のローカル・データ入出力線ＬＩＯ，ＬＩＯ-
上にそれぞれ出力される。
【０１６０】この時、ローカル・データ入出力線ＬＩ
Ｏ，ＬＩＯ- とメイン・データ入出力線ＭＩＯ，ＭＩＯ
- との間に設けられているＩＯスイッチ１０６は、アク
ティブ状態（Ｈレベル）のＩＯスイッチ制御信号ＩＯＳ
Ｗを与えられ、オン状態になっている。センスアンプＳ
Ａj よりローカル・データ入出力線ＩＯ，ＩＯ- 上に出
力された読み出しビット・データｄi ，ｄi-は、オン状
態のＩＯスイッチ１０６およびメイン・データ入出力線
ＭＩＯ，ＭＩＯ- を介してメインアンプＭＡi へ送られ
る。
Ｏ，ＬＩＯ- とメイン・データ入出力線ＭＩＯ，ＭＩＯ
- との間に設けられているＩＯスイッチ１０６は、アク
ティブ状態（Ｈレベル）のＩＯスイッチ制御信号ＩＯＳ
Ｗを与えられ、オン状態になっている。センスアンプＳ
Ａj よりローカル・データ入出力線ＩＯ，ＩＯ- 上に出
力された読み出しビット・データｄi ，ｄi-は、オン状
態のＩＯスイッチ１０６およびメイン・データ入出力線
ＭＩＯ，ＭＩＯ- を介してメインアンプＭＡi へ送られ
る。
【０１７０】そして、メインアンプＭＡi で所定電圧レ
ベルまで増幅された読み出しビット・データｄi ，ｄi-
は、グローバル入出力線ＧＬi を介してパッドＤＱi 付
近に設けられている出力バッファ１０８に転送され、こ
の出力バッファ１０８からビット・データｄi がパッド
ＤＱi へ出力される。
ベルまで増幅された読み出しビット・データｄi ，ｄi-
は、グローバル入出力線ＧＬi を介してパッドＤＱi 付
近に設けられている出力バッファ１０８に転送され、こ
の出力バッファ１０８からビット・データｄi がパッド
ＤＱi へ出力される。
【０１８０】データの書き込みでは、パッドＤＱi より
入力されたビット・データｄi が、グローバル入出力線
ＧＬi を介してメインアンプＭＡi 内の書き込みバッフ
ァに送り込まれる。この書き込みバッファより、一対の
相補的な書き込みビット・データｄi ，ｄi-がメイン・
データ入出力線ＭＩＯ，ＭＩＯ- 、ＩＯスイッチ１０６
およびローカル・データ入出力線ＬＩＯ，ＬＩＯ- を介
して該当センスアンプＳ／Ａj に送り込まれ、そこから
ビット線ＢＬを介してビット・データｄi が所望のメモ
リセルＭＣi,j に書き込まれる。
入力されたビット・データｄi が、グローバル入出力線
ＧＬi を介してメインアンプＭＡi 内の書き込みバッフ
ァに送り込まれる。この書き込みバッファより、一対の
相補的な書き込みビット・データｄi ，ｄi-がメイン・
データ入出力線ＭＩＯ，ＭＩＯ- 、ＩＯスイッチ１０６
およびローカル・データ入出力線ＬＩＯ，ＬＩＯ- を介
して該当センスアンプＳ／Ａj に送り込まれ、そこから
ビット線ＢＬを介してビット・データｄi が所望のメモ
リセルＭＣi,j に書き込まれる。
【０１９０】ところで、一般のＤＲＡＭでは、各ブロッ
ク内の通常（正規）メモリアレイ部に冗長メモリアレイ
部を付け加え、通常メモリアレイ部内の欠陥メモリセル
を冗長メモリアレイ部内の正常なメモリセルで代替させ
るようにしている。
ク内の通常（正規）メモリアレイ部に冗長メモリアレイ
部を付け加え、通常メモリアレイ部内の欠陥メモリセル
を冗長メモリアレイ部内の正常なメモリセルで代替させ
るようにしている。
【０２００】図１１に、この種の冗長機構の構成例を示
す。
す。
【０２１０】この冗長機構では、各々のブロックＭＢi
において、所定数つまり（ｍ＋１）個のカラムを有する
通常カラム部（通常メモリアレイ部）ＯＣに、複数たと
えば２個のカラムを有する冗長カラム部（冗長メモリア
レイ部）ＲＣが付加されている。
において、所定数つまり（ｍ＋１）個のカラムを有する
通常カラム部（通常メモリアレイ部）ＯＣに、複数たと
えば２個のカラムを有する冗長カラム部（冗長メモリア
レイ部）ＲＣが付加されている。
【０２２０】アドレスバス１１０上に入力されたアドレ
ス信号のうち、ロウアドレス信号ＡＸはＸアドレスバッ
ファ１１２を介してロウデコーダ１１４に与えられる。
カラムアドレス信号ＡＹは、上記したようにＹアドレス
バッファ１００を介して通常カラム部選択用のカラムデ
コーダ１０４に与えられるだけでなく、冗長カラム部選
択用の冗長デコーダ１１６Ａ，１１６Ｂにも与えられ
る。
ス信号のうち、ロウアドレス信号ＡＸはＸアドレスバッ
ファ１１２を介してロウデコーダ１１４に与えられる。
カラムアドレス信号ＡＹは、上記したようにＹアドレス
バッファ１００を介して通常カラム部選択用のカラムデ
コーダ１０４に与えられるだけでなく、冗長カラム部選
択用の冗長デコーダ１１６Ａ，１１６Ｂにも与えられ
る。
【０２３０】たとえば、通常カラム部ＯＣ内で第２列の
中に欠陥メモリセルＭＣe が存在するときは、冗長デコ
ーダ１１６Ａに第２列の記憶番地つまりカラムアドレス
がプログラミング（設定）される。通常カラム部ＯＣ内
で別の列にも欠陥メモリセルが存在するときは、その別
の列のカラムアドレスが冗長デコーダ１１６Ｂにプログ
ラミングされる。
中に欠陥メモリセルＭＣe が存在するときは、冗長デコ
ーダ１１６Ａに第２列の記憶番地つまりカラムアドレス
がプログラミング（設定）される。通常カラム部ＯＣ内
で別の列にも欠陥メモリセルが存在するときは、その別
の列のカラムアドレスが冗長デコーダ１１６Ｂにプログ
ラミングされる。
【０２４０】入力されたカラムアドレス信号ＡＹが通常
カラム部ＯＣ内の第２列（不良カラム）を指定するもの
であるときは、冗長デコーダ１１６Ａ内で所定のアドレ
ス一致信号が発生され、このアドレス一致信号に応じて
冗長カラム部ＲＣ内の対応する列のＹアドレス線ＹＳR0
が活性化される。
カラム部ＯＣ内の第２列（不良カラム）を指定するもの
であるときは、冗長デコーダ１１６Ａ内で所定のアドレ
ス一致信号が発生され、このアドレス一致信号に応じて
冗長カラム部ＲＣ内の対応する列のＹアドレス線ＹＳR0
が活性化される。
【０２５０】Ｙアドレス線ＹＳR0が活性化されること
で、このアドレス線に接続されている冗長カラムＲＣ内
のセンスアンプＳＡR0（図１１では図示せず）が選択さ
れる。そして、この選択されたセンスアンプＳＡR0の入
出力端子がローカル・データ入出力線ＬＩＯ，ＬＩＯ-
に接続され、ひいてはＩＯスイッチ１０６およびメイン
・データ入出力線ＭＩＯ，ＭＩＯ- を介してメインアン
プＭＡi に接続される（図１０）。
で、このアドレス線に接続されている冗長カラムＲＣ内
のセンスアンプＳＡR0（図１１では図示せず）が選択さ
れる。そして、この選択されたセンスアンプＳＡR0の入
出力端子がローカル・データ入出力線ＬＩＯ，ＬＩＯ-
に接続され、ひいてはＩＯスイッチ１０６およびメイン
・データ入出力線ＭＩＯ，ＭＩＯ- を介してメインアン
プＭＡi に接続される（図１０）。
【０２６０】なお、冗長カラム部ＲＣ内で上記アドレス
一致信号が発生されると、通常カラム部選択用のカラム
デコーダ１０４はディセーブル状態となる。ロウデコー
ダ１１４は、通常どおりにロウアドレス信号ＡＸをデコ
ードし、そのロウアドレス信号ＡＸで指定された１本の
ワード線ＷＬi を選択する。
一致信号が発生されると、通常カラム部選択用のカラム
デコーダ１０４はディセーブル状態となる。ロウデコー
ダ１１４は、通常どおりにロウアドレス信号ＡＸをデコ
ードし、そのロウアドレス信号ＡＸで指定された１本の
ワード線ＷＬi を選択する。
【０２７０】このように、通常カラム部ＯＣ内の欠陥メ
モリセルＭＣe を含む不良カラムがアドレス指定された
ときは、そのカラムアドレスをプログラミングされてい
る冗長デコーダ（たとえば１１６Ａ）がアドレス一致信
号を発生することにより、通常カラム部ＯＣ内の該不良
カラムに置き換わって冗長カラム部ＲＣ内の代替カラム
がメモリアクセスされるようになっている。
モリセルＭＣe を含む不良カラムがアドレス指定された
ときは、そのカラムアドレスをプログラミングされてい
る冗長デコーダ（たとえば１１６Ａ）がアドレス一致信
号を発生することにより、通常カラム部ＯＣ内の該不良
カラムに置き換わって冗長カラム部ＲＣ内の代替カラム
がメモリアクセスされるようになっている。
【０２８０】図１２に、従来のＤＲＡＭにおけるブロッ
ク内のメモリアレイ構成の要部を示す。
ク内のメモリアレイ構成の要部を示す。
【０２９０】ブロックＭＢi において、各センスアンプ
列に沿って一対のローカル・データ入出力線［ＬＩＯ，
ＬＩＯ- ］が配線される。このローカル・データ入出力
線［ＬＩＯ，ＬＩＯ- ］に対して、通常カラム部ＯＣの
センスアンプＳＡ0 〜ＳＡmおよび冗長カラム部ＲＣの
センスアンプＳＡR0，ＳＡR1の入出力端子のいずれも
が、それぞれ対応する一対のトランジスタスイッチまた
はトランスファゲートＴＲ0 〜ＴＲm ，ＴＲR0，ＴＲR1
を介して接続されている。
列に沿って一対のローカル・データ入出力線［ＬＩＯ，
ＬＩＯ- ］が配線される。このローカル・データ入出力
線［ＬＩＯ，ＬＩＯ- ］に対して、通常カラム部ＯＣの
センスアンプＳＡ0 〜ＳＡmおよび冗長カラム部ＲＣの
センスアンプＳＡR0，ＳＡR1の入出力端子のいずれも
が、それぞれ対応する一対のトランジスタスイッチまた
はトランスファゲートＴＲ0 〜ＴＲm ，ＴＲR0，ＴＲR1
を介して接続されている。
【０３００】通常カラム部ＯＣ内では、センスアンプＳ
Ａ0 〜ＳＡm の入出力端子が、それぞれ対応する列のビ
ット線対［ＢＬ0 ，ＢＬ0-］，［ＢＬm ，ＢＬm-］にも
接続されている。冗長カラム部ＲＣ内では、センスアン
プＳＡR0，ＳＡR1の入出力端子が、それぞれ対応する列
のビット線対［ＢＬRO，ＢＬRO- ］，［ＢＬR1，ＢＬR1
- ］にも接続されている。
Ａ0 〜ＳＡm の入出力端子が、それぞれ対応する列のビ
ット線対［ＢＬ0 ，ＢＬ0-］，［ＢＬm ，ＢＬm-］にも
接続されている。冗長カラム部ＲＣ内では、センスアン
プＳＡR0，ＳＡR1の入出力端子が、それぞれ対応する列
のビット線対［ＢＬRO，ＢＬRO- ］，［ＢＬR1，ＢＬR1
- ］にも接続されている。
【０３１０】ローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ- ］の間には、トランジスタスイッチからなるイコラ
イザ１２０が接続される。ローカル・データ入出力線
［ＬＩＯ，ＬＩＯ- ］とメイン・データ入出力線［ＭＩ
Ｏ，ＭＩＯ- ］との間に設けられているＩＯスイッチ
［１０６，１０６］も、トランジスタスイッチまたはト
ランスファゲートからなる。
Ｏ- ］の間には、トランジスタスイッチからなるイコラ
イザ１２０が接続される。ローカル・データ入出力線
［ＬＩＯ，ＬＩＯ- ］とメイン・データ入出力線［ＭＩ
Ｏ，ＭＩＯ- ］との間に設けられているＩＯスイッチ
［１０６，１０６］も、トランジスタスイッチまたはト
ランスファゲートからなる。
【０３２０】上記したように、入力カラムアドレス信号
ＡＹが通常カラム部ＯＣ内の欠陥カラムを指定するもの
であるときは、冗長カラム部ＲＣ内の代替Ｙアドレス線
ＹＳR0が活性化される。そうすると、トランジスタスイ
ッチ［ＴＲR0，ＴＲR0］がオンする。これにより、冗長
カラム部ＲＣ内の代替センスアンプＳＡR0が、ローカル
・データ入出力線［ＬＩＯ，ＬＩＯ- ］に接続され、ひ
いてはＩＯスイッチ１０６およびメイン・データ入出力
線［ＭＩＯ，ＭＩＯ- ］に接続されるようになってい
る。
ＡＹが通常カラム部ＯＣ内の欠陥カラムを指定するもの
であるときは、冗長カラム部ＲＣ内の代替Ｙアドレス線
ＹＳR0が活性化される。そうすると、トランジスタスイ
ッチ［ＴＲR0，ＴＲR0］がオンする。これにより、冗長
カラム部ＲＣ内の代替センスアンプＳＡR0が、ローカル
・データ入出力線［ＬＩＯ，ＬＩＯ- ］に接続され、ひ
いてはＩＯスイッチ１０６およびメイン・データ入出力
線［ＭＩＯ，ＭＩＯ- ］に接続されるようになってい
る。
【０３３０】隣接するブロックＭＢi+1 内の回路構成
も、上記ブロックＭＢi 内の回路構成と同じである。
も、上記ブロックＭＢi 内の回路構成と同じである。
【０３４０】
【発明が解決しようとする課題】上記したように、従来
のＤＲＡＭ、より一般的には従来の半導体メモリでは、
メモリアレイの各ブロック毎に専属の冗長カラム部ＲＣ
が設けられている。この冗長カラム部ＲＣによって代替
または救済され得るのは、当該ブロックの通常ブロック
ＯＣ内の不良カラムだけである。他のブロック内の不良
カラムを救済することはできない。
のＤＲＡＭ、より一般的には従来の半導体メモリでは、
メモリアレイの各ブロック毎に専属の冗長カラム部ＲＣ
が設けられている。この冗長カラム部ＲＣによって代替
または救済され得るのは、当該ブロックの通常ブロック
ＯＣ内の不良カラムだけである。他のブロック内の不良
カラムを救済することはできない。
【０３５０】たとえば、図１３に示すように、各ブロッ
クの冗長カラム部ＲＣに２個のカラムを設ける構成にお
いて、或るメモリブロックＭＢi 内では不良カラムが１
個あり、その隣のメモリブロックＭＢi+1 内では不良カ
ラムが３個ある場合、メモリブロックＭＢi 側で１個余
っている冗長カラムはメモリブロックＭＢi+1 側で１個
残っている不良カラムを代替または救済することはでき
ず、当該メモリチップは使用不能となる。このため、歩
留りが悪い。
クの冗長カラム部ＲＣに２個のカラムを設ける構成にお
いて、或るメモリブロックＭＢi 内では不良カラムが１
個あり、その隣のメモリブロックＭＢi+1 内では不良カ
ラムが３個ある場合、メモリブロックＭＢi 側で１個余
っている冗長カラムはメモリブロックＭＢi+1 側で１個
残っている不良カラムを代替または救済することはでき
ず、当該メモリチップは使用不能となる。このため、歩
留りが悪い。
【０３６０】この不都合に対処するため、冗長カラム部
ＲＣを拡張する、つまり冗長カラムの個数を増やすこと
も考えられる。この方法は、簡便ではあるが、チップ面
積の増大を来すという不具合がある。実際、欠陥メモリ
セルは、各ブロック毎に一様に発生するわけではなく、
数個発生するブロックもあれば、まったく発生しないブ
ロックもあり、チップ全体で無駄になっている冗長カラ
ムはかなりある。
ＲＣを拡張する、つまり冗長カラムの個数を増やすこと
も考えられる。この方法は、簡便ではあるが、チップ面
積の増大を来すという不具合がある。実際、欠陥メモリ
セルは、各ブロック毎に一様に発生するわけではなく、
数個発生するブロックもあれば、まったく発生しないブ
ロックもあり、チップ全体で無駄になっている冗長カラ
ムはかなりある。
【０３７０】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、冗長機構の救済効率を向上させ、メ
モリチップの歩留りを向上させる半導体メモリ装置を提
供することを目的とする。
てなされたもので、冗長機構の救済効率を向上させ、メ
モリチップの歩留りを向上させる半導体メモリ装置を提
供することを目的とする。
【０３８０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の第１の半導体メモリ装置は、メモリアレイ
を複数のメモリブロックに分割し、入力されたカラムア
ドレス信号にしたがって各々の前記メモリブロック毎に
いずれか１つのカラムに対応するセンスアンプを選択
し、選択された前記センスアンプと前記メモリブロック
毎に設けられているデータ線とを介してデータの読み出
しまたは書き込みを行う半導体メモリ装置において、相
隣接する２つの前記メモリブロック内でそれぞれ冗長カ
ラムをブロック内側端部に１個または複数個並べて配置
するとともに通常カラムを前記冗長カラムの外側に複数
個並べて配置し、前記２つのメモリブロックの間でそれ
ぞれの前記データ線同士を第１のスイッチを介して相互
接続し、各々の前記メモリブロック内で前記冗長カラム
と前記通常カラムとの間で前記データ線を第２のスイッ
チを介して２つに分割し、前記カラムアドレス信号に応
動して前記第１および第２のスイッチをそれぞれオン状
態もしくはオフ状態に制御するスイッチ制御手段を有す
る構成とした。
め、本発明の第１の半導体メモリ装置は、メモリアレイ
を複数のメモリブロックに分割し、入力されたカラムア
ドレス信号にしたがって各々の前記メモリブロック毎に
いずれか１つのカラムに対応するセンスアンプを選択
し、選択された前記センスアンプと前記メモリブロック
毎に設けられているデータ線とを介してデータの読み出
しまたは書き込みを行う半導体メモリ装置において、相
隣接する２つの前記メモリブロック内でそれぞれ冗長カ
ラムをブロック内側端部に１個または複数個並べて配置
するとともに通常カラムを前記冗長カラムの外側に複数
個並べて配置し、前記２つのメモリブロックの間でそれ
ぞれの前記データ線同士を第１のスイッチを介して相互
接続し、各々の前記メモリブロック内で前記冗長カラム
と前記通常カラムとの間で前記データ線を第２のスイッ
チを介して２つに分割し、前記カラムアドレス信号に応
動して前記第１および第２のスイッチをそれぞれオン状
態もしくはオフ状態に制御するスイッチ制御手段を有す
る構成とした。
【０３９０】また、本発明の第２の半導体メモリ装置
は、メモリアレイを複数のメモリブロックに分割し、入
力されたカラムアドレス信号にしたがって各々の前記メ
モリブロック毎にいずれか１つのカラムに対応するセン
スアンプを選択し、選択された前記センスアンプと前記
メモリブロック毎に設けられているデータ線とを介して
データの読み出しまたは書き込みを行う半導体メモリ装
置において、相隣接する２つの前記メモリブロックのう
ち、一方のメモリブロック内では冗長カラムをブロック
内側端部に１個または複数個並べて配置するとともに通
常カラムを前記冗長カラムの外側に複数個並べて配置
し、他方のメモリブロック内では冗長カラムを設けずに
通常カラムだけを複数個並べて配置し、前記２つのメモ
リブロックの間でそれぞれの前記データ線同士を第１の
スイッチを介して相互接続し、前記一方のメモリブロッ
ク内で前記冗長カラムと前記通常カラムとの間で前記デ
ータ線を第２のスイッチを介して２つに分割し、前記カ
ラムアドレス信号に応動して前記第１および第２のスイ
ッチの各々をオン状態もしくはオフ状態に制御するスイ
ッチ制御手段を有する構成とした。
は、メモリアレイを複数のメモリブロックに分割し、入
力されたカラムアドレス信号にしたがって各々の前記メ
モリブロック毎にいずれか１つのカラムに対応するセン
スアンプを選択し、選択された前記センスアンプと前記
メモリブロック毎に設けられているデータ線とを介して
データの読み出しまたは書き込みを行う半導体メモリ装
置において、相隣接する２つの前記メモリブロックのう
ち、一方のメモリブロック内では冗長カラムをブロック
内側端部に１個または複数個並べて配置するとともに通
常カラムを前記冗長カラムの外側に複数個並べて配置
し、他方のメモリブロック内では冗長カラムを設けずに
通常カラムだけを複数個並べて配置し、前記２つのメモ
リブロックの間でそれぞれの前記データ線同士を第１の
スイッチを介して相互接続し、前記一方のメモリブロッ
ク内で前記冗長カラムと前記通常カラムとの間で前記デ
ータ線を第２のスイッチを介して２つに分割し、前記カ
ラムアドレス信号に応動して前記第１および第２のスイ
ッチの各々をオン状態もしくはオフ状態に制御するスイ
ッチ制御手段を有する構成とした。
【０４００】本発明の一実施態様によれば、上記スイッ
チ制御手段が、前記入力カラムアドレスが前記冗長カラ
ムにより代替される前記通常カラムのカラムアドレスに
一致するときに所定のアドレス一致信号を発生する冗長
デコーダと、前記冗長カラムとそれによって代替される
前記通常カラムとの相対的位置関係に応じて前記第１お
よび第２のスイッチの各々をオン状態もしくはオフ状態
に制御する制御信号を前記アドレス一致信号に応動して
発生する選択手段とを有する構成とした。
チ制御手段が、前記入力カラムアドレスが前記冗長カラ
ムにより代替される前記通常カラムのカラムアドレスに
一致するときに所定のアドレス一致信号を発生する冗長
デコーダと、前記冗長カラムとそれによって代替される
前記通常カラムとの相対的位置関係に応じて前記第１お
よび第２のスイッチの各々をオン状態もしくはオフ状態
に制御する制御信号を前記アドレス一致信号に応動して
発生する選択手段とを有する構成とした。
【０４１０】
【発明の実施の形態】以下、図１〜図８を参照して本発
明の実施例を説明する。
明の実施例を説明する。
【０４２０】図１に、本発明の一実施例におけるＤＲＡ
Ｍ内のメモリアレイの要部の構成を示す。
Ｍ内のメモリアレイの要部の構成を示す。
【０４３０】このＤＲＡＭのメモリアレイは複数個好ま
しくは偶数個のブロック（メモリブロック）に分割さ
れ、相隣合う２つのブロックＭＢi ，ＭＢi+1 （ｉ＝
０，２，４，…）が図１に示すような回路構成および相
互関係にある。
しくは偶数個のブロック（メモリブロック）に分割さ
れ、相隣合う２つのブロックＭＢi ，ＭＢi+1 （ｉ＝
０，２，４，…）が図１に示すような回路構成および相
互関係にある。
【０４４０】すなわち、両ブロックＭＢi ，ＭＢi+1 に
おいて、冗長カラム部ＲＣ，ＲＣはブロック内側端部に
それぞれ設けられ、通常カラム部ＯＣ，ＯＣは冗長カラ
ム部ＲＣ，ＲＣの外側にそれぞれ設けられる。図示の例
では、通常カラム部ＯＣ内に（ｍ＋１）個のカラム（通
常カラム）が並べて配置され、冗長カラム部ＲＣ内には
２個のカラム（冗長カラムまたはスペアカラム）が並べ
て配置されている。
おいて、冗長カラム部ＲＣ，ＲＣはブロック内側端部に
それぞれ設けられ、通常カラム部ＯＣ，ＯＣは冗長カラ
ム部ＲＣ，ＲＣの外側にそれぞれ設けられる。図示の例
では、通常カラム部ＯＣ内に（ｍ＋１）個のカラム（通
常カラム）が並べて配置され、冗長カラム部ＲＣ内には
２個のカラム（冗長カラムまたはスペアカラム）が並べ
て配置されている。
【０４５０】ここで、カラムとは、基本的には、同一の
列または行に属するビット線、およびこのビット線上に
配置されるメモリセルを意味する。
列または行に属するビット線、およびこのビット線上に
配置されるメモリセルを意味する。
【０４６０】両ブロックＭＢi ，ＭＢi+1 の間では、各
センスアンプ列に沿って配線されているローカル・デー
タ入出力線［ＬＩＯ，ＬＩＯ- ］同士が、トランジスタ
スイッチ［１０，１０］を介して相互接続されている。
センスアンプ列に沿って配線されているローカル・デー
タ入出力線［ＬＩＯ，ＬＩＯ- ］同士が、トランジスタ
スイッチ［１０，１０］を介して相互接続されている。
【０４７０】ブロックＭＢi ，ＭＢi+1 の各々では、ロ
ーカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］が冗長カ
ラム部ＲＣと通常カラム部ＯＣとの間でトランジスタス
イッチ［１２，１２］、［１４，１４］を介して２つに
分割されている。
ーカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］が冗長カ
ラム部ＲＣと通常カラム部ＯＣとの間でトランジスタス
イッチ［１２，１２］、［１４，１４］を介して２つに
分割されている。
【０４８０】冗長カラム部ＲＣ内のセンスアンプＳＡR
0，ＳＡR1は、それぞれトランジスタスイッチ［ＴＲR
0，ＴＲR0］、［ＴＲR1，ＴＲR1］を介してローカル・
データ入出力線［ＬＩＯ，ＬＩＯ- ］の内側部分つまり
トランジスタスイッチ［１２，１２］または［１４，１
４］とトランジスタスイッチ［１０，１０］との間のラ
インに接続されている。
0，ＳＡR1は、それぞれトランジスタスイッチ［ＴＲR
0，ＴＲR0］、［ＴＲR1，ＴＲR1］を介してローカル・
データ入出力線［ＬＩＯ，ＬＩＯ- ］の内側部分つまり
トランジスタスイッチ［１２，１２］または［１４，１
４］とトランジスタスイッチ［１０，１０］との間のラ
インに接続されている。
【０４９０】通常カラム部ＯＣ内のセンスアンプＳＡ0
〜ＳＡm は、それぞれトランジスタスイッチ［ＴＲ0 ，
ＴＲ0 ］〜［ＴＲm ，ＴＲm ］を介してローカル・デー
タ入出力線［ＬＩＯ，ＬＩＯ- ］の外側部分つまりトラ
ンジスタスイッチ［１２，１２］とＩＯスイッチ［１０
６，１０６］との間のラインに接続されている。
〜ＳＡm は、それぞれトランジスタスイッチ［ＴＲ0 ，
ＴＲ0 ］〜［ＴＲm ，ＴＲm ］を介してローカル・デー
タ入出力線［ＬＩＯ，ＬＩＯ- ］の外側部分つまりトラ
ンジスタスイッチ［１２，１２］とＩＯスイッチ［１０
６，１０６］との間のラインに接続されている。
【０５００】これらのトランジスタスイッチ［１２，１
２］、［１０，１０］、［１４，１４］は、後述するス
イッチ制御回路（図６）からのＬＩＯ選択信号ＬＳ0 ，
ＬＳ1 ，ＬＳ2 によりそれぞれオン・オフ制御される。
２］、［１０，１０］、［１４，１４］は、後述するス
イッチ制御回路（図６）からのＬＩＯ選択信号ＬＳ0 ，
ＬＳ1 ，ＬＳ2 によりそれぞれオン・オフ制御される。
【０５１０】本実施例の冗長機構では、上記のようなロ
ーカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］の配線構
造およびトランジスタスイッチ［１０，１０］、［１
２，１２］、［１４，１４］の作用により、両ブロック
ＭＢi ，ＭＢi+1 でそれぞれの冗長カラム部ＲＣ，ＲＣ
が相互に共用されるようになっている。
ーカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］の配線構
造およびトランジスタスイッチ［１０，１０］、［１
２，１２］、［１４，１４］の作用により、両ブロック
ＭＢi ，ＭＢi+1 でそれぞれの冗長カラム部ＲＣ，ＲＣ
が相互に共用されるようになっている。
【０５２０】すなわち、ブロックＭＢi の冗長カラム部
ＲＣは、当該ブロックＭＢi の通常カラム部ＯＣ内の不
良カラムだけでなく、隣接ブロックＭＢi+1 の通常カラ
ム部ＯＣ内の不良カラムをも代替できるようになってい
る。また、ブロックＭＢi+1の冗長カラム部ＲＣは、当
該ブロックＭＢi+1 の通常カラム部ＯＣ内の不良カラム
はもちろんのこと、隣接ブロックＭＢi の通常カラム部
ＯＣ内の不良カラムをも代替できるようになっている。
ＲＣは、当該ブロックＭＢi の通常カラム部ＯＣ内の不
良カラムだけでなく、隣接ブロックＭＢi+1 の通常カラ
ム部ＯＣ内の不良カラムをも代替できるようになってい
る。また、ブロックＭＢi+1の冗長カラム部ＲＣは、当
該ブロックＭＢi+1 の通常カラム部ＯＣ内の不良カラム
はもちろんのこと、隣接ブロックＭＢi の通常カラム部
ＯＣ内の不良カラムをも代替できるようになっている。
【０５３０】各ブロックＭＢi ，ＭＢi+1 内の他の部
分、たとえば各センスアンプＳＡの回路構成、各センス
アンプＳＡとビット線対［ＢＬ，ＢＬ- ］との接続構
成、ローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］と
イコライザ１２０あるいはメイン・データ入出力線［Ｍ
ＩＯ，ＭＩＯ- ］との接続構成、ワード線の配線構造、
メモリセル構造等は通常通りでよい。
分、たとえば各センスアンプＳＡの回路構成、各センス
アンプＳＡとビット線対［ＢＬ，ＢＬ- ］との接続構
成、ローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］と
イコライザ１２０あるいはメイン・データ入出力線［Ｍ
ＩＯ，ＭＩＯ- ］との接続構成、ワード線の配線構造、
メモリセル構造等は通常通りでよい。
【０５４０】図２〜図５に、両ブロックＭＢi ，ＭＢi+
1 における不良カラム発生パターンおよび救済パターン
の例を示す。なお、ブロックＭＢi の冗長カラム部ＲＣ
に設けられる２個の冗長カラムをＲＹＳ0 ，ＲＹＳ1 と
し、ブロックＭＢi+1 の冗長カラム部ＲＣに設けられる
２個の冗長カラムをＲＹＳ2 ，ＲＹＳ3 とする。
1 における不良カラム発生パターンおよび救済パターン
の例を示す。なお、ブロックＭＢi の冗長カラム部ＲＣ
に設けられる２個の冗長カラムをＲＹＳ0 ，ＲＹＳ1 と
し、ブロックＭＢi+1 の冗長カラム部ＲＣに設けられる
２個の冗長カラムをＲＹＳ2 ，ＲＹＳ3 とする。
【０５５０】図２の例は、両ブロックＭＢi ，ＭＢi+1
の通常カラムＯＣ，ＯＣにそれぞれ２個の不良カラムが
存在する場合である。
の通常カラムＯＣ，ＯＣにそれぞれ２個の不良カラムが
存在する場合である。
【０５６０】このパターンでは、ブロックＭＢi 内の２
個の不良カラムをブロックＭＢi 内の冗長カラムＲＹＳ
0 ，ＲＹＳ1 がそれぞれ代替（救済）し、ブロックＭＢ
i+1内の２個の不良カラムをブロックＭＢi+1 内の冗長
カラムＲＹＳ2 ，ＲＹＳ3 がそれぞれ代替（救済）して
よい。
個の不良カラムをブロックＭＢi 内の冗長カラムＲＹＳ
0 ，ＲＹＳ1 がそれぞれ代替（救済）し、ブロックＭＢ
i+1内の２個の不良カラムをブロックＭＢi+1 内の冗長
カラムＲＹＳ2 ，ＲＹＳ3 がそれぞれ代替（救済）して
よい。
【０５７０】ブロックＭＢi 内の不良カラムを救済する
には、メモリアクセス時に、ＬＩＯ選択信号ＬＳ0 ，Ｌ
Ｓ1 ，ＬＳ2 のうちＬＳ0 を活性化してトランジスタス
イッチ［１２，１２］をオン状態にするとともに、ＬＳ
1 およびＬＳ2 をそれぞれ非活性化してトランジスタス
イッチ［１０，１０］、［１４，１４］をそれぞれオフ
状態にする。
には、メモリアクセス時に、ＬＩＯ選択信号ＬＳ0 ，Ｌ
Ｓ1 ，ＬＳ2 のうちＬＳ0 を活性化してトランジスタス
イッチ［１２，１２］をオン状態にするとともに、ＬＳ
1 およびＬＳ2 をそれぞれ非活性化してトランジスタス
イッチ［１０，１０］、［１４，１４］をそれぞれオフ
状態にする。
【０５８０】これにより、たとえば読み出し時には、図
１において、ブロックＭＢi の冗長カラム部ＲＣ内の該
当冗長カラム（ＲＹＳ0 またはＲＹＳ1 ）より読み出さ
れたビット・データ［ｄi ，ｄi-］は、冗長カラム部Ｒ
Ｃ内のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］
上に出力されてから、オン状態のトランジスタスイッチ
［１２，１２］、通常カラム部ＯＣ内のローカル・デー
タ入出力線［ＬＩＯ，ＬＩＯ- ］およびオン状態のＩＯ
スイッチ１０６を通ってブロックＭＢi のメイン・デー
タ入出力線［ＭＩＯ，ＭＩＯ- ］に転送される。
１において、ブロックＭＢi の冗長カラム部ＲＣ内の該
当冗長カラム（ＲＹＳ0 またはＲＹＳ1 ）より読み出さ
れたビット・データ［ｄi ，ｄi-］は、冗長カラム部Ｒ
Ｃ内のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］
上に出力されてから、オン状態のトランジスタスイッチ
［１２，１２］、通常カラム部ＯＣ内のローカル・デー
タ入出力線［ＬＩＯ，ＬＩＯ- ］およびオン状態のＩＯ
スイッチ１０６を通ってブロックＭＢi のメイン・デー
タ入出力線［ＭＩＯ，ＭＩＯ- ］に転送される。
【０５９０】この時、ブロックＭＢi+1 では、通常カラ
ム部ＯＣ内の該当カラムより読み出されたビット・デー
タ［ｄi+1 ，ｄi+1-］が、通常カラム部ＯＣ内のローカ
ル・データ入出力線［ＬＩＯ，ＬＩＯ- ］およびオン状
態のＩＯスイッチ１０６を通ってブロックＭＢi+1 のメ
イン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に転送され
る。
ム部ＯＣ内の該当カラムより読み出されたビット・デー
タ［ｄi+1 ，ｄi+1-］が、通常カラム部ＯＣ内のローカ
ル・データ入出力線［ＬＩＯ，ＬＩＯ- ］およびオン状
態のＩＯスイッチ１０６を通ってブロックＭＢi+1 のメ
イン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に転送され
る。
【０６００】書き込み時には、両ブロックＭＢi ，ＭＢ
i+1 においてそれぞれ上記と同じデータパス上を逆向き
に書き込みデータが転送される。
i+1 においてそれぞれ上記と同じデータパス上を逆向き
に書き込みデータが転送される。
【０６１０】図２のパターンで、ブロックＭＢi+1 内の
不良カラムを救済するには、メモリアクセス時に、ＬＳ
2 を活性化してトランジスタスイッチ［１４，１４］を
オン状態にするとともに、ＬＳ0 およびＬＳ1 をそれぞ
れ非活性化してトランジスタスイッチ［１２，１２］、
［１０，１０］をそれぞれオフ状態にする。
不良カラムを救済するには、メモリアクセス時に、ＬＳ
2 を活性化してトランジスタスイッチ［１４，１４］を
オン状態にするとともに、ＬＳ0 およびＬＳ1 をそれぞ
れ非活性化してトランジスタスイッチ［１２，１２］、
［１０，１０］をそれぞれオフ状態にする。
【０６２０】この場合の両ブロックＭＢi ，ＭＢi+1 に
おけるそれぞれのデータパスは上記と逆（対称）であ
る。
おけるそれぞれのデータパスは上記と逆（対称）であ
る。
【０６３０】つまり、ブロックＭＢi では、アドレス指
定される通常カラム部ＯＣ内の通常カラムが、通常カラ
ム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ-］およびオン状態のＩＯスイッチ１０６を介してブ
ロックＭＢi のメイン・データ入出力線［ＭＩＯ，ＭＩ
Ｏ- ］に電気的に接続される。
定される通常カラム部ＯＣ内の通常カラムが、通常カラ
ム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ-］およびオン状態のＩＯスイッチ１０６を介してブ
ロックＭＢi のメイン・データ入出力線［ＭＩＯ，ＭＩ
Ｏ- ］に電気的に接続される。
【０６４０】また、ブロックＭＢi+1 では、冗長カラム
部ＲＣ内の代替用の冗長カラムが、冗長カラム部ＲＣ内
のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オ
ン状態のトランジスタスイッチ［１４，１４］、通常カ
ラム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，Ｌ
ＩＯ- ］およびオン状態のＩＯスイッチ１０６を介して
ブロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，
ＭＩＯ- ］に電気的に接続される。
部ＲＣ内の代替用の冗長カラムが、冗長カラム部ＲＣ内
のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オ
ン状態のトランジスタスイッチ［１４，１４］、通常カ
ラム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，Ｌ
ＩＯ- ］およびオン状態のＩＯスイッチ１０６を介して
ブロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，
ＭＩＯ- ］に電気的に接続される。
【０６５０】図２のパターンでは、ブロックＭＢi 内の
不良カラムのカラムアドレスとブロックＭＢi+1 内の不
良カラムのカラムアドレスとが互いに一致することがあ
り得る。その場合は、両ブロックＭＢi ，ＭＢi+1 内の
それぞれの不良カラムを同時救済することができる。そ
のためには、ＬＳ0 ，ＬＳ2 をそれぞれ活性化してトラ
ンジスタスイッチ［１２，１２］、［１４，１４］をそ
れぞれオン状態にするとともに、ＬＳ1 を非活性化して
トランジスタスイッチ［１０，１０］をオフ状態にすれ
ばよい。
不良カラムのカラムアドレスとブロックＭＢi+1 内の不
良カラムのカラムアドレスとが互いに一致することがあ
り得る。その場合は、両ブロックＭＢi ，ＭＢi+1 内の
それぞれの不良カラムを同時救済することができる。そ
のためには、ＬＳ0 ，ＬＳ2 をそれぞれ活性化してトラ
ンジスタスイッチ［１２，１２］、［１４，１４］をそ
れぞれオン状態にするとともに、ＬＳ1 を非活性化して
トランジスタスイッチ［１０，１０］をオフ状態にすれ
ばよい。
【０６６０】図３の例は、ブロックＭＢi に４個の不良
カラムが存在し、ブロックＭＢi+1には不良カラムが存
在しない場合である。
カラムが存在し、ブロックＭＢi+1には不良カラムが存
在しない場合である。
【０６７０】このパターンに対しては、ブロックＭＢi
内の４個の不良カラムの中の任意の２個をブロックＭＢ
i 内の冗長カラムＲＹＳ0 ，ＲＹＳ1 がそれぞれ代替
（救済）し、残りの２個の不良カラムをブロックＭＢi+
1 内の冗長カラムＲＹＳ2 ，ＲＹＳ3 がそれぞれ代替
（救済）すればよい。
内の４個の不良カラムの中の任意の２個をブロックＭＢ
i 内の冗長カラムＲＹＳ0 ，ＲＹＳ1 がそれぞれ代替
（救済）し、残りの２個の不良カラムをブロックＭＢi+
1 内の冗長カラムＲＹＳ2 ，ＲＹＳ3 がそれぞれ代替
（救済）すればよい。
【０６８０】ブロックＭＢi 内の冗長カラムＲＹＳ0 ま
たはＲＹＳ1 が不良カラムを救済するときは、メモリア
クセス時に、ＬＳ0 を活性化してトランジスタスイッチ
［１２，１２］をオン状態にするとともに、ＬＳ1 およ
びＬＳ2 をそれぞれ非活性化してトランジスタスイッチ
［１０，１０］、［１４，１４］をそれぞれオフ状態に
する。
たはＲＹＳ1 が不良カラムを救済するときは、メモリア
クセス時に、ＬＳ0 を活性化してトランジスタスイッチ
［１２，１２］をオン状態にするとともに、ＬＳ1 およ
びＬＳ2 をそれぞれ非活性化してトランジスタスイッチ
［１０，１０］、［１４，１４］をそれぞれオフ状態に
する。
【０６９０】この時の両ブロックＭＢi ，ＭＢi+1 にお
けるそれぞれのデータパスは次のようになる。
けるそれぞれのデータパスは次のようになる。
【０７００】ブロックＭＢi では、冗長カラム部ＲＣ内
の代替用冗長カラムが、冗長カラム部ＲＣ内のローカル
・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン状態のト
ランジスタスイッチ［１２，１２］、通常カラム部ＯＣ
内のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］お
よびオン状態のＩＯスイッチ１０６を介してブロックＭ
Ｂi のメイン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に
電気的に接続される。
の代替用冗長カラムが、冗長カラム部ＲＣ内のローカル
・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン状態のト
ランジスタスイッチ［１２，１２］、通常カラム部ＯＣ
内のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］お
よびオン状態のＩＯスイッチ１０６を介してブロックＭ
Ｂi のメイン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に
電気的に接続される。
【０７１０】また、ブロックＭＢi+1 では、通常カラム
部ＯＣ内のアドレス指定された通常カラムが、通常カラ
ム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ-］およびオン状態のＩＯスイッチ１０６を介してブ
ロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，Ｍ
ＩＯ- ］に電気的に接続される。
部ＯＣ内のアドレス指定された通常カラムが、通常カラ
ム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ-］およびオン状態のＩＯスイッチ１０６を介してブ
ロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，Ｍ
ＩＯ- ］に電気的に接続される。
【０７２０】図３のパターンに対して、ブロックＭＢi+
1 内の冗長カラムＲＹＳ2 またはＲＹＳ3 が不良カラム
を救済するときは、メモリアクセス時に、ＬＳ0 ，ＬＳ
1 をそれぞれ活性化してトランジスタスイッチ［１２，
１２］、［１０，１０］をそれぞれオン状態にするとと
もに、ＬＳ2 を非活性化してトランジスタスイッチ［１
４，１４］をオフ状態にする。
1 内の冗長カラムＲＹＳ2 またはＲＹＳ3 が不良カラム
を救済するときは、メモリアクセス時に、ＬＳ0 ，ＬＳ
1 をそれぞれ活性化してトランジスタスイッチ［１２，
１２］、［１０，１０］をそれぞれオン状態にするとと
もに、ＬＳ2 を非活性化してトランジスタスイッチ［１
４，１４］をオフ状態にする。
【０７３０】この時の両ブロックＭＢi ，ＭＢi+1 にお
けるそれぞれのデータパスは次のようになる。
けるそれぞれのデータパスは次のようになる。
【０７４０】ブロックＭＢi では、通常カラムおよび冗
長カラムの全部がローカル・データ入出力線［ＬＩＯ，
ＬＩＯ- ］から遮断された状態で、冗長カラム部ＲＣ内
のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］がオ
ン状態のトランジスタスイッチ［１２，１２］、通常カ
ラムＯＣ内のローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ- ］およびオン状態のＩＯスイッチ［１０６，１０
６］を介してブロックＭＢi のメイン・データ入出力線
［ＭＩＯ，ＭＩＯ- ］に電気的に接続される。
長カラムの全部がローカル・データ入出力線［ＬＩＯ，
ＬＩＯ- ］から遮断された状態で、冗長カラム部ＲＣ内
のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］がオ
ン状態のトランジスタスイッチ［１２，１２］、通常カ
ラムＯＣ内のローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ- ］およびオン状態のＩＯスイッチ［１０６，１０
６］を介してブロックＭＢi のメイン・データ入出力線
［ＭＩＯ，ＭＩＯ- ］に電気的に接続される。
【０７５０】ブロックＭＢi+1 では、冗長カラム部ＲＣ
の代替用冗長カラムが、冗長カラム部ＲＣ内のローカル
・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン状態のト
ランジスタスイッチ［１０，１０］を介してブロックＭ
Ｂi 側のローカル・データ入出力線［ＬＩＯ，ＬＩＯ
- ］に接続される。一方、通常カラム部ＯＣではアドレ
ス指定される通常カラムが、通常カラム部ＯＣ内のロー
カル・データ入出力線［ＬＩＯ，ＬＩＯ- ］およびオン
状態のＩＯスイッチ１０６を介してブロックＭＢi+1 の
メイン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に電気的
に接続される。
の代替用冗長カラムが、冗長カラム部ＲＣ内のローカル
・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン状態のト
ランジスタスイッチ［１０，１０］を介してブロックＭ
Ｂi 側のローカル・データ入出力線［ＬＩＯ，ＬＩＯ
- ］に接続される。一方、通常カラム部ＯＣではアドレ
ス指定される通常カラムが、通常カラム部ＯＣ内のロー
カル・データ入出力線［ＬＩＯ，ＬＩＯ- ］およびオン
状態のＩＯスイッチ１０６を介してブロックＭＢi+1 の
メイン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に電気的
に接続される。
【０７６０】データ読み出し時には、ブロックＭＢi 内
でアドレス指定された通常カラム部ＯＣ内の通常カラム
に代わってブロックＭＢi+1 の冗長カラムＲＣの該当代
替カラムよりビット・データ［ｄi ，ｄi-］が読み出さ
れる。
でアドレス指定された通常カラム部ＯＣ内の通常カラム
に代わってブロックＭＢi+1 の冗長カラムＲＣの該当代
替カラムよりビット・データ［ｄi ，ｄi-］が読み出さ
れる。
【０７７０】この読み出されたビット・データ［ｄi ，
ｄi-］は、ブロックＭＢi+1 の冗長カラムＲＣ内のロー
カル・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン状態
のトランジスタスイッチ［１０，１０］、ブロックＭＢ
i の冗長カラムＲＣ内のローカル・データ入出力線［Ｌ
ＩＯ，ＬＩＯ- ］、オン状態のトランジスタスイッチ
［１２，１２］、ブロックＭＢi の通常カラムＯＣ内の
ローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］および
オン状態のＩＯスイッチ［１０６，１０６］を介してブ
ロックＭＢi のメイン・データ入出力線［ＭＩＯ，ＭＩ
Ｏ- ］に転送される。
ｄi-］は、ブロックＭＢi+1 の冗長カラムＲＣ内のロー
カル・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン状態
のトランジスタスイッチ［１０，１０］、ブロックＭＢ
i の冗長カラムＲＣ内のローカル・データ入出力線［Ｌ
ＩＯ，ＬＩＯ- ］、オン状態のトランジスタスイッチ
［１２，１２］、ブロックＭＢi の通常カラムＯＣ内の
ローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］および
オン状態のＩＯスイッチ［１０６，１０６］を介してブ
ロックＭＢi のメイン・データ入出力線［ＭＩＯ，ＭＩ
Ｏ- ］に転送される。
【０７８０】一方、ブロックＭＢi+1 内では、アドレス
指定された通常カラム部ＯＣ内の通常カラムよりビット
・データ［ｄi+1 ，ｄi+1-］が読み出される。読み出さ
れたビット・データ［ｄi+1 ，ｄi+1-］は、この通常カ
ラム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，Ｌ
ＩＯ- ］およびオン状態のＩＯスイッチ１０６を通って
ブロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，
ＭＩＯ- ］に転送される。
指定された通常カラム部ＯＣ内の通常カラムよりビット
・データ［ｄi+1 ，ｄi+1-］が読み出される。読み出さ
れたビット・データ［ｄi+1 ，ｄi+1-］は、この通常カ
ラム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，Ｌ
ＩＯ- ］およびオン状態のＩＯスイッチ１０６を通って
ブロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，
ＭＩＯ- ］に転送される。
【０７９０】図４の例は、ブロックＭＢi+1 に４個の不
良カラムが存在し、ブロックＭＢiには不良カラムが存
在しない場合である。
良カラムが存在し、ブロックＭＢiには不良カラムが存
在しない場合である。
【０８００】この場合は、上記した図３の例と反対（対
称）である。ブロックＭＢi+1 の４個の不良カラムの中
の任意の２個をブロックＭＢi+1 内の冗長カラムＲＹＳ
2 ，ＲＹＳ3 がそれぞれ代替（救済）し、残りの２個の
不良カラムをブロックＭＢi内の冗長カラムＲＹＳ0 ，
ＲＹＳ1 がそれぞれ代替（救済）すればよい。
称）である。ブロックＭＢi+1 の４個の不良カラムの中
の任意の２個をブロックＭＢi+1 内の冗長カラムＲＹＳ
2 ，ＲＹＳ3 がそれぞれ代替（救済）し、残りの２個の
不良カラムをブロックＭＢi内の冗長カラムＲＹＳ0 ，
ＲＹＳ1 がそれぞれ代替（救済）すればよい。
【０８１０】したがって、ＬＩＯ選択信号ＬＳ0 ，ＬＳ
1 ，ＬＳ2 およびトランジスタスイッチ［１２，１
２］、［１０，１０］、［１４，１４］の作用は上記し
た図３の例とは反転したものとなる。
1 ，ＬＳ2 およびトランジスタスイッチ［１２，１
２］、［１０，１０］、［１４，１４］の作用は上記し
た図３の例とは反転したものとなる。
【０８２０】図５の例は、ブロックＭＢi ，ＭＢi+1 の
通常カラム部ＯＣ，ＯＣの同一カラムアドレスに１個ず
つ不良カラムが存在し、さらにブロックＭＢi+1 内には
他に２個の不良カラムが存在する場合である。
通常カラム部ＯＣ，ＯＣの同一カラムアドレスに１個ず
つ不良カラムが存在し、さらにブロックＭＢi+1 内には
他に２個の不良カラムが存在する場合である。
【０８３０】この場合は、同一カラムアドレスの２個の
不良カラムを両ブロックＭＢi ，ＭＢi+1 の冗長カラム
たとえばＲＹＳ0 ，ＲＹＳ3 でそれぞれ代替（救済）
し、残りの２個の不良カラムを残りの冗長カラムたとえ
ばＲＹＳ1 ，ＲＹＳ2 でそれぞれ代替（救済）すればよ
い。
不良カラムを両ブロックＭＢi ，ＭＢi+1 の冗長カラム
たとえばＲＹＳ0 ，ＲＹＳ3 でそれぞれ代替（救済）
し、残りの２個の不良カラムを残りの冗長カラムたとえ
ばＲＹＳ1 ，ＲＹＳ2 でそれぞれ代替（救済）すればよ
い。
【０８４０】両ブロックＭＢi ，ＭＢi+1 内の同一カラ
ムアドレスの不良カラムを同時救済するには、メモリア
クセス時に、ＬＳ0 ，ＬＳ2 をそれぞれ活性化してトラ
ンジスタスイッチ［１２，１２］、［１４，１４］をそ
れぞれオン状態にするとともに、ＬＳ1 を非活性化して
トランジスタスイッチ［１０，１０］をオフ状態にす
る。
ムアドレスの不良カラムを同時救済するには、メモリア
クセス時に、ＬＳ0 ，ＬＳ2 をそれぞれ活性化してトラ
ンジスタスイッチ［１２，１２］、［１４，１４］をそ
れぞれオン状態にするとともに、ＬＳ1 を非活性化して
トランジスタスイッチ［１０，１０］をオフ状態にす
る。
【０８５０】この場合の両ブロックＭＢi ，ＭＢi+1 に
おけるそれぞれのデータパスは次のようになる。
おけるそれぞれのデータパスは次のようになる。
【０８６０】ブロックＭＢi では、冗長カラム部ＲＣ内
の代替用冗長カラムが、冗長カラム部ＲＣ内のローカル
・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン状態のト
ランジスタスイッチ［１２，１２］、通常カラム部ＯＣ
内のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］お
よびオン状態のＩＯスイッチ１０６を介してブロックＭ
Ｂi のメイン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に
電気的に接続される。
の代替用冗長カラムが、冗長カラム部ＲＣ内のローカル
・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン状態のト
ランジスタスイッチ［１２，１２］、通常カラム部ＯＣ
内のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］お
よびオン状態のＩＯスイッチ１０６を介してブロックＭ
Ｂi のメイン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に
電気的に接続される。
【０８７０】また、ブロックＭＢi+1 でも、冗長カラム
部ＲＣ内の代替用冗長カラムが、冗長カラム部ＲＣ内の
ローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン
状態のトランジスタスイッチ［１４，１４］、通常カラ
ム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ- ］およびオン状態のＩＯスイッチ１０６を介してブ
ロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，Ｍ
ＩＯ- ］に電気的に接続される。
部ＲＣ内の代替用冗長カラムが、冗長カラム部ＲＣ内の
ローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オン
状態のトランジスタスイッチ［１４，１４］、通常カラ
ム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，ＬＩ
Ｏ- ］およびオン状態のＩＯスイッチ１０６を介してブ
ロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，Ｍ
ＩＯ- ］に電気的に接続される。
【０８８０】図５のパターンでブロックＭＢi+1 内の他
の不良カラムを救済するには、メモリアクセス時に、Ｌ
Ｓ0 ，ＬＳ1 をそれぞれ非活性化してトランジスタスイ
ッチ［１２，１２］、［１０，１０］をそれぞれオフ状
態にするとともに、ＬＳ2 を活性化してトランジスタス
イッチ［１４，１４］をオン状態にする。
の不良カラムを救済するには、メモリアクセス時に、Ｌ
Ｓ0 ，ＬＳ1 をそれぞれ非活性化してトランジスタスイ
ッチ［１２，１２］、［１０，１０］をそれぞれオフ状
態にするとともに、ＬＳ2 を活性化してトランジスタス
イッチ［１４，１４］をオン状態にする。
【０８９０】この時の両ブロックＭＢi ，ＭＢi+1 にお
けるそれぞれのデータパスは次のようになる。
けるそれぞれのデータパスは次のようになる。
【０９００】ブロックＭＢi では、アドレス指定される
通常カラム部ＯＣの通常カラムが、通常カラム部ＯＣ内
のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］およ
びオン状態のＩＯスイッチ１０６を介してブロックＭＢ
i のメイン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に電
気的に接続される。
通常カラム部ＯＣの通常カラムが、通常カラム部ＯＣ内
のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］およ
びオン状態のＩＯスイッチ１０６を介してブロックＭＢ
i のメイン・データ入出力線［ＭＩＯ，ＭＩＯ- ］に電
気的に接続される。
【０９１０】また、ブロックＭＢi+1 では、冗長カラム
部ＲＣ内の代替用の冗長カラムが、冗長カラム部ＲＣ内
のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オ
ン状態のトランジスタスイッチ［１４，１４］、通常カ
ラム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，Ｌ
ＩＯ- ］およびオン状態のＩＯスイッチ１０６を介して
ブロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，
ＭＩＯ- ］に電気的に接続される。
部ＲＣ内の代替用の冗長カラムが、冗長カラム部ＲＣ内
のローカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］、オ
ン状態のトランジスタスイッチ［１４，１４］、通常カ
ラム部ＯＣ内のローカル・データ入出力線［ＬＩＯ，Ｌ
ＩＯ- ］およびオン状態のＩＯスイッチ１０６を介して
ブロックＭＢi+1 のメイン・データ入出力線［ＭＩＯ，
ＭＩＯ- ］に電気的に接続される。
【０９２０】図５の救済パターンで注意すべきことは、
同一ブロック内の２つの冗長カラムが両ブロックＭＢi
，ＭＢi+1 内の同一カラムアドレスの２個の不良カラ
ムをそれぞれ代替するような割り当てを避けることであ
る。
同一ブロック内の２つの冗長カラムが両ブロックＭＢi
，ＭＢi+1 内の同一カラムアドレスの２個の不良カラ
ムをそれぞれ代替するような割り当てを避けることであ
る。
【０９３０】つまり、そのような割り当てで不良カラム
の同時救済を実行しようとすれば、メモリアクセス時に
ＬＩＯ選択信号ＬＳ0 ，ＬＳ1 ，ＬＳ2 の全部を活性化
してトランジスタスイッチ［１２，１２］、［１０，１
０］、［１４，１４］の全部を同時にオン状態にするこ
とになり、両ブロックＭＢi ，ＭＢi+1 のローカル・デ
ータ入出力線［ＬＩＯ，ＬＩＯ- ］、［ＬＩＯ，ＬＩＯ
- ］上でそれぞれの書き込みまたは読み出しデータが互
いに衝突して破壊する結果を招いてしまう。したがっ
て、トランジスタスイッチ［１２，１２］、［１０，１
０］、［１４，１４］の全部を同時にオン状態にする事
態は避けなければならない。
の同時救済を実行しようとすれば、メモリアクセス時に
ＬＩＯ選択信号ＬＳ0 ，ＬＳ1 ，ＬＳ2 の全部を活性化
してトランジスタスイッチ［１２，１２］、［１０，１
０］、［１４，１４］の全部を同時にオン状態にするこ
とになり、両ブロックＭＢi ，ＭＢi+1 のローカル・デ
ータ入出力線［ＬＩＯ，ＬＩＯ- ］、［ＬＩＯ，ＬＩＯ
- ］上でそれぞれの書き込みまたは読み出しデータが互
いに衝突して破壊する結果を招いてしまう。したがっ
て、トランジスタスイッチ［１２，１２］、［１０，１
０］、［１４，１４］の全部を同時にオン状態にする事
態は避けなければならない。
【０９４０】一般に、メモリアレイ内の欠陥メモリセル
ないし不良カラムはテスタ（試験装置）によって検出さ
れる。テスタと連動させ、適当なソフトウェアまたはア
ルゴリズムにより両ブロックＭＢi ，ＭＢi+1 における
不良カラムと冗長（スペア）カラムとの代替関係（割り
当て）を決定することができる。
ないし不良カラムはテスタ（試験装置）によって検出さ
れる。テスタと連動させ、適当なソフトウェアまたはア
ルゴリズムにより両ブロックＭＢi ，ＭＢi+1 における
不良カラムと冗長（スペア）カラムとの代替関係（割り
当て）を決定することができる。
【０９５０】次に、図６〜図８につき、本実施例におい
てローカル・データ入出力線上のトランジスタスイッチ
を制御するためのスイッチ制御回路を説明する。
てローカル・データ入出力線上のトランジスタスイッチ
を制御するためのスイッチ制御回路を説明する。
【０９６０】図６に、このスイッチ制御回路の構成例を
示す。図７に、メモリアクセス時におけるこのスイッチ
制御回路の各部の信号のタイミングを示す。図８に、ス
イッチ制御回路におけるブロック・セレクタの回路構成
例を示す。
示す。図７に、メモリアクセス時におけるこのスイッチ
制御回路の各部の信号のタイミングを示す。図８に、ス
イッチ制御回路におけるブロック・セレクタの回路構成
例を示す。
【０９７０】このスイッチ制御回路は、両ブロックＭＢ
i ，ＭＢi+1 で共用される４個の冗長カラムＲＹＳ0 ，
ＲＹＳ1 ，ＲＹＳ2 ，ＲＹＳ3 にそれぞれ対応させて、
冗長デコーダＲＤＣ0 ，ＲＤＣ1 ，ＲＤＣ2 ，ＲＤＣ3
およびスイッチ・セレクタＢＳＬ0 ，ＢＳＬ1 ，ＢＳＬ
2 ，ＢＳＬ3 を備えている。
i ，ＭＢi+1 で共用される４個の冗長カラムＲＹＳ0 ，
ＲＹＳ1 ，ＲＹＳ2 ，ＲＹＳ3 にそれぞれ対応させて、
冗長デコーダＲＤＣ0 ，ＲＤＣ1 ，ＲＤＣ2 ，ＲＤＣ3
およびスイッチ・セレクタＢＳＬ0 ，ＢＳＬ1 ，ＢＳＬ
2 ，ＢＳＬ3 を備えている。
【０９８０】各冗長デコーダＲＤＣp （ｐ＝０，１，
２，３）は、たとえばヒューズ・デコーダ等の周知なア
ドレスデコーダでよく、対応冗長カラムＲＹＳP が代替
すべき通常カラム部ＯＣ内のカラムアドレスをプログラ
ミング（設定）しており、入力カラムアドレスＡＹが該
設定カラムアドレスに一致するときに、たとえば論理レ
ベルＨのアドレス一致信号ＪＣP を発生するように構成
されている。
２，３）は、たとえばヒューズ・デコーダ等の周知なア
ドレスデコーダでよく、対応冗長カラムＲＹＳP が代替
すべき通常カラム部ＯＣ内のカラムアドレスをプログラ
ミング（設定）しており、入力カラムアドレスＡＹが該
設定カラムアドレスに一致するときに、たとえば論理レ
ベルＨのアドレス一致信号ＪＣP を発生するように構成
されている。
【０９９０】各冗長デコーダＲＤＣp の出力端子は、そ
れと対応するＹアドレス線ドライバＹＤＲp の入力端子
の１つに接続されている。また、各Ｙアドレス線ドライ
バＹＤＲp の他の入力端子には、ＡＴＤ回路１０２（図
１０）よりメモリアクセス時にアクティブ状態（Ｈレベ
ル）のＹＳ起動信号ＤＹＳが与えられる。
れと対応するＹアドレス線ドライバＹＤＲp の入力端子
の１つに接続されている。また、各Ｙアドレス線ドライ
バＹＤＲp の他の入力端子には、ＡＴＤ回路１０２（図
１０）よりメモリアクセス時にアクティブ状態（Ｈレベ
ル）のＹＳ起動信号ＤＹＳが与えられる。
【１０００】これにより、各冗長デコーダＲＤＣp より
アドレス一致信号ＪＣP （Ｈレベル）が発生されると、
これに対応するＹアドレス線ドライバＹＤＲp が作動
し、当該冗長カラムのＹアドレス線ＹＳRPをＨレベルに
活性化するようになっている。
アドレス一致信号ＪＣP （Ｈレベル）が発生されると、
これに対応するＹアドレス線ドライバＹＤＲp が作動
し、当該冗長カラムのＹアドレス線ＹＳRPをＨレベルに
活性化するようになっている。
【１０１０】各スイッチ・セレクタＢＳＬP は、後述す
るように、それと対応する冗長デコーダＲＤＣp より上
記アドレス一致信号ＪＣP が発生される時にイネーブル
状態となり、一対の出力ＥＬ- ，ＥＲ- のうち予めプロ
グラミング（設定）している方をアクティブ状態（Ｌレ
ベル）とする。
るように、それと対応する冗長デコーダＲＤＣp より上
記アドレス一致信号ＪＣP が発生される時にイネーブル
状態となり、一対の出力ＥＬ- ，ＥＲ- のうち予めプロ
グラミング（設定）している方をアクティブ状態（Ｌレ
ベル）とする。
【１０２０】４つのスイッチ・セレクタＢＳＬ0 ，ＢＳ
Ｌ1 ，ＢＳＬ2 ，ＢＳＬ3 は、作用的にはＯＲ（論理
和）的な関係で、ゲート群２０〜４４を介してＬＩＯ選
択信号ＬＳ0 ，ＬＳ1 ，ＬＳ2 の論理レベルを制御す
る。
Ｌ1 ，ＢＳＬ2 ，ＢＳＬ3 は、作用的にはＯＲ（論理
和）的な関係で、ゲート群２０〜４４を介してＬＩＯ選
択信号ＬＳ0 ，ＬＳ1 ，ＬＳ2 の論理レベルを制御す
る。
【１０３０】すなわち、ＢＳＬ0 ，ＢＳＬ1 の中の少な
くとも１つが第１出力ＥＬ- をアクティブ状態（Ｌレベ
ル）にした時は、ＡＮＤゲート２０、ＮＡＮＤゲート２
８、ＮＯＲゲート３４およびインバータ４０を通じて、
ブロックＭＢi 内のトランジスタスイッチ［１２，１
２］に対するＬＩＯ選択信号ＬＳ0 がアクティブ状態
（Ｈレベル）になる。なお、ＮＯＲゲート３４，３６，
３８には、メモリアクセス時にＡＴＤ回路１０２（図１
０）よりＬレベルに活性化されたＬＩＯ起動信号ＤＬＳ
- が与えられる。
くとも１つが第１出力ＥＬ- をアクティブ状態（Ｌレベ
ル）にした時は、ＡＮＤゲート２０、ＮＡＮＤゲート２
８、ＮＯＲゲート３４およびインバータ４０を通じて、
ブロックＭＢi 内のトランジスタスイッチ［１２，１
２］に対するＬＩＯ選択信号ＬＳ0 がアクティブ状態
（Ｈレベル）になる。なお、ＮＯＲゲート３４，３６，
３８には、メモリアクセス時にＡＴＤ回路１０２（図１
０）よりＬレベルに活性化されたＬＩＯ起動信号ＤＬＳ
- が与えられる。
【１０４０】ＢＳＬ2 ，ＢＳＬ3 の少なくとも１つが第
１出力ＥＬ- をアクティブ状態（Ｌレベル）にした時
は、ＡＮＤゲート２４、ＮＡＮＤゲート２８および３
０、ＮＯＲゲート３４および３６、およびインバータ４
０および４２を通じて、ブロックＭＢi 内のトランジス
タスイッチ［１２，１２］に対するＬＩＯ選択信号ＬＳ
0および両ブロックＭＢi ，ＭＢi+1 間のトランジスタ
スイッチ［１０，１０］に対するＬＩＯ選択信号ＬＳ1
がそれぞれアクティブ状態（Ｈレベル）になる。
１出力ＥＬ- をアクティブ状態（Ｌレベル）にした時
は、ＡＮＤゲート２４、ＮＡＮＤゲート２８および３
０、ＮＯＲゲート３４および３６、およびインバータ４
０および４２を通じて、ブロックＭＢi 内のトランジス
タスイッチ［１２，１２］に対するＬＩＯ選択信号ＬＳ
0および両ブロックＭＢi ，ＭＢi+1 間のトランジスタ
スイッチ［１０，１０］に対するＬＩＯ選択信号ＬＳ1
がそれぞれアクティブ状態（Ｈレベル）になる。
【１０５０】ＢＳＬ0 ，ＢＳＬ1 の少なくとも１つが第
２出力ＥＲ- をアクティブ状態（Ｌレベル）にした時
は、ＡＮＤゲート２２、ＮＡＮＤゲート３０および３
２、ＮＯＲゲート３６および３８、およびインバータ４
２および４４を通じて、両ブロックＭＢi ，ＭＢi+1 間
のトランジスタスイッチ［１０，１０］に対するＬＩＯ
選択信号ＬＳ1 およびブロックＭＢi+1 内のトランジス
タスイッチ［１４，１４］に対するＬＩＯ選択信号ＬＳ
2 がそれぞれアクティブ状態（Ｈレベル）になる。
２出力ＥＲ- をアクティブ状態（Ｌレベル）にした時
は、ＡＮＤゲート２２、ＮＡＮＤゲート３０および３
２、ＮＯＲゲート３６および３８、およびインバータ４
２および４４を通じて、両ブロックＭＢi ，ＭＢi+1 間
のトランジスタスイッチ［１０，１０］に対するＬＩＯ
選択信号ＬＳ1 およびブロックＭＢi+1 内のトランジス
タスイッチ［１４，１４］に対するＬＩＯ選択信号ＬＳ
2 がそれぞれアクティブ状態（Ｈレベル）になる。
【１０６０】また、ＢＳＬ2 ，ＢＳＬ3 の少なくとも１
つが第２出力ＥＲ- をアクティブ状態（Ｌレベル）にし
た時は、ＡＮＤゲート２６、ＮＡＮＤゲート３２、ＮＯ
Ｒゲート３８およびインバータ４４を通じて、ブロック
ＭＢi+1 内のトランジスタスイッチ［１４，１４］に対
するＬＩＯ選択信号ＬＳ2 がアクティブ状態（Ｈレベ
ル）になる。
つが第２出力ＥＲ- をアクティブ状態（Ｌレベル）にし
た時は、ＡＮＤゲート２６、ＮＡＮＤゲート３２、ＮＯ
Ｒゲート３８およびインバータ４４を通じて、ブロック
ＭＢi+1 内のトランジスタスイッチ［１４，１４］に対
するＬＩＯ選択信号ＬＳ2 がアクティブ状態（Ｈレベ
ル）になる。
【１０７０】なお、メモリアクセスが行われない間は、
ＬＩＯ起動信号ＤＬＳ- が非アクティブ状態（Ｈレベ
ル）を保つことにより、ＮＯＲゲート３４，３６，３８
およびインバータ４０，４２，４４を通じて、ＬＩＯ選
択信号ＬＳ0 ，ＬＳ1 ，ＬＳ2のいずれもアクティブ状
態（Ｈレベル）を保ち、トランジスタスイッチ［１２，
１２］、［１０，１０］、［１４，１４］の全てをオン
状態に保持する。
ＬＩＯ起動信号ＤＬＳ- が非アクティブ状態（Ｈレベ
ル）を保つことにより、ＮＯＲゲート３４，３６，３８
およびインバータ４０，４２，４４を通じて、ＬＩＯ選
択信号ＬＳ0 ，ＬＳ1 ，ＬＳ2のいずれもアクティブ状
態（Ｈレベル）を保ち、トランジスタスイッチ［１２，
１２］、［１０，１０］、［１４，１４］の全てをオン
状態に保持する。
【１０８０】これにより、両ブロックＭＢi ，ＭＢi+1
において、イコライザ１２０がオン状態になってローカ
ル・データ入出力線［ＬＩＯ，ＬＩＯ- ］の電位を平衡
させる時にも、ローカル・データ入出力線［ＬＩＯ，Ｌ
ＩＯ- ］上の全てのトランジスタスイッチ［１２，１
２］、［１０，１０］、［１４，１４］が導通状態にあ
る。
において、イコライザ１２０がオン状態になってローカ
ル・データ入出力線［ＬＩＯ，ＬＩＯ- ］の電位を平衡
させる時にも、ローカル・データ入出力線［ＬＩＯ，Ｌ
ＩＯ- ］上の全てのトランジスタスイッチ［１２，１
２］、［１０，１０］、［１４，１４］が導通状態にあ
る。
【１０９０】つまり、両ブロックＭＢi ，ＭＢi+1 でロ
ーカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］のイコラ
イズを共同して行うことができる。したがって、片側の
ブロックにおいてイコライザ１２０を省くことも可能で
ある。
ーカル・データ入出力線［ＬＩＯ，ＬＩＯ- ］のイコラ
イズを共同して行うことができる。したがって、片側の
ブロックにおいてイコライザ１２０を省くことも可能で
ある。
【１１００】あるいは、通常カラム部ＯＣと冗長カラム
ＲＣの各々に別個のイコライザ１２０を設けることも可
能である。その場合、メモリアクセスのない間は、ロー
カル・データ入出力線［ＬＩＯ，ＬＩＯ- ］上の各トラ
ンジスタスイッチ［１２，１２］、［１０，１０］、
［１４，１４］をオフ状態にしておくことができる。
ＲＣの各々に別個のイコライザ１２０を設けることも可
能である。その場合、メモリアクセスのない間は、ロー
カル・データ入出力線［ＬＩＯ，ＬＩＯ- ］上の各トラ
ンジスタスイッチ［１２，１２］、［１０，１０］、
［１４，１４］をオフ状態にしておくことができる。
【１１１０】図８に、各スイッチ・セレクタＢＳＬP の
回路構成例を示す。このスイッチ・セレクタＢＳＬP
は、ヒューズ回路５０と、一対のＮＡＮＤゲート５２，
５４とを有している。
回路構成例を示す。このスイッチ・セレクタＢＳＬP
は、ヒューズ回路５０と、一対のＮＡＮＤゲート５２，
５４とを有している。
【１１２０】ヒューズ回路５０において、Ｈレベル（Ｖ
DD）の電源電圧端子とＬレベル（Ｖss）の電源電圧端子
との間には、ＰＭＯＳトランジスタ５６，５８、ヒュー
ズ６０、ＮＭＯＳトランスファゲート６２およびＮＭＯ
Ｓトランジスタ６４が直列に接続されている。
DD）の電源電圧端子とＬレベル（Ｖss）の電源電圧端子
との間には、ＰＭＯＳトランジスタ５６，５８、ヒュー
ズ６０、ＮＭＯＳトランスファゲート６２およびＮＭＯ
Ｓトランジスタ６４が直列に接続されている。
【１１３０】この直列回路において、ＰＭＯＳトランジ
スタ５６のゲート端子はＬレベル（Ｖss）の電源電圧端
子に接続され、ＮＭＯＳトランジスタ６４のゲート端子
はＨレベル（ＶDD）の電源電圧端子に接続されている。
これにより、両トランジスタ５６，６４は定常時で導通
し、抵抗素子として機能する。ＰＭＯＳトランジスタ５
８のゲート端子およびＮＭＯＳトランスファゲート６２
の一方のゲート端子には、電源投入直後の初期化のため
のパワーアップ信号ＰＳが与えられる。
スタ５６のゲート端子はＬレベル（Ｖss）の電源電圧端
子に接続され、ＮＭＯＳトランジスタ６４のゲート端子
はＨレベル（ＶDD）の電源電圧端子に接続されている。
これにより、両トランジスタ５６，６４は定常時で導通
し、抵抗素子として機能する。ＰＭＯＳトランジスタ５
８のゲート端子およびＮＭＯＳトランスファゲート６２
の一方のゲート端子には、電源投入直後の初期化のため
のパワーアップ信号ＰＳが与えられる。
【１１４０】ヒューズ６０とＮＭＯＳトランスファゲー
ト６２との間のノードＮは、反転回路６６の入力端子に
接続されるとともに、ＮＡＮＤゲート５２の一方の入力
端子に接続されている。反転回路６６の出力端子は、Ｎ
ＭＯＳトランスファゲート６２の他方のゲート端子に接
続されるとともに、ＮＡＮＤゲート５４の一方の入力端
子に接続されている。
ト６２との間のノードＮは、反転回路６６の入力端子に
接続されるとともに、ＮＡＮＤゲート５２の一方の入力
端子に接続されている。反転回路６６の出力端子は、Ｎ
ＭＯＳトランスファゲート６２の他方のゲート端子に接
続されるとともに、ＮＡＮＤゲート５４の一方の入力端
子に接続されている。
【１１５０】両ＮＡＮＤゲート５２，５４のそれぞれの
他方の入力端子には、冗長デコーダＲＤＣP の出力端子
が接続されている。
他方の入力端子には、冗長デコーダＲＤＣP の出力端子
が接続されている。
【１１６０】ヒューズ回路５０では、このスイッチ・セ
レクタＢＳＬP に対応する冗長カラムＲＹＳp とそれに
よって代替されるべき不良カラムとの位置関係にしたが
い、ヒューズ６０が選択的に切断される。つまり、当該
冗長カラムＲＹＳp を選択または活性化する際にローカ
ル・データ入出力線［ＬＩＯ，ＬＩＯ- ］上のトランジ
スタスイッチ［１０，１０］、［１２，１２］、［１
４，１４］のいずれをオン状態とすべきかの指示がプロ
クラミングされる。
レクタＢＳＬP に対応する冗長カラムＲＹＳp とそれに
よって代替されるべき不良カラムとの位置関係にしたが
い、ヒューズ６０が選択的に切断される。つまり、当該
冗長カラムＲＹＳp を選択または活性化する際にローカ
ル・データ入出力線［ＬＩＯ，ＬＩＯ- ］上のトランジ
スタスイッチ［１０，１０］、［１２，１２］、［１
４，１４］のいずれをオン状態とすべきかの指示がプロ
クラミングされる。
【１１７０】たとえばスイッチ・セレクタＢＳＬ0 の場
合、それと対応する冗長カラムＲＹＳ0 にブロックＭＢ
i の通常カラム部ＯＣ内の不良カラム（ＲＹＳ0 からみ
て図１の左側の不良カラム）を代替させるときは、ヒュ
ーズ６０を切断せずに残しておく。しかし、当該冗長カ
ラムＲＹＳ0 にブロックＭＢi+1 の通常カラム部ＯＣ内
の不良カラム（ＲＹＳ0 からみて図１の右側の不良カラ
ム）を代替させるときは、ヒューズ６０を切断する。
合、それと対応する冗長カラムＲＹＳ0 にブロックＭＢ
i の通常カラム部ＯＣ内の不良カラム（ＲＹＳ0 からみ
て図１の左側の不良カラム）を代替させるときは、ヒュ
ーズ６０を切断せずに残しておく。しかし、当該冗長カ
ラムＲＹＳ0 にブロックＭＢi+1 の通常カラム部ＯＣ内
の不良カラム（ＲＹＳ0 からみて図１の右側の不良カラ
ム）を代替させるときは、ヒューズ６０を切断する。
【１１８０】同様に、他のスイッチ・セレクタＢＳＬ1
〜ＢＳＬ3 でも、それと対応する冗長カラムＲＹＳ0 か
らみて被代替不良カラムが左側に位置していればヒュー
ズ６０を切断せずに残しておき、右側に位置していれば
ヒューズ６０を切断する。
〜ＢＳＬ3 でも、それと対応する冗長カラムＲＹＳ0 か
らみて被代替不良カラムが左側に位置していればヒュー
ズ６０を切断せずに残しておき、右側に位置していれば
ヒューズ６０を切断する。
【１１９０】次に、このスイッチ・セレクタＢＳＬP の
作用を説明する。
作用を説明する。
【１２００】電源投入による電源電圧ＶDDの立ち上がり
時にパワーアップ信号ＰＳが所定時間だけパルス状にＨ
レベルになる。この信号ＰＳがＨレベルになると、ヒュ
ーズ回路５０において、ＮＭＯＳトランスファゲート６
２が導通し、このトランスファゲートとオン状態のＮＭ
ＯＳトランジスタ６４とを介してノードＮがＬレベルに
初期化される。
時にパワーアップ信号ＰＳが所定時間だけパルス状にＨ
レベルになる。この信号ＰＳがＨレベルになると、ヒュ
ーズ回路５０において、ＮＭＯＳトランスファゲート６
２が導通し、このトランスファゲートとオン状態のＮＭ
ＯＳトランジスタ６４とを介してノードＮがＬレベルに
初期化される。
【１２１０】やがてパワーアップ信号ＰＳがＨレベルか
らＬレベルに立ち下がると、ＮＭＯＳトランスファゲー
ト６２はオフ状態になり、これと同時にＰＭＯＳトラン
ジスタ５８がオン状態になる。
らＬレベルに立ち下がると、ＮＭＯＳトランスファゲー
ト６２はオフ状態になり、これと同時にＰＭＯＳトラン
ジスタ５８がオン状態になる。
【１２２０】そうすると、ヒューズ回路５０において、
ヒューズ６０が切断されていないときは、ノードＮがＰ
ＭＯＳトランジスタ５６，５８およびヒューズ６０を介
して電源電圧ＶDDによりＨレベルに充電される。
ヒューズ６０が切断されていないときは、ノードＮがＰ
ＭＯＳトランジスタ５６，５８およびヒューズ６０を介
して電源電圧ＶDDによりＨレベルに充電される。
【１２３０】したがって、定常時で、ヒューズ回路５０
からは、ノードＮよりＨレベルの電圧信号が出力される
とともに、反転回路６６の出力端子よりＬレベルの電圧
信号がそれぞれ出力される。
からは、ノードＮよりＨレベルの電圧信号が出力される
とともに、反転回路６６の出力端子よりＬレベルの電圧
信号がそれぞれ出力される。
【１２４０】これにより、メモリアクセス時に冗長デコ
ーダＲＤＣp よりアクティブ状態（Ｈレベル）のアドレ
ス一致信号ＪＣp が発生されると、ＮＡＮＤゲート５２
の出力（第１出力）ＥＬ- がアクティブ状態（Ｌレベ
ル）になる。
ーダＲＤＣp よりアクティブ状態（Ｈレベル）のアドレ
ス一致信号ＪＣp が発生されると、ＮＡＮＤゲート５２
の出力（第１出力）ＥＬ- がアクティブ状態（Ｌレベ
ル）になる。
【１２５０】ヒューズ回路５０において、ヒューズ６０
が切断されているときは、パワーアップ信号ＰＳがＨレ
ベルからＬレベルに立ち下がっても、ノードＮはＬレベ
ルにラッチされたままである。
が切断されているときは、パワーアップ信号ＰＳがＨレ
ベルからＬレベルに立ち下がっても、ノードＮはＬレベ
ルにラッチされたままである。
【１２６０】したがって、定常時で、ヒューズ回路５０
からは、ノードＮよりＬレベルの電圧信号が出力される
とともに、反転回路６６の出力端子よりＨレベルの電圧
信号がそれぞれ出力される。
からは、ノードＮよりＬレベルの電圧信号が出力される
とともに、反転回路６６の出力端子よりＨレベルの電圧
信号がそれぞれ出力される。
【１２７０】これにより、メモリアクセス時に冗長デコ
ーダＲＤＣp よりアクティブ状態（Ｈレベル）のアドレ
ス一致信号ＪＣp が発生されると、ＮＡＮＤゲート５４
の出力（第２出力）ＥＲ- がアクティブ状態（Ｌレベ
ル）になる。
ーダＲＤＣp よりアクティブ状態（Ｈレベル）のアドレ
ス一致信号ＪＣp が発生されると、ＮＡＮＤゲート５４
の出力（第２出力）ＥＲ- がアクティブ状態（Ｌレベ
ル）になる。
【１２８０】上記したように、この実施例のＤＲＡＭに
おいては、相隣接する２つのブロックＭＢi ，ＭＢi+1
の間でそれぞれのローカル・データ入出力線［ＬＩＯ，
ＬＩＯ- ］同士をトランジスタスイッチ［１０，１０］
を介して相互接続するとともに、ブロックＭＢi ，ＭＢ
i+1 の各々においてローカル・データ入出力線［ＬＩ
Ｏ，ＬＩＯ- ］を冗長カラム部ＲＣと通常カラム部ＯＣ
との間でトランジスタスイッチ［１２，１２］、［１
４，１４］を介して２つに分割している。
おいては、相隣接する２つのブロックＭＢi ，ＭＢi+1
の間でそれぞれのローカル・データ入出力線［ＬＩＯ，
ＬＩＯ- ］同士をトランジスタスイッチ［１０，１０］
を介して相互接続するとともに、ブロックＭＢi ，ＭＢ
i+1 の各々においてローカル・データ入出力線［ＬＩ
Ｏ，ＬＩＯ- ］を冗長カラム部ＲＣと通常カラム部ＯＣ
との間でトランジスタスイッチ［１２，１２］、［１
４，１４］を介して２つに分割している。
【１２９０】メモリアクセス時には、入力カラムアドレ
ス信号に応じてスイッチ制御回路が各トランジスタスイ
ッチ［１０，１０］、［１２，１２］、［１４，１４］
をオン状態もしくはオフ状態に制御することにより、予
め設定された救済パターン（割り当て）で両ブロックＭ
Ｂi ，ＭＢi+1 の冗長カラム部ＲＣ，ＲＣがブロックの
隔てなくそれぞれの通常カラム部ＯＣ，ＯＣ内の不良カ
ラムを代替（救済）できるようになっている。つまり、
両ブロックＭＢi ，ＭＢi+1 内でそれぞれの冗長カラム
部ＲＣ，ＲＣが相互に共用可能になっている。
ス信号に応じてスイッチ制御回路が各トランジスタスイ
ッチ［１０，１０］、［１２，１２］、［１４，１４］
をオン状態もしくはオフ状態に制御することにより、予
め設定された救済パターン（割り当て）で両ブロックＭ
Ｂi ，ＭＢi+1 の冗長カラム部ＲＣ，ＲＣがブロックの
隔てなくそれぞれの通常カラム部ＯＣ，ＯＣ内の不良カ
ラムを代替（救済）できるようになっている。つまり、
両ブロックＭＢi ，ＭＢi+1 内でそれぞれの冗長カラム
部ＲＣ，ＲＣが相互に共用可能になっている。
【１３００】これにより、冗長機構における冗長カラム
の使用効率または不良カラム救済効率を大幅に向上させ
ることが可能であり、メモリチップの歩留りの向上はも
ちろんのこと、メモリ全体における冗長カラムの削減ひ
いてはメモリチップの小型化を実現することもできる。
の使用効率または不良カラム救済効率を大幅に向上させ
ることが可能であり、メモリチップの歩留りの向上はも
ちろんのこと、メモリ全体における冗長カラムの削減ひ
いてはメモリチップの小型化を実現することもできる。
【１３１０】各ブロックの冗長カラム部ＲＣには任意の
個数の冗長カラムを設けることができる。ブロック間で
冗長カラムの個数が異なっていてもよい。
個数の冗長カラムを設けることができる。ブロック間で
冗長カラムの個数が異なっていてもよい。
【１３２０】本発明では、両ブロックＭＢi ，ＭＢi+1
で冗長カラムを共有するので、一方のブロックだけに冗
長カラムを設け、他方のブロックでは冗長カラムを省く
ことも可能である。その場合、他方のブロック内では通
常カラムだけが配置されるため、第２のスイッチ（トラ
ンジスタスイッチ［１２，１２］もしくは［１４，１
４］）も不要となる。
で冗長カラムを共有するので、一方のブロックだけに冗
長カラムを設け、他方のブロックでは冗長カラムを省く
ことも可能である。その場合、他方のブロック内では通
常カラムだけが配置されるため、第２のスイッチ（トラ
ンジスタスイッチ［１２，１２］もしくは［１４，１
４］）も不要となる。
【１３３０】上記した実施例では、各ブロックＭＢi ，
ＭＢi+1 内に１つのセンスアンプ列しか示していない
が、任意の数のセンスアンプ列を設けることが可能であ
る。その場合、各センスアンプ列毎にローカル・データ
入出力線［ＬＩＯ，ＬＩＯ- ］が設けられ、１本のＹア
ドレス線ＹＳに各センスアンプ列の対応センスアンプＳ
Ａが共通接続される。両ブロックＭＢi ，ＭＢi+1 の間
では、互いに対応するローカル・データ入出力線［ＬＩ
Ｏ，ＬＩＯ- ］同士を上記実施例と同様の構成で相互接
続すればよい。
ＭＢi+1 内に１つのセンスアンプ列しか示していない
が、任意の数のセンスアンプ列を設けることが可能であ
る。その場合、各センスアンプ列毎にローカル・データ
入出力線［ＬＩＯ，ＬＩＯ- ］が設けられ、１本のＹア
ドレス線ＹＳに各センスアンプ列の対応センスアンプＳ
Ａが共通接続される。両ブロックＭＢi ，ＭＢi+1 の間
では、互いに対応するローカル・データ入出力線［ＬＩ
Ｏ，ＬＩＯ- ］同士を上記実施例と同様の構成で相互接
続すればよい。
【１３４０】本発明は、ＤＲＡＭ以外の任意の半導体メ
モリ装置、たとえばスタティックＲＡＭやＲＯＭ等にも
適用可能である。
モリ装置、たとえばスタティックＲＡＭやＲＯＭ等にも
適用可能である。
【１３５０】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置によれば、冗長機構の救済効率を向上させ、メ
モリチップの歩留りを向上させることができる。
モリ装置によれば、冗長機構の救済効率を向上させ、メ
モリチップの歩留りを向上させることができる。
【図１】本発明の一実施例によるＤＲＡＭ内のメモリア
レイの要部の構成を示す回路図である。
レイの要部の構成を示す回路図である。
【図２】実施例における不良カラム発生パターンおよび
救済パターンの第１の例を示す図である。
救済パターンの第１の例を示す図である。
【図３】実施例における不良カラム発生パターンおよび
救済パターンの第２の例を示す図である。
救済パターンの第２の例を示す図である。
【図４】実施例における不良カラム発生パターンおよび
救済パターンの第３の例を示す図である。
救済パターンの第３の例を示す図である。
【図５】実施例における不良カラム発生パターンおよび
救済パターンの第４の例を示す図である。
救済パターンの第４の例を示す図である。
【図６】実施例におけるスイッチ制御回路の構成例を示
すブロック図である。
すブロック図である。
【図７】実施例のスイッチ制御回路の各部の信号のタイ
ミングを示す図である。
ミングを示す図である。
【図８】実施例のスイッチ制御回路に含まれるスイッチ
・セレクタの構成例を示す回路図である。
・セレクタの構成例を示す回路図である。
【図９】多ビット方式または多バンク方式を採るＤＲＡ
Ｍにおけるメモリ・ブロック分割構成の一例を示すブロ
ック図である。
Ｍにおけるメモリ・ブロック分割構成の一例を示すブロ
ック図である。
【図１０】図９の各ブロックにおけるデータ入出力系統
を示すブロック図である。
を示すブロック図である。
【図１１】図９の各ブロックにおける冗長機構を示すブ
ロック図である。
ロック図である。
【図１２】従来のＤＲＡＭにおけるメモリアレイの要部
の構成を示す回路図である。
の構成を示す回路図である。
【図１３】従来のＳＲＡＭの冗長機構における問題点を
示す図である。
示す図である。
１０，１２，１４ トランジスタスイッチ １０６ ＩＯスイッチ １２０ イコライザ ＯＣ 通常カラム部 ＲＣ 冗長カラム部 ＲＹＳ0 ，ＲＹＳ1 ，ＲＹＳ2 ，ＲＹＳ3 冗長カラ
ム ＬＩＯ，ＬＩＯ- ローカル・データ入出力線 ＭＩＯ，ＭＩＯ- メイン・データ入出力線 ＲＤＣ0 〜ＲＤＣ3 冗長デコーダ ＢＳＬ0 〜ＢＳＬ3 スイッチ・セレクタ
ム ＬＩＯ，ＬＩＯ- ローカル・データ入出力線 ＭＩＯ，ＭＩＯ- メイン・データ入出力線 ＲＤＣ0 〜ＲＤＣ3 冗長デコーダ ＢＳＬ0 〜ＢＳＬ3 スイッチ・セレクタ
Claims (5)
- 【請求項１】 メモリアレイを複数のメモリブロックに
分割し、入力されたカラムアドレス信号にしたがって各
々の前記メモリブロック毎にいずれか１つのカラムに対
応するセンスアンプを選択し、選択された前記センスア
ンプと前記メモリブロック毎に設けられているデータ線
とを介してデータの読み出しまたは書き込みを行う半導
体メモリ装置において、 相隣接する２つの前記メモリブロック内でそれぞれ冗長
カラムをブロック内側端部に１個または複数個並べて配
置するとともに通常カラムを前記冗長カラムの外側に複
数個並べて配置し、 前記２つのメモリブロックの間でそれぞれの前記データ
線同士を第１のスイッチを介して相互接続し、 各々の前記メモリブロック内で前記冗長カラムと前記通
常カラムとの間で前記データ線を第２のスイッチを介し
て２つに分割し、 前記カラムアドレス信号に応動して前記第１および第２
のスイッチの各々をオン状態もしくはオフ状態に制御す
るスイッチ制御手段を有する半導体メモリ装置。 - 【請求項２】 メモリアレイを複数のメモリブロックに
分割し、入力されたカラムアドレス信号にしたがって各
々の前記メモリブロック毎にいずれか１つのカラムに対
応するセンスアンプを選択し、選択された前記センスア
ンプと前記メモリブロック毎に設けられているデータ線
とを介してデータの読み出しまたは書き込みを行う半導
体メモリ装置において、 相隣接する２つの前記メモリブロックのうち、一方のメ
モリブロック内では冗長カラムをブロック内側端部に１
個または複数個並べて配置するとともに通常カラムを前
記冗長カラムの外側に複数個並べて配置し、他方のメモ
リブロック内では冗長カラムを設けずに通常カラムだけ
を複数個並べて配置し、 前記２つのメモリブロックの間でそれぞれの前記データ
線同士を第１のスイッチを介して相互接続し、 前記一方のメモリブロック内で前記冗長カラムと前記通
常カラムとの間で前記データ線を第２のスイッチを介し
て２つに分割し、 前記カラムアドレス信号に応動して前記第１および第２
のスイッチの各々をオン状態もしくはオフ状態に制御す
るスイッチ制御手段を有する半導体メモリ装置。 - 【請求項３】 前記データ線の電位を平衡化するための
イコライズ手段を前記２つのメモリブロックのうちの片
方だけに設ける請求項１または２に記載の半導体メモリ
装置。 - 【請求項４】 前記データ線の電位を平衡化するための
イコライズ手段を前記第２のスイッチで２つに分割され
た前記データ線の各部分に設ける請求項１または２に記
載の半導体メモリ装置。 - 【請求項５】 前記スイッチ制御手段が、前記入力カラ
ムアドレスが前記冗長カラムにより代替される前記通常
カラムのカラムアドレスに一致するときに所定のアドレ
ス一致信号を発生する冗長デコーダと、前記冗長カラム
とそれによって代替される前記通常カラムとの相対的位
置関係に応じて前記第１および第２のスイッチの各々を
オン状態もしくはオフ状態に制御する制御信号を前記ア
ドレス一致信号に応動して発生する選択手段とを有する
請求項１〜４のいずれかに記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257594A JP2000076885A (ja) | 1998-08-27 | 1998-08-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257594A JP2000076885A (ja) | 1998-08-27 | 1998-08-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076885A true JP2000076885A (ja) | 2000-03-14 |
| JP2000076885A5 JP2000076885A5 (ja) | 2005-11-04 |
Family
ID=17308447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10257594A Pending JP2000076885A (ja) | 1998-08-27 | 1998-08-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076885A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269994A (ja) * | 2001-03-09 | 2002-09-20 | Oki Electric Ind Co Ltd | アナログ半導体メモリの冗長メモリ回路 |
| JP2005322369A (ja) * | 2004-05-06 | 2005-11-17 | Hynix Semiconductor Inc | マルチポートメモリ素子 |
| JP2007102847A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2007538352A (ja) * | 2004-05-20 | 2007-12-27 | アナログ ディバイシス インコーポレーテッド | メモリセルの修復 |
| JP2008535142A (ja) * | 2005-03-31 | 2008-08-28 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | メモリアレイにブロック冗長性を組込むための方法および装置 |
| JP2013012291A (ja) * | 2012-09-10 | 2013-01-17 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
-
1998
- 1998-08-27 JP JP10257594A patent/JP2000076885A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269994A (ja) * | 2001-03-09 | 2002-09-20 | Oki Electric Ind Co Ltd | アナログ半導体メモリの冗長メモリ回路 |
| JP2005322369A (ja) * | 2004-05-06 | 2005-11-17 | Hynix Semiconductor Inc | マルチポートメモリ素子 |
| JP2007538352A (ja) * | 2004-05-20 | 2007-12-27 | アナログ ディバイシス インコーポレーテッド | メモリセルの修復 |
| JP2008535142A (ja) * | 2005-03-31 | 2008-08-28 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | メモリアレイにブロック冗長性を組込むための方法および装置 |
| JP2007102847A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2013012291A (ja) * | 2012-09-10 | 2013-01-17 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
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