JPH06195994A - メモリ冗長方式用デコーダ - Google Patents

Abstract

(57)【要約】 【目的】 大量のメモリ装置に適したメモリ冗長方式を
得る。 【構成】 メモリ冗長方式のためのデコーダが開示され
ている。複数個のメモリブロックに対して１つの冗長メ
モリブロックＲＢしか必要とされない。冗長メモリブロ
ックＲＢは、それ自身の独立したビットラインＢＬを有
している。ローカル入力／出力（Ｌ Ｉ／Ｏ）データラ
インは冗長メモリブロックＲＢと複数個のメモリブロッ
クＭＢとで共用されている。本デコーダは複数個のヒュ
ーズの状態に関連して複数個のメモリセルの位置を置き
換えすることができる。修正可能なワードラインと付随
回路（すなわち、メモリセル）の数は、冗長ブロック中
のワードラインと付随する回路の数に依存する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的には集積回路に関
するものであり、詳細にはメモリに関するものである。

【０００２】

【従来の技術】プリンタ、複写機、電子記憶装置（メモ
リ）、高精細テレビ（ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ
ｔｅｌｅｖｉｓｉｏｎ）、増補高精細テレビ（ｅｎｈ
ａｎｃｅｄ ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ ｔｅｌ
ｅｖｉｓｉｏｎ）、電気通信システム、そしてコンピュ
ータ機器（例えば、ミニコンピュータ、科学計算用ワー
ンステーションとパーソナルコンピュータを含むワーク
ステーション、そしてマイクロコンピュータを含むコン
ピュータや電卓）のような電子装置およびシステムは電
子記憶装置を必要とし、しばしば集積回路チップ上にデ
ータ記憶を行う。これらの装置は多くの用途において、
しばしば大量の記憶場所を必要とするため、これらの記
憶装置は例えばダイナミックランダムアクセスメモリ
（ＤＲＡＭ）のようなメモリ中に組み込まれる。特にレ
ーザ結合デコーダのようなデコーダがダイナミックラン
ダムアクセスメモリに集積された部分を構成し、またそ
れは上述の装置およびシステムに集積された部分を構成
して、その中でそれが使用されるこれらの装置およびシ
ステムに対して重要な値を供給する。

【０００３】図１は従来技術のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）冗長方式の模式図であって、
それはそれぞれＭＢと特定する添え字とを付されたメモ
リブロックと、各々のメモリブロックに付随する、同じ
添え字を付された複数個の冗長メモリブロックＲＢとを
含んでいる。各冗長メモリブロックＲＢおよびそれに付
随するメモリブロックＭＢはビットライン（各ビットラ
インはＢＬとして示されている）を共用している。図１
には複数個のセンス増幅器もまた示されており、各セン
ス増幅器Ｓ／Ａ（以下、センスアンプと呼ぶ）はそれの
付随するメモリブロックに隣接しており、同じ添え字を
有している。冗長メモリブロックは別のメモリ機能を提
供する。例えばもし、メモリブロックＭＢ₁ 中でワード
ラインＷＬ₁ またはワードラインＷＬ₁ に沿ったメモリ
セルが欠陥部品である時には、冗長メモリブロックＲＢ
₁ 中のワードラインＷＬ_1Rが、それのメモリセル（各＊
印がメモリセルを表している）の行（縦の列として示さ
れている）と共に使用される。

【０００４】

【実施例】図２は本発明のＤＲＡＭ冗長方式の第１の好
適実施例の模式図を示す。図示されたように、複数個の
メモリブロックに対して１つの冗長メモリブロックＲＢ
しか必要とされない。冗長メモリブロックＲＢは、従来
のものが冗長ブロックとそれに付随するメモリブロック
とでビットラインを共用していたのと異なり、それ自身
の独立したビットライン（ＢＬと名付けられている）を
有している。ここで、ローカル入力／出力（Ｌ Ｉ／
Ｏ）データラインは冗長メモリブロックＲＢと複数個の
メモリブロックＭＢとで共用されている。もしメモリブ
ロックＭＢ₁ 中のワードラインＷＬ₁ に欠陥があった時
には、冗長ブロックからのワードラインＷＬ_1Rが冗長ブ
ロックＲＢ中のそれに付随するメモリセルと共に使用さ
れる。あるいは、冗長ブロックＲＢの使用を通して、そ
の他のブロックの任意のものからの任意のワードライン
およびメモリセルが置き換えられる。修正可能なワード
ラインと付随回路（すなわち、メモリセル）の数は、冗
長ブロック中のワードラインと付随する回路の数に依存
する。すなわち、もし冗長ブロックが５行のメモリセル
を有していれば、メモリブロックの任意のものから５本
のワードラインとそれらに付随するセルが修正できる。

【０００５】図３は６４メガビットＤＲＡＭを組み込ん
だ本発明の第１の好適な配置を示しており、選ばれた部
品については展開図を示している。図３の６４メガＤＲ
ＡＭには、８０００（８ｋ）個のメモリセル、１６，０
００（１６ｋ）本のワードライン、そして２０００（２
ｋ）個のセンスアンプ（Ｓ／Ａ）が含まれている。図示
のように、破線に沿った展開区分は１６メガビットの四
半区分２を詳細に示している。各１６メガビットの四半
区分中には、４０００（４ｋ）個のメモリセルと、８０
００（８ｋ）本のワードラインがある。１６メガビット
の四半区分メモリのそれぞれに対して１本の冗長ブロッ
クの行４が存在することに注目されたい。この例では、
各冗長ブロック列４中には６４本の冗長メモリ行があ
る。１６メガビットの各四半区分２は４個の４メガビッ
ト（４メガ）メモリブロックに区分され、また各ブロッ
クは４個の５１２キロバイト（５１２ｋ）メモリアレイ
を含んでいる。図示されたように、別の破線に沿っての
メモリの展開図は４メガのメモリブロックを詳細に示し
ている。図示を容易にするため、１つの５１２ｋアレイ
のみにセンスアンプ（Ｓ／Ａ）区分と共に記号が付けら
れている。センス増幅器の区分は各アレイと接してい
る。各４メガブロックには、１０００（１ｋ）個のメモ
リセルと２０００（２ｋ）本のワードラインがある。４
メガブロック中のビットラインの数は２０００のオーダ
である。記号は付けられた５１２ｋアレイとそれに付随
するセンス増幅器Ｓ／Ａが展開されて、より詳細に示さ
れているが、ビットラインＢＬは撚り線とされている。
各５１２ｋアレイ中には１２８個のメモリセルと、２５
６本のワードラインがある。ワードラインＷＬＩＮＥと
ビットラインＹＳＥＬＥＣＴはそれぞれの行デコーダと
列デコーダＹＤＥＣによって選ばれたワードラインとビ
ットラインをそれぞれ示している。図示されたビットラ
インとワードラインとの交差点は選ばれたメモリセルの
位置を示している。冗長ビットラインと名付けられた、
縦ラインが密集した小さい区分は冗長メモリセル用のビ
ットラインを示している。番地指定、制御、そして入力
／出力（Ｉ／Ｏ）のためのボンディングパッド３はチッ
プ２の中央を下方に並んだ小さい四角で示されている。
ワイドデータ経路回路の場所が図示されている。

【０００６】図３に示されたものと異なる、６４メガビ
ットＤＲＡＭを組み込んだ本発明の第２の好適配置が図
４に示されている。冗長ブロックの場所は図３のそれと
は異なっている。冗長ブロックが列デコーダ（ＹＤＥ
Ｃ）に近づいていることに注目されたい。列デコーダに
近いこの冗長ブロックの配置はメモリの動作速度を増大
させることができる。

【０００７】ＤＲＡＭのメモリセルはデータの消失を防
ぐためにリフレッシュしなければならない。一般的にこ
のことは、セルのワードラインを駆動してセルのビット
ラインがセンス増幅器を介してそのセルへデータを再入
力することを許容することによって行われる。メモリセ
ルのリフレッシュはそのセルのデータの読み出しの後に
必要である。リフレッシュはまたコンデンサ漏洩を介し
てメモリの記憶が失われることを防止するためにも定常
的に必要である。６４メガＤＲＡＭの好適実施例のリフ
レッシュ動作は、同時に８ｋのメモリセルをリフレッシ
ュするというものである。これは具体的には、６４メガ
のチップ上の４本のワードライン（各ワードライン当た
りに２ｋのメモリセル）が同時にリフレッシュされると
いうことを意味する。列番地プログラム（ＣＡ ＰＲＯ
Ｇ）が信号ビットＣＡまたはＣＡ＿を供給し、それは関
連するセルのデータをそこから必要とする任意のワード
ラインを含む４本のワードラインをリフレッシュのため
に選ぶことを許容する。図５はリフレッシュのためのワ
ードラインの選択のために信号ビットを使用することの
１つの可能な方式を示している。対角に位置する１６メ
ガの四半区分の一対の中で２本のワードラインのメモリ
セルがリフレッシュされる。例えば、信号ビットＣＡが
論理高レベルである時には、それの相補信号であるＣＡ
＿は論理低レベルである。従って、図５の方式で、１６
メガ四半区分１の２本のワードラインは、１６メガ四半
区分４中の２本のワードラインと一緒にリフレッシュさ
れる。これとは逆に、信号ビットＣＡ＿が論理高レベル
にある時には、それの相補信号である信号ビットＣＡは
論理低レベルであるから、両１６メガの四半区分２と四
半区分３の中の２本のワードラインがリフレッシュされ
ることになる。信号ビットＣＡとＣＡ＿の論理状態に関
して上述したいずれの場合にも、リフレッシュのために
選ばれた１つのセルに関するワードラインの１本は、そ
こから情報を読み出すために選ばれた１つのセルに関す
るワードラインとなる。選ばれたセルの行番地が、欠陥
のあるワードラインを有するとして回路（図示されてい
ない）によって指定された番地に対応するならば、選ば
れたワードラインのセルのリフレッシュは選ばれたセル
の情報が読み出された後に行われる。そしてそのセルの
冗長ワードラインのセルによる置き換えは以下の説明の
ようにして行われる。

【０００８】図６は行冗長方式のブロック図を示す。図
示されたように、それぞれ左および右のスペア行アレイ
として参照される冗長行４はそれぞれ、８本のワードラ
イン（ＷＬ）の２つのグループ、１６ＷＬの１つのグル
ープ、そして３２ＷＬの１つのグループに分割されてい
る。１、２、３、４と名付けられたデコーダを含む許可
（イネーブル）回路は、１、２、３、４と名付けられた
冗長ワードラインブロックが、複数個のレーザ結合デコ
ーダから受信された信号に基づいて４メガブロック内の
メモリのワードライン行の置き換えを行うことを許可す
る。あるいは、許可回路はデコーダの代わりにドライバ
を含むこともできる。その場合には、スペアの行アレイ
中での冗長行選択は複数個のレーザ結合デコーダによっ
て決定される。図６には８個のレーザ結合デコーダしか
示されていないが、もっと数少なくてもよいし、あるい
はもっと数多くてもよい。ワードラインに沿った冗長メ
モリは、非冗長あるいは主メモリアレイからの番地部分
によって番地指定される。こうして、主メモリからの現
在の番地が例えば１２ビット長であっても、冗長メモリ
は例えば、図６に示されたように例えば１２ビットの現
在の番地の内の下位の２ないし５ビットを反映すること
のできる２ないし５ビットによって番地指定することが
できる。ワードラインブロック１は、行番地ＲＡ０から
ＲＡ４によって番地指定できる３２本のワードライン
と、現在の行番地の下位５ビットとを含む。ワードライ
ンブロック２は行番地ＲＡ０からＲＡ３によって番地指
定される１６本のワードラインと現在の行番地の下位か
ら４番目のビットとを含む。ワードラインブロック３は
行番地ＲＡ０からＲＡ２によって番地指定される８本の
ワードラインと現在の行番地の下位の３ビットとを含
む。ワードラインブロック４は行番地ＲＡ０からＲＡ２
によって番地指定される８本のワードラインと現在の行
番地の下位の３ビットとを含む。上述の番地指定の結
果、例えば第１の４メガブロックの行３−１０が欠陥部
品であるとすれば、レーザ結合デコーダ１から４のいず
れかがそれらの欠陥行を、ＲＡ０−ＲＡ４によって番地
指定される冗長ブロック１の中の冗長メモリの使用可能
な３２本のワードライン行で置き換えることを行う。も
し、例えば第１ブロックの欠陥行３−１０に加えて、第
２の４メガブロックの行３−１０も欠陥部品であれば、
デコーダ５または６がＲＡ０−ＲＡ３によって番地指定
される冗長ブロック２中の冗長メモリの使用可能な１６
本のワードライン行からの冗長行で第２ブロック中の欠
陥行を置き換えることを行う。更に加えて、もし第３の
４メガブロックの行３−１０も欠陥部品であれば、デコ
ーダ７がＲＡ０−ＲＡ２によって番地指定される冗長ブ
ロック４中の冗長メモリの使用可能な８本のワードライ
ン行からの冗長行によって第３ブロック中の欠陥行の置
き換えを行う。図示のように、冗長ワードラインブロッ
クは右または左のスペア行アレイである。右または左の
スペア行選択は行番地ＲＡ１１およびそれの相補信号Ｒ
Ａ１１＿によって決定され、番地ビットの高レベル信号
が、対応するスペア行アレイの選択を指示する。メモリ
の最適な置き換え方式は、線型プログラミングやその他
の技法を用いたコンピュータプログラム９（図６ではＰ
ＲＯＧとして示してある）によって決定される。あるい
は、本発明のこの態様を実施するためにコンピュータプ
ログラムはなくてもよい。その場合には、オペレータの
人間が置き換えの順序を決定できる。

【０００９】図７は行冗長レーザ結合デコーダの模式図
を示す。それぞれ３９と符号を付された複数個のｎチャ
ネル電界効果トランジスタが冗長選択信号ラインＲＤＸ
ＳＥＬと回路アースとへ、それらの間につながれてい
る。あるいは、各トランジスタ３９の代わりにｐチャネ
ル電界効果トランジスタを使用することもできる。更に
別の例では、トランジスタ３９の代わりにバイポーラト
ランジスタを使用して、ゲート接続をベース接続で置き
換え、ドレインおよびソース接続のいくつかの組み合わ
せをコレクタ、エミッタ接続で置き換えることもでき
る。それぞれＡとそれに引き続く番号とで符号を与えら
れたデコーダサブ回路が付随のトランジスタ３９のゲー
トへつながれている。ｐチャネルの予備充電トランジス
タ４０がそれのソースを回路の電源Ｖ_ccへつながれ、そ
れのドレインをラインＲＤＸＳＥＬへつながれている。
予備充電信号ＰＣがトランジスタ４０のゲートへ供給さ
れる。予備充電信号ＰＣはトランジスタ４０をターンオ
ンさせ、その結果ラインＲＤＸＳＥＬは論理高レベルへ
充電される。ヒューズ４４が、トランジスタ３９とトラ
ンジスタ４０とを含む隣接するトランジスタのドレイン
間へつながれている。トランジスタ４５と４７がアース
へつながれ、またそれぞれヒューズ４９と５１を経てラ
インＲＤＸＳＥＬへつながれている。トランジスタ４５
と４７はそれらに付随するヒューズ４９と５１と共に、
それのＲＤＸＳＥＬラインを低レベルに設定することに
よって特定のデコーダを停止させることができることを
指摘しておく。トランジスタ４５と４７への入力はＩＡ
１２とＩＡ１２＿と記号を付されている。図７中の囲み
４２は代表的なデコーダサブ回路Ａの拡大図である。囲
み４２に示されたように、各サブ回路Ａは出力ＯＵＴ
と、それぞれｎチャネルトランジスタ４６と４８へつな
がれた入力ＩＮとＩＮ＿とを有している。サブ回路Ａの
各出力ＯＵＴは３９と符号を付されたトランジスタの１
個の付随するゲートへつながれている。トランジスタ４
６のゲートはインバータ５０の入力へつながれ、一方ト
ランジスタ４８のゲートはインバータ５０の出力へつな
がれている。トランジスタ５２のゲートはインバータ５
０の出力へつながれている。プルダウンｎチャネルトラ
ンジスタ５２のドレインはヒューズ５４を経て電源Ｖ_cc
へつながれ、そしてそれはインバータ５０の入力とトラ
ンジスタ４６のゲートへつながれている。サブ回路Ａの
ヒューズ５４は置き換えを要求するメモリ行の番地の二
進数に対応して溶断される。二進数番地ビットに対応す
る信号はその番地ビットの相補ビットに対応する信号と
共に付随のサブ回路Ａの入力ＩＮおよびＩＮ＿へそれぞ
れ供給される。論理高レベル信号が論理１ビットに対応
し、一方論理レベル信号は論理０ビットに対応してい
る。２¹²個のメモリ位置が図７によって指定される。番
地の最下位ビットに対応する信号がサブ回路Ａ０へ転送
され、その他の引続くビットに対応する信号も、それの
記号の数字の部分を１づつ増分したサブ回路Ａへ転送さ
れる。例えば、番地の１２番目のビットに対応する信号
は、番地の１２番目のビットの補数に対応する信号と共
に、サブ回路Ａ１１の入力ＩＮとＩＮ＿とへそれぞれ転
送される。同様に、番地の５番目のビットに対応する信
号は、番地の５番目のビットの補数に対応する信号と共
にサブ回路Ａ４の入力ＩＮとＩＮ＿とへそれぞれ転送さ
れる。例えば、１６メガビットの四半区分メモリの番地
のすべてに対応する信号が上述のようにしてＡサブ回路
の入力へ転送される。

【００１０】もし高レベル信号が入力ＩＮへ送られ、付
随するサブ回路Ａのヒューズ５４が溶断されていなけれ
ば、インバータ５０はトランジスタ４８をオフ状態に保
ち、入力ＩＮ＿の論理低レベル信号が出力ＯＵＴへ到達
することを妨げる。更に、トランジスタ５２もターンオ
フに保たれる。入力ＩＮの論理高レベル信号は出力ＯＵ
Ｔへ転送され、ゲートをサブ回路Ａへつながれたトラン
ジスタ３９がラインＲＤＸＳＥＬの電圧を予備充電され
たレベルから引き下げて、現在の番地（それに対応する
信号が現在サブ回路Ａへ入力されている）の行が置き換
えを必要としないことを示す。ヒューズ５４が溶断して
いないサブ回路Ａの入力ＩＮにおける論理低レベル信号
はトランジスタ４８と５２をオフさせる。その論理低レ
ベル信号は出力ＯＵＴへ通過し、それによってラインＲ
ＤＸＳＥＬの電圧を引き下げる。これは、以下で説明す
るが、行を冗長行で置き換えることへつながる状態であ
る。しかしもし、サブ回路Ａのヒューズ５４が溶断して
いれば、そのサブ回路Ａの入力ＩＮにおける論理高レベ
ル信号は、電圧Ｖ_ccとトランジスタ４６のゲートとの間
の接続が絶たれるためにトランジスタ４６がターンオフ
するので、出力ＯＵＴへ転送されない。インバータ５０
はトランジスタ４８をターンオンして入力ＩＮ＿におけ
る信号（この場合論理低レベル）が出力ＯＵＴへ到達す
ることを許容し、その結果ラインＲＤＸＳＥＬは引き下
げられない。更に、ヒューズ５４が溶断しており、もし
ＩＮ＿における信号のいずれかが論理高レベルであれば
（あるいは、むしろ入力ＩＮにおける信号が論理低レベ
ルであれば）、トランジスタ３９はゲートをサブ回路Ａ
の出力へつながれて、論理高レベル入力ＩＮ＿信号がラ
インＲＤＸＳＥＬを低レベルへ引き下げ、こうして現在
の行番地に対応する行の置き換えが必要ないことを示
す。

【００１１】もし、行番地に対応する信号のＡサブ回路
への入力の後にラインＲＤＸＳＥＬが高レベルに留まる
ならば、これは、現在の行番地の行が現在の行冗長レー
ザ結合デコーダに付随する冗長行で置き換えられる必要
があることを示すのに十分である。１つのブロック中の
２つ以上の行が置き換えを必要とするならば、ヒューズ
４４を溶断させることができ、それによってデコーダが
欠陥行、それのすべての先行行、それ以降の付加的な最
上位ビット番地までの行、そしてそれらの間のすべての
介在する行に対して冗長メモリ行を選ぶことを許容す
る。このようにして、もし、ブロックの第３と第１０行
が冗長行によって置き換えを必要とするならば、ヒュー
ズ４４₄ を溶断し、行１から１６を置き換えるための冗
長行の選択が行われる。更に、図６に関して説明した冗
長置き換え方式は、主メモリアレイ内の任意の場所での
メモリ置き換えに利用できるように組み込むことができ
る。例えば、ヒューズ４４₅ を溶断することによって主
メモリブロック中の最初の３２行を置き換えることが可
能であるが、レーザ結合デコーダにおいて欠陥であると
指定された番地に依存して、その他の３２行のメモリ行
のグループを置き換えることも可能である。例えば、レ
ーザ結合デコーダ３が１０３５番目の番地を欠陥として
同定したと仮定する。この欠陥番地に加えて、近接して
欠陥番地が存在するとすれば、ヒューズ４４₅ を溶断す
ることができ、それによって１０２４番目から１０５６
番目までのメモリ行、１０３５の番地が含まれる３２個
の番地の３２番目のグループに対して置き換えを許容す
ることができる。

【００１２】本発明はそれの好適実施例に関してここに
詳細に述べてきたが、この説明は一つの例であって、限
定的な意図のものではないことを理解されたい。更に、
本発明の実施例の詳細における数多くの修正、本発明の
付加的な実施例が本明細書を参考にすることで、当業者
には明かであり、実施されるであろう。例えば、上の説
明では本発明をＤＲＡＭに関して説明したが、読み出し
専用メモリやスタティックランダムアクセスメモリを含
む任意のメモリに対して本発明は冗長方式として使用で
きる。更に、本発明を通して、ｐチャネルトランジス
タ、ｎチャネルトランジスタ、バイポーラトランジスタ
は互いに置き換えて使用することができる。更に、レー
ザで溶断できるヒューズを使用したが、電気的に溶断で
きるヒューズ等、その他の型のヒューズを使用してもよ
い。それらの変更や付加的な実施例は特許請求の範囲に
示した本発明の範囲に包含されると解釈されるべきであ
る。

【００１３】以上の説明に関して更に以下の項を開示す
る。 (1) コンピュータ、高精細テレビ、増補高精細テレ
ビ、そして電気通信システムなどの、デコーダを含む回
路を含む電子システムであって、前記デコーダが：複数
個のトランジスタ、前記複数個のトランジスタの各々へ
つながれ、それらに共通な信号ライン、各々が前記複数
個のトランジスタの付随する１つへつながれ、ヒューズ
を含む複数個の入力回路、互いに直列につながれた複数
個のヒューズであって、各ヒューズが更に、前記複数個
のトランジスタの付随する１つにつながれているヒュー
ズ、を含んでいる電子システム。

【００１４】(2) 第１項記載のデコーダであって、前
記ヒューズの各々がレーザで溶断できるものであるデコ
ーダ。

【００１５】(3) 第１項記載のデコーダであって、更
に前記信号ラインへつながれた予備充電回路を含むデコ
ーダ。

【００１６】(4) 第１項記載のデコーダであって、前
記入力回路が各々第１、第２、第３のトランジスタを含
み、前記第１のトランジスタが前記インバータの出力と
前記入力回路ヒューズとへつながれ、前記第２のトラン
ジスタが前記インバータの入力と前記入力回路のヒュー
ズへつながれ、前記第３のトランジスタが前記第１と第
２のトランジスタへつながれているデコーダ。

【００１７】(5) 第１項記載のデコーダであって、更
に：前記デコーダを停止させる回路であって、前記回路
が一対のトランジスタを含み、各トランジスタが対のト
ランジスタのうちの他方へ入力信号の相補信号を受信す
るようになった回路、前記信号ラインへつながれた一対
のヒューズであって、前記対のヒューズのうちの各ヒュ
ーズが前記対のトランジスタのうち付随するトランジス
タへつながれているヒューズ、を含むデコーダ。

【００１８】(6) 第１項記載のデコーダであって、各
トランジスタがｎチャネルトランジスタであるデコー
ダ。

【００１９】(7) 第１項記載のデコーダであって、各
トランジスタがｐチャネルトランジスタであるデコー
ダ。

【００２０】(8) 第１項記載のデコーダであって、各
トランジスタがバイポーラトランジスタであるデコー
ダ。

【００２１】(9) 第４項記載のデコーダであって、前
記第１のトランジスタがそれのベースを前記インバータ
の出力と前記第３のトランジスタへつながれ、前記第１
のトランジスタがそれのドレインを前記入力回路ヒュー
ズ、前記第２のトランジスタのゲート、そして前記イン
バータの入力へつながれたデコーダ。

【００２２】(10) メモリ冗長方式のためのデコーダが
開示されている。本デコーダは複数個のヒューズの状態
に関連して複数個のメモリセルの位置を置き換えするこ
とができる。

【図面の簡単な説明】

【図１】従来技術のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）冗長方式の模式図。

【図２】本発明のＤＲＡＭ冗長方式の第１の好適実施例
の模式図。

【図３】６４メガビットＤＲＡＭを組み込んだ本発明の
第１の好適配置図であって、一部展開図。

【図４】６４メガビットＤＲＡＭを組み込んだ本発明の
図３に示した配置と異なる第２の好適配置図。

【図５】リフレッシュのためのワードライン選択時に、
信号ビットを使用する１つの可能な方式を示す図。

【図６】行冗長方式のブロック図。

【図７】行冗長レーザ結合デコーダの模式図。

【符号の説明】

２ チップ ３ ボンディングパッド ４ 冗長行 ９ プログラム ３９ トランジスタ ４０ 予備充電トランジスタ ４２ 囲み ４４ ヒューズ ４５，４６，４７，４８ トランジスタ ４９ ヒューズ ５０ インバータ ５１ ヒューズ ５２ トランジスタ ５４ ヒューズ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 コンピュータ、高精細テレビ、増補高精
   細テレビ、そして電気通信システムなどの、デコーダを
   含む回路を含む電子システムであって、前記デコーダ
   が：複数個のトランジスタ、 前記複数個のトランジスタの各々へつながれ、それらに
   共通な信号ライン、 各々が前記複数個のトランジスタの付随する１つへつな
   がれ、ヒューズを含む複数個の入力回路、 互いに直列につながれた複数個のヒューズであって、各
   ヒューズが更に、前記複数個のトランジスタの付随する
   １つにつながれているヒューズ、を含んでいる電子シス
   テム。