KR20000071636A - 메모리 뱅크를 가진 반도체 메모리 - Google Patents

메모리 뱅크를 가진 반도체 메모리 Download PDF

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Abstract

반도체 메모리에서 메모리 뱅크(00, ..., 15)는 메모리 뱅크 디코더(110, 120)를 통해 활성화된다. 메모리 뱅크의 두 그룹(00, ..., 07; 08, ..., 15)은 동일한 메모리 뱅크 디코더(110, 120)를 통해 제어된다. 메모리 뱅크 디코더(110; 120) 사이에서, 프리(pre) 디코더(51)를 통해 전환된다. 이것에 의해, 메모리 용량이 더 적은 메모리의 상기 메모리 뱅크 디코더의 레이 아웃은 변화 없이, 메모리 용량이 더 높은 메모리로 전달된다.

Description

메모리 뱅크를 가진 반도체 메모리 {SEMICONDUCTOR MEMORY WITH MEMORY BANK}
본 발명은 할당된 메모리 뱅크 디코더에 의해 선택될 수 있는, 메모리 뱅크를 가진 반도체 메모리에 관한 것이다.
반도체 메모리의 메모리 셀은 공지된 바와 같이 매트릭스 형태, 즉 행렬로 배치된다. 열 및 행에 대해 각각 어드레스 디코더가 제공되며, 상기 어드레스 디코더에 의해 행 또는 열 중 하나가 선택될 수 있다. 통상적으로 액세스 트랜지스터가 도전 접속되는 방식으로, 메모리 셀이 행마다 워드 라인을 통해 활성화 된다. 상기 액세스 트랜지스터를 통해, 메모리 셀의 정보를 저장하는 하나의 커패시터가 액세스된다. 상기 트랜지스터의 라인 경로는 열 마다 비트 라인에 접속되고, 상기 트랜지스터를 통해, 상기 메모리 셀의 정보는 판독 증폭기에 의한 증폭 후에 판독이 가능해진다. 상응하는 방식으로, 메모리 셀에 저장될 정보를 기록할 때 액세스가 이루어진다.
다이내믹 메모리 셀(DRAM)을 가진 가장 최신의 반도체 메모리에서, 메모리 셀 필드는 뱅크 아키텍쳐를 포함한다. 하나의 메모리 뱅크는 메모리 액세스를 단독으로 실행하기 위해, 모든 필요한 기능 유니트를 포함한다. 따라서 각각의 행 및 열 어드레스 디코더 및 판독 증폭기 및 예컨대 시간 제어 회로, 리던던시 회로 등과 같은 반도체 메모리의 동작을 위해 필요한 그 밖의 기능 유니트도 하나의 메모리 뱅크에 할당된다. 경우에 따라서, 예컨대 판독 증폭기 또는 비트 라인 디코더 또는 열 디코더와 같은 상이한 메모리 뱅크의 기능 유니트는 공통으로 사용될 수 있다.
메모리 뱅크 및 거기에 할당된 기능 유니트는 상기 메모리 뱅크 디코더를 통해 활성화된다. 메모리 뱅크내의 특정 메모리 셀에 대한 액세스가 이루어져야 할 경우, 메모리 뱅크에 할당된 기능 유니트는 대기 상태에서 활성화 상태로 전환된다. 이러한 제어는 메모리 뱅크에 할당된 메모리 뱅크 디코더의 출력 신호를 야기한다. 각 메모리 뱅크는 거기에 할당된 명확한 메모리 뱅크 어드레스를 포함한다. 상기 어드레스가 메모리 뱅크 디코더에 인가되면, 메모리 뱅크에 할당된 메모리 뱅크 디코더의 출력 신호가 활성화된다.
메모리 뱅크의 수가 증가함에 따라, 메모리 뱅크 디코더는 더 복잡해진다. 64 MBit의 메모리 용량의 DRAM은 예컨대 16개의 메모리 뱅크를 포함하고, 상응하는 아키텍쳐의 128 MBit를 가진 DRAM은 예컨대 32개의 메모리 뱅크를 포함한다.
본 발명의 목적은 메모리 뱅크 디코더에 대한 설계 비용이 적게드는, 메모리 뱅크를 가진 반도체 메모리를 제공하는 데 있다.
도 1 은 32 개의 뱅크를 가지는 반도체 메모리의 블록 회로도이고,
도 2 는 상세히 기술된 메모리 뱅크의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
00 ~ 15 : 메모리 뱅크 5 : 프리(pre) 디코더
60 : 어드레스 버스 61 ~ 66 : 연결 패드
110, 120 : 메모리 뱅크 디코더 111 ~ 118 : 디코더 엘리먼트
121, 122 : 메모리 셀 123 : 시간 제어 회로
124 : 판독 증폭기 217, 218 : 인버터
511, 512 : AND-게이트
본 발명에 따라 상기 목적은 청구항 제 1 항의 특징에 따른 반도체 메모리에 의해 달성된다.
본 발명에 따른 반도체 메모리에, 동일한 메모리 뱅크 디코더가 다중으로 배치된다. 프리 디코더에 의해 상기 메모리 뱅크 디코더 사이에 전환이 일어난다. 하나의 개별 메모리 뱅크 디코더의 레이 아웃은 더 낮은 메모리 용량을 가진 메모리 세대에 공지되어 있다. 상기 레이 아웃은 더 높은 용량을 가진 반도체 메모리의 후속 하는 레이 아웃에 전달된다. 경우에 따라서, 상기 레이 아웃은 제조 과정의 더 낮은 구조물 폭을 위해 자동적으로 줄어든다. 더 높은 메모리 용량에 의해 추가로 제한되는 어드레스 신호가 입력부에 공급되는, 프리 디코더의 형성시 추가 비용이 든다.
도식에 나타난 실시예에 의해 본 발명은 더 자세히 설명된다. 서로 상응하는 엘리먼트는 동일한 도면 부호를 가진다.
도 1 의 반도체 메모리는 예컨대 128 MBit의 메모리 용량을 가진 DRAM 이다. 상기 DRAM은 두 개의 블록(1 및 2)내 각 16 개의 뱅크에 배치된, 32 개의 메모리 뱅크를 포함한다. 메모리 뱅크(1)는 메모리 뱅크(2)와는 반대로, 서로 독립적으로 제어될 수 있다. 부분 디코더(51, 52)를 가진 프리 디코더(5)가 전환을 위해 사용된다. 소위 패드라 불리는 반도체 칩의 외부 접속부의 수를 통해 입력되는 어드레스에 의해, 하나의 메모리 워드가 선택될 수 있다. 하나의 메모리 워드는 공통으로 어드레스의 지정이 가능한, 하나 또는 다수의 메모리 셀을 포함한다. 상기 메모리 워드는 메모리 셀 필드에서, 어드레스의 지정이 가능한 가장 작은 유니트이다. 어드레스의 입력을 위해 어드레스 패드(61, ..., 65)가 제공된다. 상기 어드레스는 일시 저장 후에, 또는 패킷 프로토콜의 경우 디코딩(67) 후에, 칩 내부에 어드레스 버스(60)의 어드레스 바이트 수로서 존재한다. 상기 어드레스 버스(60)를 통해, 어드레스 신호는 각 기능 유니트의 칩에 분포된다. 또한 칩 내부에 인에이블 신호(EN)가 존재한다. 상기 인에이블 신호는, 메모리 셀 필드 행의 어드레스 지정을 위해 어드레스가 유효하고, 따라서 메모리 액세스를 도입한다는 것을 제공한다.
메모리 뱅크의 제 1 블록(1)은 16 개의 메모리 뱅크(00, ..., 15)를 포함한다. 메모리 뱅크(00, ..., 07)는 메모리 뱅크의 제 1 그룹을 형성하고, 제 1 메모리 뱅크 디코더(110)에 의해 제어된다. 메모리 뱅크(08, ..., 15)는 메모리 뱅크의 제 2 그룹을 형성하고, 메모리 뱅크 디코더(120)에 의해 제어된다. 상기 메모리 뱅크 디코더(110, 120)는 하나의 동일한 회로의 레이 아웃을 포함한다. 이것은 상기 구조물이 디코더(110, 120)를 형성하는 반도체 칩에서, 서로 동일하다는 것을 의미한다. 상기 디코더 중 1 개는, 예컨대 64 MBit DRAM과 같은 더 적은 메모리 용량을 가진 반도체 메모리의 레이 아웃에 이미 공지되어 있다. 상기 레이 아웃은 구조물 엘리먼트의 상대적 위치에 따라 서로 전달된다. 경우에 따라서 상기 레이 아웃은 제조 과정의 줄어든 구조물 폭을 위해 선형적으로 줄어든다. 즉 축소된다.
상기 디코더(110)는 8 개의 디코더 엘리먼트(111, ..., 118)를 포함한다. 상기 디코더 엘리먼트(111, ..., 118)는 메모리 뱅크(00, ..., 07)중 각 1 개에 공급되는 1 개의 출력부를 포함한다. 상기 메모리 뱅크 디코더(110)의 이러한 출력부를 통해, 상기 메모리 뱅크(00, ..., 07)중 1 개가 활성화될 수 있다. 16 개의 메모리 뱅크(00, ..., 15)중 1 개의 선택을 위해 4 개의 어드레스 신호가 요구된다. 이를 위해, 어드레스 버스(60)에 의해 측정되는 3 개의 어드레스 신호(ADR 0, ADR1 및 ADR2)는 상기 디코더(110, 120)로 공급된다. 또한 인에이블 신호(EN1)는 뱅크 디코더(110)로 공급되고, 인에이블 신호(EN2)는 뱅크 디코더(120)로 공급된다.
상기 2 개의 인에이블 신호(EN1, EN2)는 서로 상보 신호이다. 상기 신호는 프리 디코더 부분(51)에서 발생된다. 또 다른 프리 디코더 부분(52)은 블록(2)에 대해 상응하는 인에이블 신호를 발생시킨다. 블록(1)에 할당된 프리 디코더(51)는 유입부에, 어드레스 버스(60)에 의해 측정되는 2 개의 어드레스 신호(ADR3, ADR4)를 포함한다. 또한 외부의 인에이블 신호(EN)는 프리 디코더(51)에 공급된다. 프리 디코더(51)는 신호(EN, ADR3 및 ADR4)로부터, 서로 상보 인에이블 신호(EN1, EN2)를 각각의 로직 회로 엘리먼트를 통해 발생 시킨다. 이를 위해, 상기 프리 디코더(51)는 외부 인에이블 신호(EN)가 공급되는 AND-게이트(511 및 512)를 포함한다. 어드레스 신호(ADR3)가 상기 게이트(511, 512)에 보완적으로 공급되기 위해 인버터(513)가 사용된다.
뱅크 디코더(110)의 내부에 신호(ADR0, ADR1, ADR2, EN)가 각각 동시에 디코더 엘리먼트(111, ..., 118)에 공급된다. 상기 디코더 엘리먼트(111, ..., 118)는 그의 입력 신호의 상이한 조합시 활성화되고, 각각 할당된 메모리 뱅크에 대한 제어 신호를 발생시킨다. 또한 어드레스 신호(ADR0, ADR1, ADR2)는 뱅크 디코더(120)의 디코더 엘리먼트로 공급된다. 인에이블 신호(EN1)에 상보 인에이블 신호(EN2)는 뱅크 디코더(110)와는 달리, 뱅크 디코더(120)에 공급된다. 상기 어드레스 신호(ADR0, ADR1, ADR2)는 상기 뱅크 디코더(110, 120)의 각 출력 신호의 선택을 위해 사용된다. 상기 상보 인에이블 신호(EN1, EN2)는 상기 뱅크 디코더(110, 120)사이를 전환하는데 사용된다.
블록(2)의 메모리 뱅크는 블록(1)의 메모리 뱅크와는 독립적으로 제어된다. 이를 위해, 동일한 어드레스 신호(ADR0, ADR1, ADR2)는 각각의 뱅크 디코더에 공급되지만, 다른 인에이블 신호(EN3, EN4)는 공급되지 않는다. 상기 인에이블 신호(EN3, EN4)는 블록(2)에 할당된 프리 디코더(52)에 의해 발생된다. 전환을 위해, 어드레스 버스(60)에 의해 측정된 또 다른 어드레스 신호(ADR4)는 프리 디코더에서 보완적으로 처리된다. 이를 위해, 상기 어드레스 신호(ADR4)는 프리 디코더(52)내에 있는 게이트(521, 522)로 직접 공급되고, 디코더(51)내에 있는 게이트(511, 512)로 인버터(514)를 통해 반전되어 공급된다.
도 2 에 메모리 뱅크(01) 및 뱅크 디코더(110)의 관련 단면이 자세히 나타난다. 상기 메모리 뱅크(01)는 매트릭스 형태로 배치된 다수의 메모리 셀을 포함한다. 상기 메모리 셀에 의해 메모리 셀(121, 122)이 표시된다. 상기 메모리 셀은 각각 하나의 메모리 커패시터 및 하나의 액세스 트랜지스터를 포함한다. 상기 액세스 트랜지스터가 전도되도록 접속되면서, 메모리 셀에 액세스된다. 이를 위해, 하나의 워드 라인(WL1 또는 WL2)이 사용된다. 상기 워드 라인(WL1, WL2)은 행 마다 배치되고, 행 어드레스 디코더(123)에 의해 활성화되고 비활성화된다. 상기 메모리 셀은 열 마다, 각각의 액세스 트랜지스터의 라인 경로를 통해 비트 라인(BL1)에 연결된다. 상기 비트 라인(BL1) 및 인접한 비트 라인(BL2)에 연결된 판독 증폭기(124)는 메모리 셀로부터 판독된 정보의 증폭을 위해 사용된다. 메모리 셀이 연결된 각각의 워드 라인, 및 각각의 비트 라인이 연결된 판독 증폭기가 활성화되면서, 메모리 셀 중 1 개가 선택된다. 하나의 열에 할당된 각각의 메모리 셀은 비트 라인에 접속되고, 하나의 행에 할당된 각각의 메모리 셀은 워드 라인에 접속된다. 공간을 절약하기 위해, 직접적으로 인접하여 배치된 메모리 뱅크, 예컨대 메모리 뱅크(01, 및 02)는 판독 증폭기, 예컨대 판독 증폭기(124)를 공통으로 사용하는 것이 바람직하다. 메모리 뱅크는 단지 하나의 워드 라인 및 하나의 메모리 워드가 행 어드레스 디코더를 통해 어드레스가 지정될 수 있다는 것에 의해 특징 지워진다.
상기 메모리 뱅크(01)는 메모리 뱅크 디코더(110)의 디코더 엘리먼트(112)의 출력부(215)에 의해 활성화된다. 이것은 상기 디코더 엘리먼트(112)의 출력부(215)에 의해, 예컨대 시간 제어 회로(123), 판독 증폭기(124)와 같은 상기 메모리 뱅크(01)의 기능 유니트가 활성적 또는 비활성적으로 전환되고, 행 어드레스 지정과는 무관하게 판독 증폭기의 제어를 위한 시간 제어 회로(125) 및 리던던시 디코더(126)는 리던던시 셀을 가진 메모리 뱅크(01)의 결함 있는 메모리 셀에 의해 대체된다는 것을 의미한다. 상기 메모리 뱅크 디코더(110)의 디코더 엘리먼트(112)는 출력부(115)의 입력 신호(EN1, ADR0, ADR1, ADR2)가 일정하게 조합될 경우에만 활성화 되도록 실행된다. 상기 디코더 엘리먼트(112)는 이러한 조합(EN1 = 1, ADR0 = 1, ADR1 = 0 및 ADR2 = 0)인 경우에 활성화된다. 이를 위해, 상기 디코더 엘리먼트(112)는 1 개의 AND-게이트(216)와 2 개의 인버터(217, 218)를 포함한다. 상기 행 디코더(123)의 어드레스 입력은 메모리 뱅크 디코딩(ADR0, ..., ADR4) 및 열 어드레스 디코딩을 위해 사용되지 않는, 나머지 어드레스 신호(ADRX)로 채워진다. 또한 상기 어드레스 신호(ADRX)는 행 디코더(123)에 상응하는, 다른 메모리 뱅크의 행 디코더에 공급된다. 상기 실시예의 블록(1)은 16 (24)개의 메모리 뱅크를 포함한다. 상기 16 개의 메모리 뱅크는 2 (21)개의 그룹(01, ..., 07 ; 08, ..., 15)으로 구분된다. 각각의 그룹에 메모리 뱅크 디코더(110 또는 120)가 할당된다. 3 개의 어드레스 신호(ADR0, ADR1, ADR2)는 각 메모리 뱅크 디코더에 공급된다. 상기 메모리 뱅크 디코더는 각각 8 (23)개의 메모리 뱅크 디코더 엘리먼트(111, ..., 118)를 포함한다. 8 개의 가능한 상태 조합 중 하나가 상기 어드레스 신호(ADR0, ADR1, ADR2)에 인가되면, 각각의 상기 디코더 엘리먼트는 활성화된다. 어드레스 버스에 인가되고, 하나의 메모리 언어가 선택될 어드레스의 리드하는 어드레스 비트는 내부에 메모리 워드가 있는 뱅크를 제공한다. 나머지 어드레스 비트는 각 뱅크내의 메모리 워드와 동일시한다. 어드레스 지정 가능한 메모리 워드에 대한 번지 공간은 리드하는 어드레스 비트에 의해, 상이한 메모리 뱅크로 구분되는 반면, 나머지 어드레스 비트는 각각 동일하다.
상기 프리 디코더(51, 52)는 블록(1, 2)사이 중심에 있다. 또한 상기 블록(1, 2)사이에 연결 패드(61, ..., 66)가 어드레스의 입력 및 액세스 시간 제어 신호의 입력을 위해 배치된다.
본 발명에 의해 메모리 뱅크 디코더에 대한 설계 비용이 적게드는 메모리 뱅크를 가진 반도체 메모리가 제공된다.

Claims (7)

  1. 다수의 메모리 셀(121, 122)이 매트릭스 형태로 배치된 메모리 셀 필드와,메모리 셀의 매트릭스 중 하나의 행을 선택하기 위한 어드레스 디코더를 포함하는
    다수의 메모리 뱅크(00, ..., 15);
    다수의 어드레스 비트(ADR0, ..., ADR4, ADRX)를 포함하는 어드레스를 공급하기 위한 수단(61, ..., 65)을 포함하는데, 상기 수단에 의해 메모리 셀 중 하나의 행을 어드레스 디코더(123)의 제어를 통해 선택할 수 있고;
    메모리 뱅크(00, ..., 07)의 제 1 그룹에 할당된 제 1 메모리 뱅크 디코더(110)를 포함하는데, 상기 디코더(110)의 입력부에 어드레스 비트의 제 1 부분(ADR0, ADR1, ADR2) 및 제 1 인에이블 신호(EN1)가 공급될 수 있고, 상기 디코더(110)의 출력부에서 제 1 그룹의 각 메모리 뱅크(00, ..., 07)에 대해 각각 하나의 뱅크 선택 신호가 발생됨으로써, 제 1 그룹의 메모리 뱅크 중 하나가 선택될 수 있고;
    메모리 뱅크(08, ..., 15)의 제 2 그룹에 할당된 제 2 메모리 뱅크 디코더(120)를 포함하는데, 상기 제 1 메모리 뱅크 디코더(110)와 동일하게 형성되고, 상기 디코더(120)의 입력부에 어드레스 비트의 제 1부분(ADR0, ADR1, ADR2) 및 제 2 인에이블 신호(EN2)가 공급될 수 있고, 상기 디코더(120)의 출력부에서 제 2 그룹의 각 메모리 뱅크(08, ...,15)에 대해 각각 하나의 뱅크 선택 신호가 발생됨으로써, 제 2 그룹의 메모리 뱅크 중 하나가 선택될 수 있고; 및
    하나의 로직 회로(511, 512, 513, 514)를 가지는 프리(pre) 디코더(51)를 포함하는데, 상기 회로의 입력부에 어드레스 비트의 제 2 부분(ADR3, ADR4) 및 또 다른 인에이블 신호(EN)가 공급될 수 있고, 상기 회로의 출력부에서 제 1 및 제 2 인에이블 신호(EN1, EN2)가 상보 신호로서 발생될 수 있는 것을 특징으로 하는 반도체 메모리.
  2. 제 1항에 있어서,
    상기 메모리 뱅크 디코더(110, 120)가 할당된 각 메모리 뱅크에 대해 하나의 메모리 뱅크 디코더 엘리먼트(111, ..., 118)를 포함하고, 상기 엘리먼트의 입력에 어드레스 버스의 제 1 부분(ADR0, ADR1, ADR2) 및 각 인에이블(EN1, EN2)가 제공될 수 있는 것을 특징으로 하는 반도체 메모리.
  3. 제 1항 또는 제 2 항에 있어서,
    상기 프리 디코더(51)는 로직 연산 엘리먼트(511, 512)를 포함하고, 상기 엘리먼트의 출력부에서 상보 인에이블 신호(EN1, EN2)중 하나가 인출될 수 있고, 상기 로직 연산 엘리먼트(511, 512)의 입력부에 또 다른 인에이블 신호(EN) 및 어드레스 비트의 제 2 부분(ADR3, ADR4)의 상보 신호가 공급될 수 있는 것을 특징으로 하는 반도체 메모리.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    할당된 메모리 뱅크(01)의 어드레스 디코더(123)가 뱅크 선택 신호에 의해 활성화 될 수 있거나 비활성화 될 수 있는 것을 특징으로 하는 반도체 메모리.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    어드레스 비트의 제 3 부분(ADRX)은 어드레스 디코더(123)에 공급될 수 있고, 상기 제 3 부분의 어드레스 비트는 모든 메모리 뱅크(00, ..., 15)에 대해 동일한 것을 특징으로 하는 반도체 메모리.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    다수의 2m개의 메모리 뱅크(00, ..., 31)가 제공되고, 어드레스 비트의 제 1 부분(ADR0, ADR1, ADR2)는 n 개의 어드레스 비트를 포함하고, 상기 어드레스 비트의 제 2 부분(ADR3, ADR4)은 m - n 개의 어드레스 비트를 포함하며, 반도체 메모리는 2m - n개의 메모리 뱅크 디코더(110, 120)를 포함하며, 각 메모리 뱅크 디코더는 2n개의 메모리 뱅크 디코더 엘리먼트(00, ..., 07)를 포함하며, 각 메모리 뱅크로 공급되는 어드레스 비트(ADR0, ADR1, ADR2) 상태의 2n개의 가능한 조합이 존재하는 경우 메모리 뱅크 디코더 중 1 개의 메모리 뱅크 디코더 엘리먼트 중 1 개의 출력 신호가 활성화되며, 메모리 뱅크 디코더의 메모리 뱅크 디코더 엘리먼트가 상이하게 조합될 경우에 활성화 될 수 있는 것을 특징으로 하는 반도체 메모리.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 메모리 뱅크 디코더(110, 120) 중 하나에 할당된 메모리 뱅크(00, ..., 15)가 직접 인접해 있는 것을 특징으로 하는 반도체 메모리.
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