JPH04229498A - 復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は集積回路の分野、特に
メモリに関する。

【０００２】

【従来の技術及び課題】図１は従来のダイナミック・ラ
ンダムアクセス・メモリ（ＤＲＡＭ）の冗長方式を示す
略図で、ＭＢと記した各々のメモリ・ブロックには確認
用の添字が付してあり、何れもメモリ・ブロックに関連
した複数個の冗長なメモリ・ブロックＲＢにも同じ添字
を付してある。各々の冗長なメモリ・ブロックＲＢ及び
それに関連するメモリ・ブロックＭＢはビット線を共有
する（各々のビット線がＢＬで示されている）。図１に
複数個のセンスアンプも示されており、各々のセンスア
ンプＳ／Ａは、関連するメモリ・ブロックに隣接して設
けられていてそれと同じ添字を付してある。冗長なメモ
リ・ブロックは交代的な記憶作用をするのに役立つ。例
えば、ワード線ＷＬ１　、又はメモリ・ブロックＭＢ１
　内でワード線ＷＬ１　に沿ったメモリ・セルが不良で
ある場合、冗長なメモリ・ブロックＲＢ１　にあるワー
ド線ＷＬ１　Ｒ　がその行（図面では垂直の列として示
してある）のメモリ・セル（各々の星印がメモリ・セル
を表わす）と共に使われる。

【０００３】

【発明の目的】この発明の目的は新規で改良された復号
器を提供することである。この発明の別の目的はメモリ
冗長方式に対する新規で改良された復号器を提供するこ
とである。この発明の上記並びにその他の目的及びその
特徴及び利点は、以下図面について詳しく説明する所か
ら明らかになろう。図面に全体に亘り、該当する場合、
参照数字は一貫して用いられている。

【０００４】

【課題を解決する為の手段及び作用】上に述べたこの発
明の目的が、部分回路入力を受取る一連のトランジスタ
で構成された復号器によって達成される。各々の部分回
路はヒューズを持っており、これは特定のアドレス状態
に対応して（即ち、１又は０に）セットされている。従
って、復号器は特定のアドレスに応答する。復号器がト
ランジスタに対する共通線に接続され、対応する部分回
路にビット毎に入力された現在のアドレスが、主たるメ
モリの交換が決定されているアドレスと合う時、必要な
状態が達成される。必要な状態にある共通線が、駆動器
を作動して、冗長の交換用メモリを作動することができ
る。各々の復号器はそのトランジスタの一部分に関連し
た複数個のヒューズを持っており、これは、現在のアド
レスに先行する全てのメモリ位置のセグメントを交換す
る様な形で設定することができる。

【０００５】

【実施例】図２はこの発明の第１の好ましい実施例のＤ
ＲＡＭ冗長方式の略図である。図示の様に、複数個のメ
モリ・ブロックに対して１つの冗長なメモリ・ブロック
ＲＢしか必要としない。冗長なメモリ・ブロックＲＢは
、冗長なブロック及び関連するメモリ・ブロックのビッ
ト線が共有であった従来とは異なり、それ自身の独立の
ビット線（何れもＢＬと記す）を持っている。この場合
、局部入力／出力（Ｌ　　Ｉ／Ｏ）データ線は、冗長な
メモリ・ブロックＲＢ及び複数個のメモリ・ブロックＭ
Ｂが共有する。メモリ・ブロックＭＢ１　のワード線Ｗ
Ｌ１　に関連する欠陥があった場合、冗長なブロックか
らのワード線ＷＬ１　Ｒ　を冗長なブロックＲＢにある
関連するメモリ・セルと共に使う。この代わりに、冗長
なブロックＲＢを使うことにより、任意の他のブロック
からのワード線及びメモリ・セルを交換することができ
る。補正することができるワード線及び関連する回路（
即ち、メモリ・セル）の数は、冗長なブロックにあるワ
ード線及び関連する回路の数に関係する。即ち、冗長な
ブロックが５行のメモリ・セルを持っていれば、どのメ
モリ・ブロックからでも、５本のワード線及びそれに関
連するセルを補正することができる。図３は６４メガビ
ットＤＲＡＭを構成したこの発明の第１の好ましい配置
図であって、選ばれた部品を分解図で示している。図３
の６４メガビットＤＲＡＭには、８，０００個（８Ｋ）
のメモリ・セル１６，０００個（１６Ｋ）のワード線及
び２，０００個（２Ｋ）のセンスアンプ（Ｓ／Ａ）があ
る。図示の様に、破線に沿った一部分の分解図が、１つ
の１６メガビット象限２を詳しく示している。各々の１
６メガビット象限には４，０００個（４Ｋ）のメモリ・
セルと８，０００個（８Ｋ）のワード線がある。各々の
１６メガビット・メモリ象限に対し、冗長な行４のブロ
ックがある。この例では、冗長な行の各々のブロック４
には、６４個の冗長なメモリの行がある。各々の１６メ
ガビット象限２が４つの４メガビット（４Ｍ）メモリ・
ブロックに仕切られ、各々のブロックは４つの５１２キ
ロビット（５１２Ｋ）メモリ・アレイを有する。図示の
様に、破線に沿ったメモリの別の分解図が、４メガビッ
トのメモリ・ブロックを詳しく示している。図面を分か
り易くする為、センス・アンプＳ／Ａの一部分と共に、
１つの５１２Ｋアレイだけに符号を付している。センス
・アンプの一部分が各々のアレイに接している。各々の
４メガビットのブロックには１，０００個（１Ｋ）のメ
モリ・セルと２，０００個（２Ｋ）のワード線とがある
。４メガビットのブロックにあるビット線の数は２，０
００程度である。符号を付した５１２Ｋのアレイ及びそ
れに関連するセンス・アンプＳ／Ａを更に分解して詳し
く示してあり、その図でビット線ＢＬは捩り形である。 各々の５１２Ｋアレイには、１２８個のメモリ・セルと
２５６個のワード線とがある。ワード線ＷＬＩＮＥ及び
ビット線ＹＳＥＬＥＣＴが、夫々の行復号器及び列復号
器ＹＤＥＣによって選択されるワード線及びビット線を
示す。 図示の様に、ビット線とワード線の交差が、選ばれたメ
モリ・セルの場所を示す。ＲＥＤＵＮ　　ＢＩＴＬＩＮ
ＥＳと記した密な間隔の垂直線の小さな一部分は、冗長
なメモリ・セルに対するビット線を示す。アドレス、制
御及び入力／出力（Ｉ／Ｏ）に対するボンド・パッド３
が、チップ２の中央に沿った小さな四角によって示され
ている。幅の広いデータ通路回路の場所が図示の様に示
されている。

【０００６】６４メガビットＤＲＡＭを構成するこの発
明について図３に示したのに代わる２番目の好ましい配
置が、図４の略図に示されている。冗長なブロックの位
置は図３に示したものとは異なる。冗長なブロックが列
復号器（ＹＤＥＣ）の近くにあることに注意されたい。 冗長なブロックを列復号器の近くのこの様に位置ぎめす
ることにより、メモリの動作速度を高めることができる
。

【０００７】ＤＲＡＭのメモリ・セルは、データの消滅
を防ぐ為に、リフレッシュしなければならない。一般的
に、この為、セルのワード線を付勢して、セルのビット
線がセンスアンプを介してセルにデータを再び挿入する
ことができる様にする。メモリ・セルのリフレッシュは
、セルからデータを読取った後に必要である。キャパシ
タの洩れを通じてメモリの記憶が失われるのを防止する
為にも、日常的にリフレッシュが必要である。６４メガ
ビットＤＲＡＭの好ましい実施例のリフレッシュ動作は
、一度に８Ｋのメモリ・セルがリフレッシュされる様に
なっている。これは言換えると、６４メガビットのチッ
プの４本のワード線（各々のワード線に２Ｋのメモリ・
セルがある）が同時にリフレッシュされることになる。 列アドレス・プログラム（ＣＡ　　ＰＲＯＧ）が信号ビ
ットＣＡ又はＣＡ　　を発生し、これは関連するセルの
データをそこから希望する任意のワード線を含む４つの
ワード線をリフレッシュの為に選択することができる様
にする。図５は、考ええられる１つの方式を示す略図で
、リフレッシュの為にワード線を選択するの信号ビット
を使うことを示している。対角線上に配置された一対の
１６メガビット象限からの２本のワード線のメモリ・セ
ルがリフレッシュされる。例えば、信号ビットＣＡが論
理高である時、その補数である信号ビットＣＡ　　は論
理低である。従って、図５に示す方式では、１６メガビ
ット象限１にある２本のワード線が、１６メガビット象
限４にある２本のワード線と共にリフレッシュされる。 この代わりに、信号ビットＣＡ　　が論理高である時、
その補数である信号ビットＣＡ４　が論理低であり、従
って２つの１６メガビット象限２及び３の２本のワード
線がリフレッシュされる。信号ビットＣＡ及びＣＡ　　
の論理状態について上に述べた何れの場合も、リフレッ
シュの為に選択されたセルに対する１本のワード線は、
そこから上方を読取る為に選択されたセルに対するワー
ド線である。選択されたワード線のセルのリフレッシュ
は、選択されたセルの上方が読取られた後に行なわれる
。選択されたセルの行アドレスが不良のワード線を持つ
ものとして回路（図面に示していない）によって同定さ
れたアドレスに対応する場合、そのセルと冗長なワード
線のセルとの交換は、次に述べる様に行われる。

【０００８】図６は行冗長方式のブロック図である。図
示の様に、夫々及び左及び右の予備行アレイと呼ぶ冗長
の行４が、８本のワード線（ＷＬ）の２グループ、１６
　　ＷＬの１グループ、及び３２　　ＷＬの１グループ
に夫々分割される。１，２，３及び４と記した復号器で
構成される付能回路が、１，２，３及び４と記した冗長
なワード線ブロックを付能して、複数個のレーザ・リン
ク復号器から受取った信号に基づいて、４メガビット・
ブロック内にあるワード線の行のメモリの交換を行なう
。復号器の代わりに、付能回路は駆動器で構成してもよ
く、この場合予備の行アレイに於る冗長な行の選択は、
複数個のレーザ・リンク復号器によって決定される。図
６には８個のレーザ・リンク復号器しか示していないが
、その数を少なくしても多くしてもよい。ワード線に沿
った冗長なメモリは、冗長でない、即ち主たるメモリ・
アレイからのアドレスの一部分によってアドレス可能で
ある。従って、主メモリからの現在のアドレスが例えば
１２ビット長であるが、冗長なメモリは、１２ビット長
の現在のアドレスの最下位の２乃至４ビットを反映する
ものであってよい２乃至４ビットによってアドレスする
ことができる。ワード線ブロック１は、行アドレスＲＡ
０乃至ＲＡ１によってアドレス可能な３２本のワード線
を有する。ワード線ブロック２は、行アドレスＲＡ０乃
至ＲＡ３によってアドレス可能な１６本のワード線を有
する。ワード線ブロック３は行アドレスＲＡ０乃至ＲＡ
２によってアドレス可能な８本のワード線を有する。ワ
ード線ブロック４は行アドレスＲＡ０乃至ＲＡ２によっ
てアドレス可能な８本のワード線を有する。上に述べた
アドレス能力の結果として、例えば１番目の４メガビッ
ト・ブロックの行３−１０が不良であった場合、レーザ
・リンク復号器１乃至４の何れかが、これらの不良の行
を、ＲＡ０−ＲＡ４によってアドレスされる冗長ブロッ
ク１にある利用し得る３２個のワード線行の冗長なメモ
リに交換することができる。例えば、１番目のブロック
の不良の行３−１０の他に、２番目の４メガビット・ブ
ロックの行３−１０が不良である場合、復号器５又は６
が、２番目のブロックにある不良の行を、ＲＡ０−ＲＡ
３によってアドレスされる冗長ブロック２にある利用し
得る１６個のワード線行の冗長なメモリからの冗長な行
と交換することができる。更に、３番目の４メガビット
・ブロックの行３−１０が更に不良である場合、復号器
７が３番目のブロックにある不良の行を、ＲＡ０−ＲＡ
２によってアドレスされる冗長ブロック３にある利用し
得る８個のワード線行の冗長なメモリからの冗長な行と
交換することができる。１番目、２番目および３番目の
ブロックにある不良の行３−１０の他に、４番目の４メ
ガビット・メモリ・ブロックにある行３−１０が不良で
ある場合、復号器８が、４番目のメモリ・ブロックにあ
る不良の行を、ＲＡ０−ＲＡ２によってアドレスされる
冗長ブロック４にある利用し得る８個のワード線行の冗
長なメモリからの冗長な行と交換することができる。図
示の様に、冗長なワード線ブロックは右側又は左側の予
備の行アレイの何れかにある。右側又は左側の予備の行
の選択は、行アドレスＲＡ１１及びその補数ＲＡ１１　
　によって決定され、アドレス・ビットが高信号であれ
ば、対応する予備の行アレイが選択される。メモリに対
する最適の交換方式は、線形プログラミング又はその他
の方式を用いて、コンピュータ・プログラム９（図６に
ＰＲＯＧとして示す）によって決定することができる。 この代わりに、この発明のこう云う一面を実施するのに
、コンピュータ・プログラムは必要ではない。従って、
人間であるオペレータが交換の順序を決定することがで
きる。

【０００９】図７は行冗長レーザ・リンク復号器の回路
図を示す。何れも３９と記した複数個のｎチャンネル形
電界効果トランジスタが、冗長選択信号線ＲＤＸＳＥＬ
及び回路のアースの間に結合されている。各々のトラン
ジスタ３９の代わりにｐチャンネル形電界効果トランジ
スタを使ってもよい。更に、トランジス３９の代わりに
、バイポーラ・トランジスタを使い、ゲート接続に置換
え、ドレイン及びソース接続の或る組合せをコレクタ・
エミッタ接続に置換えることができる。何れもＡに続く
数で表わした復号器の部分回路が、関連するトランジス
タ３９のゲートに接続されている。ｐチャンネル形プリ
チャージ・トランジスタ４０のソースを回路の電源電圧
Ｖｃｃに接続し、そのドレインを線ＲＤＸＳＥＬに接続
する。プリチャージ信号ＰＣをトランジスタ４０のゲー
トに送出す。プリチャージ信号ＰＣがトランジスタ４０
をターンオンし、この結果プリチャージ線ＲＤＸＳＥＬ
が論理高レベルになる。ヒューズ４４が、トランジスタ
３９及びトランジスタ４０を含む隣合ったトランジスタ
のドレインの間に接続される。トランジスタ４５，４７
がアースに接続され、何れも夫々ヒューズ４９，５１を
介して線ＲＤＸＳＥＬに結合されている。トランジスタ
４５，４７が夫々のヒューズ４９，５１と共に、そのＲ
ＤＸＳＥＬ線を低にすることにより、特定の復号器を不
作動にするように構成することができることに注意され
たい。トランジスタ４５，４７に対する入力をＩＡ１２
及びＩＡ１２　　と記してある。図７の四角４２は、代
表的な復号器の部分回路Ａの詳細図である。四角４２に
示す様に、各々の部分回路Ａは出力ＯＵＴ及び入力ＩＮ
及びＩＮ　　を持ち、これらの入力が夫々のｎチャンネ
ル形トランジスタ４６，４８に接続される。部分回路Ａ
の各々の出力ＯＵＴが、３９と記したトランジスタ内の
１つの関連するゲートに接続される。トランジスタ４８
のゲートがインバータ５０の出力に接続され、トランジ
スタ４８のゲートがインバータ５０の出力に接続される
。 トランジスタ５２のゲートがインバータ５０の出力に接
続される。ｎチャンネル形プルダウン・トランジスタ５
２のドレインがヒューズ５４を介して電源電圧Ｖｃｃに
結合され、それがインバータ５０の入力及びトランジス
タ４６のゲートに接続される。部分回路Ａのヒューズ５
４は、交換を必要とするメモリ行のアドレスの２進１に
対応してとばされる。２進アドレス・ビットに対応する
信号が、アドレス・ビットの補数に対応する信号と共に
、関連する部分回路Ａの入力ＩＮ及びＩＮ　　に夫々供
給される。論理高信号は、論理１ビットに対応し、論理
低信号は論理０ビットに対応する。図７によって２１２
個のめもり一が表わされ、アドレスの最下位ビットに対
応する信号が部分回路Ａ０に伝達され、次に続くビット
に対応する各々の信号が、この符号の数字部分を１ずつ
増加した部分回路Ａに伝達される。例えば、アドレスの
１２番目のビットに対応する信号が、アドレスの１２番
目のビットの補数に対応する信号と共に、部分回路Ａ１
１の入力ＩＮ及びＩＮ　　に夫々伝達される。同様に、
アドレスの５番目のビットに対応する信号が、アドレス
の５番目のビットの補数に対応する信号と共に、部分回
路Ａ４の入力ＩＮ及びＩＮ　　に伝達される。例えば１
６メガビットのメモリ象限の全てのアドレスに対応する
信号が、上に述べた様にして部分回路Ａの入力に伝達さ
れる。

【００１０】高信号が入力ＩＮに送られ、関連する部分
回路Ａのヒューズ５４がとんでいない場合、インバータ
５０がトランジスタ４８をオフに保ち、こうして入力Ｉ
Ｎ　　の論理低信号が出力ＯＵＴへ行かない様にする。 更に、トランジスタ５２はターンオフ保たれる。入力Ｉ
Ｎの論理高信号が出力ＯＵＴに伝達され、ゲートが部分
回路Ａに接続されたトランジスタ３９が、線ＲＤＸＳＥ
Ｌの電圧をプリチャージ・レベルから引下げ、こうして
、現在のアドレスの行（その対応する信号がこの時部分
回路Ａに入力されている）が交換を必要としないことを
表わす。そのヒューズ５４がとんでいない部分回路Ａの
入力ＩＮに論理低信号が入ると、トランジスタ４８，５
２が遮断される。論理低信号が出力ＯＵＴへ通過し、こ
うして線ＲＤＸＳＥＬの電圧を引下げない。これは、更
に後に説明する様に、行を冗長な行によって交換するこ
とにつながる様な状態である。然し、部分回路Ａのヒュ
ーズ５４がとんでいる場合、その部分回路Ａの入力ＩＮ
の論理高信号は出力ＯＵＴに伝達されない。これは、電
圧Ｖｃｃとそのゲートの間の接続が終了している為に、
トランジスタ４６がターンオフになり、インバータ５０
がトランジスタ４８をターンオンして、入力ＩＮ　　の
信号（今の場合は論理低）が出力ＯＵＴに達する様にし
、その結果線ＲＤＸＳＥＬを引下げないからである。更
に、ヒューズ５４がとんでいる場合、ＩＮ　　の何れか
の信号が、論理高である（又はその代わりに入力ＩＮの
信号が論理低である）場合、そのゲート論理高の入力Ｉ
Ｎ　　の信号を持つ部分回路Ａの出力に接続されている
トランジスタ３９が、線ＲＤＸＳＥＬを引下げ、こうし
て現在の行アドレスに対応する行の交換の必要がないこ
とを表わす。

【００１１】行アドレスに対応する信号が部分回路Ａに
入力された後に線ＲＤＸＳＥＬが高にとどまる場合、こ
れは、現在の行アドレスの行が、この発明の行冗長レー
ザ・リンク復号器に関連する冗長の行によって置換える
ことを必要とすることを示すのに十分である。或るブロ
ック内の２つ又は更に多くの行が交換を必要とする場合
、ヒューズ４４をとばして、復号器が、不良の行、それ
に先行する全ての行、その後別の最上位ビット・アドレ
までの全ての行、及びその中間にある全ての行に対する
冗長のメモリ行を選択することができる様にする。従っ
て、ブロックの３番目及び１０番目の行が冗長の行で交
換する必要がある場合、ヒューズ４４４　をとばし、行
１乃至３１に交換する為の冗長の行を選択する。更に、
図６について説明した冗長交換方式は、主メモリ・アレ
イ内のどこかにあるメモリの交換に使う為に用いること
ができる。例えば、ヒューズ４４５　をとばすことによ
り、主メモリ・ブロック内にある最初の３２行を交換す
ることが可能であるが、レーザ・リンク復号器で不良と
確認されたアドレスに応じて、３２個のメモリ行の別の
グループを交換することが可能である。例えば、レーザ
・リンク復号器３は、１，０３５番目のアドレスを不良
と確認することがある。この不良のアドレスの他に、そ
のすぐ近くに不良である他のアドレスが存在する場合、
ヒューズ４４５　をとばして、１，００３番目乃至１，
０３５番目のメモリ行を交換することができる。

【００１２】この発明を好ましい実施例について詳しく
説明したが、この説明が例に過ぎず、この発明を制約す
るものと解してはならないことを承知されたい。更に以
上の説明を読めば、当業者であれば、この発明の実施例
の細部の色々な変更並びにこの発明のその他の実施例が
容易に考えられよう。例えば、以上ＤＲＡＭの場合につ
いてこの発明を説明したが、固定メモリ及び静止形ラン
ダムアクセス・メモリを含む任意のメモリに対する冗長
方式として使うことができる。更に、ｐチャンネル形ト
ランジスタ、ｎチャンネル形トランジスタ及びバイポー
ラ・トランジスタ（ｎ形でもｐ形でも）は全体に亘り、
互いに置換えることができる。更に、レーザによってと
ばすことができるヒューズを説明したが、電気的にとば
すヒューズの様な他の形式のヒューズも考えられる。こ
の様な全ての変更及びその他の実施例も、特許請求の範
囲に云うこの発明の範囲内に属すると考えられる。以上
の説明に関連して、この発明は下記の実施態様を有する
。

【００１３】（１）　複数個のトランジスタと、該複数
個のトランジスタの各々に共通であって、それらに接続
されている信号線と、何れも前記複数個のトランジスタ
の内の関連する１つに接続されていて、ヒューズを含む
複数個の入力回路と、互いに直列に接続されている共に
前記複数個のトランジスタの内の関連する１つにも接続
されている複数個のヒューズとを有する復号器。

【００１４】（２）　（１）　項に記載した復号器に於
て、各々のヒューズがレーザでとばすことができる復号
器。

【００１５】（３）　（１）　項に記載した復号器に於
て、信号線に接続されるプリチャージ回路を有する復号
器。

【００１６】（４）　（１）　項に記載した復号器に於
て、各々の入力回路が、第１，第２及び第３のトランジ
スタを含み、第１のトランジスタがインバータの出力及
び入力回路のヒューズに接続され、第２のトランジスタ
がインバータの入力及び入力回路のヒューズに接続され
、第３のトランジスタが第１及び第２のトランジスタに
接続されている復号器。

【００１７】（５）　（１）　項に記載した復号器に於
て、復号器を不作動にする回路を有し、該回路は一対の
トランジスタを有し、各々トランジスタは、対の他方と
は入力信号の補数を受取る様に作用し、更に信号線に接
続された一対のヒューズを有し、該対の各々のヒューズ
が前記対の関連するトランジスタに接続されている復号
器。

【００１８】（６）　（１）　項に記載した復号器に於
て、各々のトランジスタがｎチャンネル形トランジスタ
である復号器。

【００１９】（７）　（１）　項に記載した復号器に於
て、各々のトランジスタがｐチャンネル形トランジスタ
である復号器。

【００２０】（８）　（１）　項に記載した復号器に於
て、各々のトランジスタがバイポーラ・トランジスタで
ある復号器。

【００２１】（９）　（４）　項に記載した復号器に於
て、第１のトランジスタのベースがインバータの出力及
び第３のトランジスタに接続され、第１のトランジスタ
のドレインが入力回路のヒューズ、第２のトランジスタ
のゲート及びインバータの入力に接続されている復号器
。

【００２２】（１０）　　複数個のヒューズの状態に関
連して、多数のメモリ・セル位置の交換ができる様にす
るメモリ冗長方式の為の復号器を説明した。

【図面の簡単な説明】

【図１】従来のダイナミック・ランダムアクセス・メモ
リ（ＤＲＡＭ）冗長方式の略図。

【図２】この発明の第１の好ましい実施例のＤＲＡＭ冗
長方式を示す略図。

【図３】６４メガビットＤＲＡＭを構成するこの発明の
第１の好ましい配置図で、選ばれた部品を分解図で示す
。

【図４】６４メガビットＤＲＡＭを構成するこの発明の
図３に示したのとはべつの第２の好ましい配置図。

【図５】リフレッシュの為のワード線の選択に信号ビッ
トを使うことを示す１つの方式を示す略図。

【図６】行冗長方式のブロック図。

【図７】行冗長レーザ・リンク復号器の回路図。

【符号の説明】

３９，４０　　トランジスタ ４２　　　　　　　　部分回路 ４４　　　　　　　　ヒューズ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数個のトランジスタと、該複数個の
   トランジスタの各々に共通であって、それらに接続され
   ている信号線と、何れも前記複数個のトランジスタの内
   の関連する１つに接続されていて、ヒューズを含む複数
   個の入力回路と、互いに直列に接続されている共に前記
   複数個のトランジスタの内の関連する１つにも接続され
   ている複数個のヒューズとを有する復号器。