JP2963789B2 - 復号器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は集積回路の分野、特に
メモリに関する。

【０００２】

【従来の技術及び課題】図１は従来のダイナミック・ラ
ンダムアクセス・メモリ（ＤＲＡＭ）の冗長方式を示す
略図で、ＭＢと記した各々のメモリ・ブロックには確認
用の添字が付してあり、何れもメモリ・ブロックに関連
した複数個の冗長なメモリ・ブロックＲＢにも同じ添字
を付してある。各々の冗長なメモリ・ブロックＲＢ及び
それに関連するメモリ・ブロックＭＢはビット線を共有
する（各々のビット線がＢＬで示されている）。図１に
複数個のセンスアンプも示されており、各々のセンスア
ンプＳ／Ａは、関連するメモリ・ブロックに隣接して設
けられていてそれと同じ添字を付してある。冗長なメモ
リ・ブロックは交代的な記憶作用をするのに役立つ。例
えば、ワード線ＷＬ₁ 、又はメモリ・ブロックＭＢ₁ 内
でワード線ＷＬ₁ に沿ったメモリ・セルが不良である場
合、冗長なメモリ・ブロックＲＢ₁ にあるワード線ＷＬ
_{1 R} がその行（図面では垂直の列として示してある）の
メモリ・セル（各々の星印がメモリ・セルを表わす）と
共に使われる。

【０００３】

【発明の目的】この発明の目的は新規で改良された復号
器を提供することである。この発明の別の目的はメモリ
冗長方式に対する新規で改良された復号器を提供するこ
とである。この発明の上記並びにその他の目的及びその
特徴及び利点は、以下図面について詳しく説明する所か
ら明らかになろう。図面に全体に亘り、該当する場合、
参照数字は一貫して用いられている。

【０００４】

【課題を解決する為の手段及び作用】上に述べたこの発
明の目的が、部分回路入力を受取る一連のトランジスタ
で構成された復号器によって達成される。各々の部分回
路はヒューズを持っており、これは特定のアドレス状態
に対応して（即ち、１又は０に）セットされている。従
って、復号器は特定のアドレスに応答する。復号器がト
ランジスタに対する共通線に接続され、対応する部分回
路にビット毎に入力された現在のアドレスが、主たるメ
モリの交換が決定されているアドレスと合う時、必要な
状態が達成される。必要な状態にある共通線が、駆動器
を作動して、冗長の交換用メモリを作動することができ
る。各々の復号器はそのトランジスタの一部分に関連し
た複数個のヒューズを持っており、これは、現在のアド
レスに先行する全てのメモリ位置のセグメントを交換す
る様な形で設定することができる。

【０００５】

【実施例】図２はこの発明の第１の好ましい実施例のＤ
ＲＡＭ冗長方式の略図である。図示の様に、複数個のメ
モリ・ブロックに対して１つの冗長なメモリ・ブロック
ＲＢしか必要としない。冗長なメモリ・ブロックＲＢ
は、冗長なブロック及び関連するメモリ・ブロックのビ
ット線が共有であった従来とは異なり、それ自身の独立
のビット線（何れもＢＬと記す）を持っている。この場
合、局部入力／出力（Ｌ Ｉ／Ｏ）データ線は、冗長な
メモリ・ブロックＲＢ及び複数個のメモリ・ブロックＭ
Ｂが共有する。メモリ・ブロックＭＢ₁ のワード線ＷＬ
₁ に関連する欠陥があった場合、冗長なブロックからの
ワード線ＷＬ_{1 R} を冗長なブロックＲＢにある関連する
メモリ・セルと共に使う。この代わりに、冗長なブロッ
クＲＢを使うことにより、任意の他のブロックからのワ
ード線及びメモリ・セルを交換することができる。補正
することができるワード線及び関連する回路（即ち、メ
モリ・セル）の数は、冗長なブロックにあるワード線及
び関連する回路の数に関係する。即ち、冗長なブロック
が５行のメモリ・セルを持っていれば、どのメモリ・ブ
ロックからでも、５本のワード線及びそれに関連するセ
ルを補正することができる。図３は６４メガビットＤＲ
ＡＭを構成したこの発明の第１の好ましい配置図であっ
て、選ばれた部品を分解図で示している。図３の６４メ
ガビットＤＲＡＭには、８，０００個（８Ｋ）のメモリ
・セル１６，０００個（１６Ｋ）のワード線及び２，０
００個（２Ｋ）のセンスアンプ（Ｓ／Ａ）がある。図示
の様に、破線に沿った一部分の分解図が、１つの１６メ
ガビット象限２を詳しく示している。各々の１６メガビ
ット象限には４，０００個（４Ｋ）のメモリ・セルと
８，０００個（８Ｋ）のワード線がある。各々の１６メ
ガビット・メモリ象限に対し、冗長な行４のブロックが
ある。この例では、冗長な行の各々のブロック４には、
６４個の冗長なメモリの行がある。各々の１６メガビッ
ト象限２が４つの４メガビット（４Ｍ）メモリ・ブロッ
クに仕切られ、各々のブロックは４つの５１２キロビッ
ト（５１２Ｋ）メモリ・アレイを有する。図示の様に、
破線に沿ったメモリの別の分解図が、４メガビットのメ
モリ・ブロックを詳しく示している。図面を分かり易く
する為、センス・アンプＳ／Ａの一部分と共に、１つの
５１２Ｋアレイだけに符号を付している。センス・アン
プの一部分が各々のアレイに接している。各々の４メガ
ビットのブロックには１，０００個（１Ｋ）のメモリ・
セルと２，０００個（２Ｋ）のワード線とがある。４メ
ガビットのブロックにあるビット線の数は２，０００程
度である。符号を付した５１２Ｋのアレイ及びそれに関
連するセンス・アンプＳ／Ａを更に分解して詳しく示し
てあり、その図でビット線ＢＬは捩り形である。各々の
５１２Ｋアレイには、１２８個のメモリ・セルと２５６
個のワード線とがある。ワード線ＷＬＩＮＥ及びビット
線ＹＳＥＬＥＣＴが、夫々の行復号器及び列復号器ＹＤ
ＥＣによって選択されるワード線及びビット線を示す。
図示の様に、ビット線とワード線の交差が、選ばれたメ
モリ・セルの場所を示す。ＲＥＤＵＮ ＢＩＴＬＩＮＥ
Ｓと記した密な間隔の垂直線の小さな一部分は、冗長な
メモリ・セルに対するビット線を示す。アドレス、制御
及び入力／出力（Ｉ／Ｏ）に対するボンド・パッド３
が、チップ２の中央に沿った小さな四角によって示され
ている。幅の広いデータ通路回路の場所が図示の様に示
されている。

【０００６】６４メガビットＤＲＡＭを構成するこの発
明について図３に示したのに代わる２番目の好ましい配
置が、図４の略図に示されている。冗長なブロックの位
置は図３に示したものとは異なる。冗長なブロックが列
復号器（ＹＤＥＣ）の近くにあることに注意されたい。
冗長なブロックを列復号器の近くのこの様に位置ぎめす
ることにより、メモリの動作速度を高めることができ
る。

【０００７】ＤＲＡＭのメモリ・セルは、データの消滅
を防ぐ為に、リフレッシュしなければならない。一般的
に、この為、セルのワード線を付勢して、セルのビット
線がセンスアンプを介してセルにデータを再び挿入する
ことができる様にする。メモリ・セルのリフレッシュ
は、セルからデータを読取った後に必要である。キャパ
シタの洩れを通じてメモリの記憶が失われるのを防止す
る為にも、日常的にリフレッシュが必要である。６４メ
ガビットＤＲＡＭの好ましい実施例のリフレッシュ動作
は、一度に８Ｋのメモリ・セルがリフレッシュされる様
になっている。これは言換えると、６４メガビットのチ
ップの４本のワード線（各々のワード線に２Ｋのメモリ
・セルがある）が同時にリフレッシュされることにな
る。列アドレス・プログラム（ＣＡ ＰＲＯＧ）が信号
ビットＣＡ又はＣＡ を発生し、これは関連するセルの
データをそこから希望する任意のワード線を含む４つの
ワード線をリフレッシュの為に選択することができる様
にする。図５は、考ええられる１つの方式を示す略図
で、リフレッシュの為にワード線を選択するの信号ビッ
トを使うことを示している。対角線上に配置された一対
の１６メガビット象限からの２本のワード線のメモリ・
セルがリフレッシュされる。例えば、信号ビットＣＡが
論理高である時、その補数である信号ビットＣＡ は論
理低である。従って、図５に示す方式では、１６メガビ
ット象限１にある２本のワード線が、１６メガビット象
限４にある２本のワード線と共にリフレッシュされる。
この代わりに、信号ビットＣＡ が論理高である時、そ
の補数である信号ビットＣＡ₄ が論理低であり、従って
２つの１６メガビット象限２及び３の２本のワード線が
リフレッシュされる。信号ビットＣＡ及びＣＡ の論理
状態について上に述べた何れの場合も、リフレッシュの
為に選択されたセルに対する１本のワード線は、そこか
ら上方を読取る為に選択されたセルに対するワード線で
ある。選択されたワード線のセルのリフレッシュは、選
択されたセルの上方が読取られた後に行なわれる。選択
されたセルの行アドレスが不良のワード線を持つものと
して回路（図面に示していない）によって同定されたア
ドレスに対応する場合、そのセルと冗長なワード線のセ
ルとの交換は、次に述べる様に行われる。

【０００８】図６は行冗長方式のブロック図である。図
示の様に、夫々及び左及び右の予備行アレイと呼ぶ冗長
の行４が、８本のワード線（ＷＬ）の２グループ、１６
ＷＬの１グループ、及び３２ ＷＬの１グループに夫
々分割される。１，２，３及び４と記した復号器で構成
される付能回路が、１，２，３及び４と記した冗長なワ
ード線ブロックを付能して、複数個のレーザ・リンク復
号器から受取った信号に基づいて、４メガビット・ブロ
ック内にあるワード線の行のメモリの交換を行なう。復
号器の代わりに、付能回路は駆動器で構成してもよく、
この場合予備の行アレイに於る冗長な行の選択は、複数
個のレーザ・リンク復号器によって決定される。図６に
は８個のレーザ・リンク復号器しか示していないが、そ
の数を少なくしても多くしてもよい。ワード線に沿った
冗長なメモリは、冗長でない、即ち主たるメモリ・アレ
イからのアドレスの一部分によってアドレス可能であ
る。従って、主メモリからの現在のアドレスが例えば１
２ビット長であるが、冗長なメモリは、１２ビット長の
現在のアドレスの最下位の２乃至４ビットを反映するも
のであってよい２乃至４ビットによってアドレスするこ
とができる。ワード線ブロック１は、行アドレスＲＡ０
乃至ＲＡ１によってアドレス可能な３２本のワード線を
有する。ワード線ブロック２は、行アドレスＲＡ０乃至
ＲＡ３によってアドレス可能な１６本のワード線を有す
る。ワード線ブロック３は行アドレスＲＡ０乃至ＲＡ２
によってアドレス可能な８本のワード線を有する。ワー
ド線ブロック４は行アドレスＲＡ０乃至ＲＡ２によって
アドレス可能な８本のワード線を有する。上に述べたア
ドレス能力の結果として、例えば１番目の４メガビット
・ブロックの行３−１０が不良であった場合、レーザ・
リンク復号器１乃至４の何れかが、これらの不良の行
を、ＲＡ０−ＲＡ４によってアドレスされる冗長ブロッ
ク１にある利用し得る３２個のワード線行の冗長なメモ
リに交換することができる。例えば、１番目のブロック
の不良の行３−１０の他に、２番目の４メガビット・ブ
ロックの行３−１０が不良である場合、復号器５又は６
が、２番目のブロックにある不良の行を、ＲＡ０−ＲＡ
３によってアドレスされる冗長ブロック２にある利用し
得る１６個のワード線行の冗長なメモリからの冗長な行
と交換することができる。更に、３番目の４メガビット
・ブロックの行３−１０が更に不良である場合、復号器
７が３番目のブロックにある不良の行を、ＲＡ０−ＲＡ
２によってアドレスされる冗長ブロック３にある利用し
得る８個のワード線行の冗長なメモリからの冗長な行と
交換することができる。１番目、２番目および３番目の
ブロックにある不良の行３−１０の他に、４番目の４メ
ガビット・メモリ・ブロックにある行３−１０が不良で
ある場合、復号器８が、４番目のメモリ・ブロックにあ
る不良の行を、ＲＡ０−ＲＡ２によってアドレスされる
冗長ブロック４にある利用し得る８個のワード線行の冗
長なメモリからの冗長な行と交換することができる。図
示の様に、冗長なワード線ブロックは右側又は左側の予
備の行アレイの何れかにある。右側又は左側の予備の行
の選択は、行アドレスＲＡ１１及びその補数ＲＡ１１
によって決定され、アドレス・ビットが高信号であれ
ば、対応する予備の行アレイが選択される。メモリに対
する最適の交換方式は、線形プログラミング又はその他
の方式を用いて、コンピュータ・プログラム９（図６に
ＰＲＯＧとして示す）によって決定することができる。
この代わりに、この発明のこう云う一面を実施するの
に、コンピュータ・プログラムは必要ではない。従っ
て、人間であるオペレータが交換の順序を決定すること
ができる。

【０００９】図７は行冗長レーザ・リンク復号器の回路
図を示す。何れも３９と記した複数個のｎチャンネル形
電界効果トランジスタが、冗長選択信号線ＲＤＸＳＥＬ
及び回路のアースの間に結合されている。各々のトラン
ジスタ３９の代わりにｐチャンネル形電界効果トランジ
スタを使ってもよい。更に、トランジス３９の代わり
に、バイポーラ・トランジスタを使い、ゲート接続に置
換え、ドレイン及びソース接続の或る組合せをコレクタ
・エミッタ接続に置換えることができる。何れもＡに続
く数で表わした復号器の部分回路が、関連するトランジ
スタ３９のゲートに接続されている。ｐチャンネル形プ
リチャージ・トランジスタ４０のソースを回路の電源電
圧Ｖｃｃに接続し、そのドレインを線ＲＤＸＳＥＬに接
続する。プリチャージ信号ＰＣをトランジスタ４０のゲ
ートに送出す。プリチャージ信号ＰＣがトランジスタ４
０をターンオンし、この結果プリチャージ線ＲＤＸＳＥ
Ｌが論理高レベルになる。ヒューズ４４が、トランジス
タ３９及びトランジスタ４０を含む隣合ったトランジス
タのドレインの間に接続される。トランジスタ４５，４
７がアースに接続され、何れも夫々ヒューズ４９，５１
を介して線ＲＤＸＳＥＬに結合されている。トランジス
タ４５，４７が夫々のヒューズ４９，５１と共に、その
ＲＤＸＳＥＬ線を低にすることにより、特定の復号器を
不作動にするように構成することができることに注意さ
れたい。トランジスタ４５，４７に対する入力をＩＡ１
２及びＩＡ１２ と記してある。図７の四角４２は、代
表的な復号器の部分回路Ａの詳細図である。四角４２に
示す様に、各々の部分回路Ａは出力ＯＵＴ及び入力ＩＮ
及びＩＮ を持ち、これらの入力が夫々のｎチャンネル
形トランジスタ４６，４８に接続される。部分回路Ａの
各々の出力ＯＵＴが、３９と記したトランジスタ内の１
つの関連するゲートに接続される。トランジスタ４８の
ゲートがインバータ５０の出力に接続され、トランジス
タ４８のゲートがインバータ５０の出力に接続される。
トランジスタ５２のゲートがインバータ５０の出力に接
続される。ｎチャンネル形プルダウン・トランジスタ５
２のドレインがヒューズ５４を介して電源電圧Ｖｃｃに
結合され、それがインバータ５０の入力及びトランジス
タ４６のゲートに接続される。部分回路Ａのヒューズ５
４は、交換を必要とするメモリ行のアドレスの２進１に
対応してとばされる。２進アドレス・ビットに対応する
信号が、アドレス・ビットの補数に対応する信号と共
に、関連する部分回路Ａの入力ＩＮ及びＩＮ に夫々供
給される。論理高信号は、論理１ビットに対応し、論理
低信号は論理０ビットに対応する。図７によって２ ¹²個
のめもり一が表わされ、アドレスの最下位ビットに対応
する信号が部分回路Ａ０に伝達され、次に続くビットに
対応する各々の信号が、この符号の数字部分を１ずつ増
加した部分回路Ａに伝達される。例えば、アドレスの１
２番目のビットに対応する信号が、アドレスの１２番目
のビットの補数に対応する信号と共に、部分回路Ａ１１
の入力ＩＮ及びＩＮ に夫々伝達される。同様に、アド
レスの５番目のビットに対応する信号が、アドレスの５
番目のビットの補数に対応する信号と共に、部分回路Ａ
４の入力ＩＮ及びＩＮ に伝達される。例えば１６メガ
ビットのメモリ象限の全てのアドレスに対応する信号
が、上に述べた様にして部分回路Ａの入力に伝達され
る。

【００１０】高信号が入力ＩＮに送られ、関連する部分
回路Ａのヒューズ５４がとんでいない場合、インバータ
５０がトランジスタ４８をオフに保ち、こうして入力Ｉ
Ｎ の論理低信号が出力ＯＵＴへ行かない様にする。更
に、トランジスタ５２はターンオフ保たれる。入力ＩＮ
の論理高信号が出力ＯＵＴに伝達され、ゲートが部分回
路Ａに接続されたトランジスタ３９が、線ＲＤＸＳＥＬ
の電圧をプリチャージ・レベルから引下げ、こうして、
現在のアドレスの行（その対応する信号がこの時部分回
路Ａに入力されている）が交換を必要としないことを表
わす。そのヒューズ５４がとんでいない部分回路Ａの入
力ＩＮに論理低信号が入ると、トランジスタ４８，５２
が遮断される。論理低信号が出力ＯＵＴへ通過し、こう
して線ＲＤＸＳＥＬの電圧を引下げない。これは、更に
後に説明する様に、行を冗長な行によって交換すること
につながる様な状態である。然し、部分回路Ａのヒュー
ズ５４がとんでいる場合、その部分回路Ａの入力ＩＮの
論理高信号は出力ＯＵＴに伝達されない。これは、電圧
Ｖｃｃとそのゲートの間の接続が終了している為に、ト
ランジスタ４６がターンオフになり、インバータ５０が
トランジスタ４８をターンオンして、入力ＩＮ の信号
（今の場合は論理低）が出力ＯＵＴに達する様にし、そ
の結果線ＲＤＸＳＥＬを引下げないからである。更に、
ヒューズ５４がとんでいる場合、ＩＮ の何れかの信号
が、論理高である（又はその代わりに入力ＩＮの信号が
論理低である）場合、そのゲート論理高の入力ＩＮ の
信号を持つ部分回路Ａの出力に接続されているトランジ
スタ３９が、線ＲＤＸＳＥＬを引下げ、こうして現在の
行アドレスに対応する行の交換の必要がないことを表わ
す。

【００１１】行アドレスに対応する信号が部分回路Ａに
入力された後に線ＲＤＸＳＥＬが高にとどまる場合、こ
れは、現在の行アドレスの行が、この発明の行冗長レー
ザ・リンク復号器に関連する冗長の行によって置換える
ことを必要とすることを示すのに十分である。或るブロ
ック内の２つ又は更に多くの行が交換を必要とする場
合、ヒューズ４４をとばして、復号器が、不良の行、そ
れに先行する全ての行、その後別の最上位ビット・アド
レまでの全ての行、及びその中間にある全ての行に対す
る冗長のメモリ行を選択することができる様にする。従
って、ブロックの３番目及び１０番目の行が冗長の行で
交換する必要がある場合、ヒューズ４４₄ をとばし、行
１乃至３１に交換する為の冗長の行を選択する。更に、
図６について説明した冗長交換方式は、主メモリ・アレ
イ内のどこかにあるメモリの交換に使う為に用いること
ができる。例えば、ヒューズ４４₅ をとばすことによ
り、主メモリ・ブロック内にある最初の３２行を交換す
ることが可能であるが、レーザ・リンク復号器で不良と
確認されたアドレスに応じて、３２個のメモリ行の別の
グループを交換することが可能である。例えば、レーザ
・リンク復号器３は、１，０３５番目のアドレスを不良
と確認することがある。この不良のアドレスの他に、そ
のすぐ近くに不良である他のアドレスが存在する場合、
ヒューズ４４₅ をとばして、１，００３番目乃至１，０
３５番目のメモリ行を交換することができる。

【００１２】この発明を好ましい実施例について詳しく
説明したが、この説明が例に過ぎず、この発明を制約す
るものと解してはならないことを承知されたい。更に以
上の説明を読めば、当業者であれば、この発明の実施例
の細部の色々な変更並びにこの発明のその他の実施例が
容易に考えられよう。例えば、以上ＤＲＡＭの場合につ
いてこの発明を説明したが、固定メモリ及び静止形ラン
ダムアクセス・メモリを含む任意のメモリに対する冗長
方式として使うことができる。更に、ｐチャンネル形ト
ランジスタ、ｎチャンネル形トランジスタ及びバイポー
ラ・トランジスタ（ｎ形でもｐ形でも）は全体に亘り、
互いに置換えることができる。更に、レーザによってと
ばすことができるヒューズを説明したが、電気的にとば
すヒューズの様な他の形式のヒューズも考えられる。こ
の様な全ての変更及びその他の実施例も、特許請求の範
囲に云うこの発明の範囲内に属すると考えられる。以上
の説明に関連して、この発明は下記の実施態様を有す
る。

【００１３】(1) 複数個のトランジスタと、該複数個の
トランジスタの各々に共通であって、それらに接続され
ている信号線と、何れも前記複数個のトランジスタの内
の関連する１つに接続されていて、ヒューズを含む複数
個の入力回路と、互いに直列に接続されている共に前記
複数個のトランジスタの内の関連する１つにも接続され
ている複数個のヒューズとを有する復号器。

【００１４】(2) (1) 項に記載した復号器に於て、各々
のヒューズがレーザでとばすことができる復号器。

【００１５】(3) (1) 項に記載した復号器に於て、信号
線に接続されるプリチャージ回路を有する復号器。

【００１６】(4) (1) 項に記載した復号器に於て、各々
の入力回路が、第１，第２及び第３のトランジスタを含
み、第１のトランジスタがインバータの出力及び入力回
路のヒューズに接続され、第２のトランジスタがインバ
ータの入力及び入力回路のヒューズに接続され、第３の
トランジスタが第１及び第２のトランジスタに接続され
ている復号器。

【００１７】(5) (1) 項に記載した復号器に於て、復号
器を不作動にする回路を有し、該回路は一対のトランジ
スタを有し、各々トランジスタは、対の他方とは入力信
号の補数を受取る様に作用し、更に信号線に接続された
一対のヒューズを有し、該対の各々のヒューズが前記対
の関連するトランジスタに接続されている復号器。

【００１８】(6) (1) 項に記載した復号器に於て、各々
のトランジスタがｎチャンネル形トランジスタである復
号器。

【００１９】(7) (1) 項に記載した復号器に於て、各々
のトランジスタがｐチャンネル形トランジスタである復
号器。

【００２０】(8) (1) 項に記載した復号器に於て、各々
のトランジスタがバイポーラ・トランジスタである復号
器。

【００２１】(9) (4) 項に記載した復号器に於て、第１
のトランジスタのベースがインバータの出力及び第３の
トランジスタに接続され、第１のトランジスタのドレイ
ンが入力回路のヒューズ、第２のトランジスタのゲート
及びインバータの入力に接続されている復号器。

【００２２】(10) 複数個のヒューズの状態に関連し
て、多数のメモリ・セル位置の交換ができる様にするメ
モリ冗長方式の為の復号器を説明した。

【図面の簡単な説明】

【図１】従来のダイナミック・ランダムアクセス・メモ
リ（ＤＲＡＭ）冗長方式の略図。

【図２】この発明の第１の好ましい実施例のＤＲＡＭ冗
長方式を示す略図。

【図３】６４メガビットＤＲＡＭを構成するこの発明の
第１の好ましい配置図で、選ばれた部品を分解図で示
す。

【図４】６４メガビットＤＲＡＭを構成するこの発明の
図３に示したのとはべつの第２の好ましい配置図。

【図５】リフレッシュの為のワード線の選択に信号ビッ
トを使うことを示す１つの方式を示す略図。

【図６】行冗長方式のブロック図。

【図７】行冗長レーザ・リンク復号器の回路図。

【符号の説明】

３９，４０ トランジスタ ４２ 部分回路 ４４ ヒューズ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 11/401

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数個のトランジスタと、該複数個のト
   ランジスタの第１の組の各々に共通であって、それらに
   接続されている信号線と、何れも前記複数個のトランジ
   スタの内の関連する１つに接続されていて、第１のヒュ
   ーズを含む複数個の入力回路と、前記信号線と前記複数
   個のトランジスタの第２の組の内の１つとの間に直列に
   接続されている複数個の第２のヒューズであってそれぞ
   れ前記複数個のトランジスタの第２の組の内の関連する
   １つに接続されている前記複数個の第２のヒューズとを
   有する復号器。