CN1057543A - 用于动态随机存储器冗余设置的激光链路译码器 - Google Patents

Abstract

本文揭示了一种用于存储器冗余设置的译码器， 它允许按照多个熔断器的状态替换许多地址上的存 储单元。

Description

本发明属于集成电路领域，特别是针对存储器。

图1表示一种现有技术的动态随机存取存储器（DRAM）冗余设置（或冗余系统，redundancy scheme，下同）的示意图，这一设置包括主存储区间和多个冗余存储器区间，前者用带下标的MB标出，后者每个与一个存储区间相联，用带有同样下标的RB标出。每一存储器冗余区间RB同与它相关的存储区间MB共享位线（每一条位线表示为BL）。图1还表示了多个读出放大器，每一读出放大器S/A与相关的存储区间相邻并带有同样的下标，存储器冗余区间能提供多种用途，例如，若存储区间MB₁中的字线WL₁或在该字线WL₁上的存储单元损坏时，冗余存储区间RB₁中的字线WL_1R及其一排存储单元（图示为垂直的一列）就被采用（每一星号代表一个存储单元）。

本发明的一个目的是提供一种新的，改进的译码器。

本发明的另一目的是提供一种用于存储器冗余设置的新的、改进的译码器。

本发明的这些和其它目的及其特点和优点，从下列结合附图给出的详细说明中变得明显，图中使用了适当的标号。

本发明的上述目的是通过一系列从支路接收输入信号的晶体管所构成的译码器来完成的。每一支路包含一熔断丝，可按照具体的地址状态（即1或0）来设定。所以，译码器能够对特定的地址作出反应。译码器连接到一条与其晶体管相连的公共线，该公共线在当前地址（它是一位一位地输入到对应的支路上的）与主存储器决定要替换的地址相符时便达到一种必需的状态，处于该状态的公共线能够激励使冗余替换存储器工作的驱动器。每一译码器还包括多个只与其一部分晶体管相连的熔断丝，设定这些熔断丝，便可替换在当前地址以前所有存储单元中的一段。

图1表示一种现有技术的动态随机存取存储器（DRAM）冗余设置的示意图，

图2表示本发明的DRAM冗余安排的第一个推荐的实施例的示意图，

图3表示本发明实现的64兆位DRAM的第一个推荐的布局，其中某些选定的部件带有展开图，

图4表示本发明实现的64兆位DRAM的第二个推荐的布局，与图3中所示的有所不同，

图5是一种可能的安排的设置图，表明用信号位来选择刷新的字线，

图6表示行冗余安排的方框图，

图7表示所冗余激光链路译码器的示意图。

图2表示本发明的DRAM冗余安排的第一个推荐的实施例的示意图。如图所示，对多个存储区间只要求有一个存储器冗余区间RB。存储器冗余区间RB有其自己的独立位线（均标为BL），这与已有技术中冗余区间与相关的存储区间共享位线是不同的。这里，局部输入/输出（L I/O）数据线由存储器冗余区间RB和多个存储区间MB共享。若存储区间MB₁中的字线WL₁出现故障，则冗余区间的字线WL_1R与冗余区间RB中的相关存储单元一起使用。在其它情况下，也可以通过使用冗余区间RB来取代任一其它区间中的存储单元和字线。能够被修正的字线和相关电路（即存储单元）的数量取决于冗余区间中字线和相关电路的数量。这样，如果冗余区间具有5列存储单元，则可修正任一其它存储区间中的5条字线和相关的单元。

图3表示用本发明实现的64兆位DRAM的第一个推荐的布局，附有某些选定部件的展开图。在图3的64兆DRAM中有8000（8K）存储单元，16000（16K）字线和2000（2K）读出放大器（S/A），如图中所示，沿虚线的一个部分的展开图详细画出了一个16兆位的四分体2，在每一16兆四分体中有4000（4K）存储单元和8000（8K）字线。每个16兆位存储器的四分体有一个冗余行4的区间，在本例中，每一冗余行4的区间中有64行冗余存储器。每一16兆位的四分体2分成四个4兆位（4meg）的存储区间，每一区间包括四个512千位（512K）的存储阵列。如图所示，另一沿虚线的展开图详细画出了一个4兆的存储区间。为便于说明起见，仅标出了一个512K阵列与它的一组读出放大器S/A。每一阵列与一组读出放大器相接，在每一4兆区间内有1000（1K）存储单元和2000（2K）字线，一个4兆区间内的位线数量为2000数量级。图中标明的512K阵列及其相联的读出放大器S/A被展开为更详细的图，其中的位线BL是绞合型的。在每一512K阵列中有128个存储单元和256条字线，字线WLINE和位线YSELECT分别表示由对应的行译码器和列译码器YDEC选出的一条字线和一条位线，图中位线与字线相交处表明选中的存储单元的位置。一小段标明“冗余位线”的排列紧密的垂直线表示用于冗余存储单元的位线，用于地址、控制和输入/输出（I/O）的连接器用芯片2中央的一列小方块表示，宽带数据通路电路的位置则如图所示。

图4表示用本发明实现的64兆位DRAM的与图3不同的第二种推荐的布局，冗余区间的位置与图3所示的不同，注意冗余区间靠近列译码器（YDEC），冗余区间靠近列译码器的这一位置能够提高存储器的工作速度。

必须对DRAM的存储单元进行刷新以避免丢失数据，一般来说，这是通过对某个单元的字线通电以允许该单元的位线经读出放大器重新对这一单元送入数据来完成的。存储单元在其数据读出后要求刷新，为了防止用泄漏电容而丢失数据，也要求例行地进行刷新。在这一64兆DRAM推荐的实施例中，刷新操作为每次刷新8K存储单元，这就要求在64兆芯片上每次刷新四条字线（每条字线2K存储单元）。列地址程序（CA  PROG）提供信号位CA或CA_，用于选择刷新的四条字线，包括任意一条希望从中得到相关单元数据的字线。图5表示一种用信号位选择刷新字线的可能方法。它刷新处于对角位置的一对16兆四分体中两条字线上的存储单元。例如，当信号位CA为逻辑高时，与其互补的信号位CA_为逻辑低，结果，在图5所示的安排中，16兆四分体1的两条字线与16兆四分体4中的两条字线一起被刷新。反过来，当信号位CA_为逻辑高时，与其互补的信号位CA为逻辑低，由此使16兆四分体2和3中的两条字线被刷新。在上述对信号位CA和CA_逻辑状态给出的任一情形中，被选中刷新的单元所在的字线就是被选来读取信息的单元的字线，被选定字线上各单元的刷新在读出选定单元的信息之后进行。如果选中单元的行地址对应于由电路（未画出）判定为出故障的字线的地址，便按照下面的叙述用冗余字线的单元来取代该单元。

图6表示行冗余安排的方框图，如图所示，冗余行4分别表示为左右备用行阵列，各分成2组8字线（WL）、1组16字线和1组32字线，包括标号为1、2、3和4的译码器在内的使能电路，能使标号为1、2、3和4的冗余字线区间根据从多个激光链路译码器收到的信号来替换4兆区间内存储器的各行字线。一种替代的作法是，在使能电路中用驱动器代替译码器，而一组激光链路译码器则通过它们来确定备用行中的冗余行选择。尽管图6中仅画了8个激光链路译码器，也可以采用更多个或更少个，并可由来自非冗余的或主存储器阵列的一部分地址对字线上的冗余存储器编址。这样，尽管来自主存储器的当前地址是例如12位长，冗余存储器可以，例如，用2至4位来编址，这2至4位可以反映12位长的当前地址中的最后2至4个有效位。字线区间1包括32条可由行地址RA0至RA4编址的地址线，字线区间2包括16条可由行地址RA0至RA3编址的字线，字线区间3包括8条可由行地址RA0至RA2编址的字线，字线区间4包括4条可由行地址RA0至RA2编址的字线。根据上述的编址方法，假如，比方说第一个4兆区间的行3-10损坏时，激光链路译码器1至4中任何一个就能用由RA0-RA4编址的冗余区间1中冗余存储器的32行可用的字线来取代这些损坏的行。如果，除了第一区间损坏的行3-10外，第二个4兆区间的行3-10也损坏，则译码器5或6能够用由RA0-RA3编址的冗余区间2中冗余存储器的16行可用的字线来取代第2区间中这些损坏的行。而且，如果第三个4兆区间的行3-10也损坏的话，译码器7能用由RA0-RA2编址的冗余区间3中冗余存储器8行可用字线的冗余行来取代第三区间中损坏的行。若是除了第一、第二和第三区间中损坏的行3-10以外，第四个4兆存储区间的行3-10也损坏的话，译码器8能够用编址为RA0-RA2的冗余区间4中冗余存储器的8行可用字线的冗余行来取代第四存储区间中损坏的行。如图中所示，冗余的字线区间处于左或右备份行阵列中，左、右备份行的选择是由行地址RA11及其互补的RA11-来决定的，这样，在地址位上的高信号就表示选择某个对应的备份行阵列。最佳的存储器替换安排可以由采用线性规划或其它技术的计算机程序9（图6中表示为PROG）来确定，但并非必需用计算机程序来实施本发明的这一功能，也可以用人工操作来确定替换顺序。

图7表示一种行冗余激光链路译码器的示意图。多个标号为39的n沟道场效应晶体管连接在冗余选择信号线RDXSEL与电路的地线之间。或者，也可以采用P沟道场效应晶体管来作晶体管39，或者用双极型晶体管来作晶体管39，以基极连接代替栅极连接，以集电极发射极连接代替漏极和源极连接，每个译码器支路均标以A随带一个数字，连接到相关的晶体管39的栅极。P沟道的预充电晶体管40的源极连接到电路的电源电压V_cc，其漏极连接到线RDXSEL。预充电信号PC被送到晶体管40的栅极，使晶体管40导通，导致线RDXSEL被预充电至逻辑高电平。熔断丝44连接在相邻的晶体管的漏极之间，包括晶体管40和所有的晶体管39。晶体管45和47连接到地线，并且分别经熔断丝49和51连接到线RDXSEL。注意，晶体管45和47及其对应的熔断丝49和51可这样来配置，使它们能通过把RDXSEL线变为低电平而使某一个特定的译码器不工作。晶体管45和47的输入标为IA12和IA12_。图7中的方块42表示一个典型的译码器支路A的放大图。如方块42中所示，每一支路A有一输出OUT，以及输入IN和IN_，后者连接到对应的n沟道晶体管46和48。每一支路A的输出OUT连接到标号为39的一个晶体管的相关的栅极，晶体管46的栅极连接到反相器50的输入，而晶体管48的栅极连接到反相器50的输出。晶体管52的栅极连接到反相器50的输出。反偏置的n沟道晶体管52的漏极经熔断丝54连接到电源电压V_cc，并且也连接到反相器50的输入和晶体管46的栅极。支路A的熔断丝54可在相当于要替换的存储器行地址的值为1的各位上熔断。一个与二进制地址位对应的信号和一个与该地地位的互补值对应的信号分别被送到相关支路A的输入IN和IN_。逻辑高信号对应于位值1，而逻辑低信号对应于位值0。图7表示2¹²个存储位置，对应于地址最低有效位信号被送到支路A0，对应于其后各位的每一信号则依次送到标号的数字部分每次加1的各个A支路。例如，对应于地址第12位的信号与互补信号一起，分别被送到支路A₁₁的输入IN和IN_。同样，对应于地址第5位的信号与互补信号则送到支路A4的输入IN和IN_。用上述方法可以把对应于例如一个16兆位四分体存储器的所有地址都送到各个A支路的输入端。

如果一个高信号送到输入端IN，而其相关支路A的熔断丝54未被熔断，则反相器50继续使晶体管48关断，便能防止输入IN_的逻辑低信号传到输出OUT。另外，晶体管52保持关断，输入IN的逻辑高信号送到输出OUT和连接到支路A的晶体管39的栅极，把线RDXSEL的电压从其预充电电平拉下来，这样就表明了当前地址（其对应信号现正被送入到支路A中）的这一行无需被替换。在熔断丝54未熔断的支路A的输入IN的逻辑低信号使晶体管48和52关断，逻辑低信号会通过输出OUT，这就不会把线RDXSEL拉到低电平，这是导致由一冗余行替换某一行的一个条件，将在下面进一步说明。但是，如果支路A的熔断丝54已熔断，则该支路A的输入IN的逻辑高信号不会传到输出IUT，这是因为晶体管46将由于其栅极与电压C_cc之间连接被切断而关断。反相器50将使晶体管48导通，允许输入端IN_（此时为逻辑低）的信号传到输出OUT，结果不会使线RDXSEL的电压降低。而且，假如熔断丝54已熔断，如果IN_的任一信号为逻辑高（或反过来说输入IN的信号为逻辑低），则其栅极连接到输入IN_为逻辑高的支路的输出的那个晶体管39将使线RDXSEL变为低电平，这表明无需替换对应于当前行地址的行。

如果线RDXSEL在向A支路输入对应于一个行地址的信号后保持为高电平，就足以表明当前行地址的那一行需要用与目前的行冗余激光链路译码器相关的冗余行来替代。若一个区间中有两行或更多行需要被替代，可以将一根熔断丝44熔断，以允许译码器选择存储器的冗余行来替代出故障的各行、故障行先前的所有行、随故障行之后直至达到高一位地址的所有行，以及一切插在中间的各行。这样，若某个区间的第三和第十行需要由冗余行来取代，则熔断丝44₄将被熔断，选择冗余行来代替行1至31中的所有行。此外，在图6中讨论的冗余行安排能够被用来置换主存储阵列中任何处的存储器。例如，尽管有可能通过熔断熔断丝44₅来置换主存储阵列中的前32行，也有可能根据激光链路译码器中标出为损坏的地址来更换其它组的32行存储器。例如，激光链路译码器3可能指出第1035地址为故障行，如果除了该故障地址外，还有其它靠近的地址出错，则可以把熔断丝44₅熔断，以允许替代第1003到第1035的存储器行。

尽管这里已参照推荐的实施例详细叙述了本发明，然而应当明白，这种叙述仅是例子，并不具有限制意义。还应明白，本发明细节部分的大量变化、附加的例子，对于已参考了这些叙述的本领域内专业人员来说是显然的和能够作到的，例如，尽管上述发明是对于DRAM来叙述的，它也可以用于任何具有只读存储器和静态随机存取存储器的存储设备的冗余安排，而且，P沟道晶体管、n沟道晶体管和双极型晶体管（n型或p型）可彼此替代。此外，尽管讨论了能以激光熔断的熔断丝，其它类型的也是适用的，比如电熔断熔断丝，所有这类变化和附加的实施例都被认为是在如权利要求所要求的本发明的真正范围和实质之内。

Claims (9)

1、一种译码器，包括：

多个晶体管，

一条公共的信号线，连接到所述多个晶体管中每一个，

多个输入电路，每一输入电路连接到所述多个晶体管中相关的一个，并包括一个熔断器，

多个熔断器，串联在一起，其中每一个进一步连接到所述多个晶体管中相关的一个。

2、如权利要求1的译码器，其特征在于，每一所述熔断器是可用激光熔断的。

3、如权利要求1的译码器，其特征在于，进一步包括连接到所述信号线的预充电电路。

4、如权利要求1的译码器，其特征在于，每一所述输入电路包括第一、第二和第三晶体管，所述第一晶体管连接到所述反相器的输出和所述输入电路熔断器，所述第二晶体管连接到所述反相器的输入和所述输入电路熔断器，所述第三晶体管连接到所述第一和第二晶体管。

5、如权利要求1的译码器，其特征在于，进一步包括用于禁止所述译码器的电路，所述电路包括一对晶体管，各自可接收与另一晶体管的输入信号相补的输入信号，以及，

一对连接到所述信号线的熔断器，所述一对熔断器中的每一所述熔断器连接到所述一对晶体管中相关的一个。

6、如权利要求1的译码器，其特征在于，每一晶体管为n沟道晶体管。

7、如权利要求1的译码器，其特征在于，每一晶体管为p沟道晶体管。

8、如权利要求1的译码器，其特征在于，每一晶体管为双极型晶体管。

9、如权利要求4的译码器，其特征在于，所述第一晶体管的栅极连到所述反相器的输出和所述第三晶体管，所述第一晶体管的漏极连接到所述输入电路熔断器、所述第二晶体管的栅极和所述反相器的输入。

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