KR100200891B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR100200891B1
KR100200891B1 KR1019950026466A KR19950026466A KR100200891B1 KR 100200891 B1 KR100200891 B1 KR 100200891B1 KR 1019950026466 A KR1019950026466 A KR 1019950026466A KR 19950026466 A KR19950026466 A KR 19950026466A KR 100200891 B1 KR100200891 B1 KR 100200891B1
Authority
KR
South Korea
Prior art keywords
bit line
memory cell
column
fuse
pair
Prior art date
Application number
KR1019950026466A
Other languages
English (en)
Other versions
KR960012033A (ko
Inventor
요시아끼 타하라
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR960012033A publication Critical patent/KR960012033A/ko
Application granted granted Critical
Publication of KR100200891B1 publication Critical patent/KR100200891B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 소비전류가 작은 반도체 기억장치를 제공한다.
불량 워드선(WL)과 스페어 워드선(SWL)과의 치환을 전원전위(Vcc) 및 접지전위(GND)로 프로그램 하기 위한 퓨즈회로(10)는, 2개의 퓨즈(15, 16)로 구성된다.
전원전위(Vcc)를 선택할 때에는 퓨즈(16)가 절단되고, 접지전위(GND)를 선택할 때에는 퓨즈(15)가 절단된다.
따라서, 전원전위(Vcc)와 접지전위(GND)사이에 전류가 동시에 흐르지 않는다.

Description

반도체 기억장치
제1도는 본 발명의 제 1실시예에 따른 SRAM의 주요 부분을 나타낸 일부를 생략한 회로 블록도.
제2도는 제1도에 나타낸 SRAM의 용장 로우 디코더의 구성을 나타낸 일부를 생략한 회로 블럭도.
제3도는 제2도에 나타낸 용장 로우 디코더의 어드래스 프로그램 회로의 구성을 나타낸 회로 블록도.
제4도는 제3도에 나타낸 어드래스 프로그램 회로의 퓨즈회로 구성을 나타낸 회로도.
제5도는 제1도에 나타낸 SRAM의 개량예를 나타낸 회로 블록도.
제6도는 본 발명의 제 2실시예에 따른 SRAM의 용장 로우 디코더의 어드래스 프로그램 회로의 구성을 나타낸 회로 블록도.
제7도는 제6도에 나타낸 어드래스 프로그램 회로의 퓨즈회로의 구성을 나타낸 회로도.
제8도는 제6도에 나타낸 SRAM의 이네이블 회로의 구성을 나타낸 회로도.
제9도는 본 발명의 제 3실시예에 따른 SRAM의 주요 부분을 나타낸 일부를 생략한 회로 블럭도.
제10도는 제9도에 나타낸 SRAM의 메모리셀 블록 구성을 나타낸 일부를 생략한 회로 블록도.
제11도는 제10도에 나타낸 메모리셀 블록의 비트선 부하회로의 구성을 나타낸 회로도.
제12도는 제10도에 나타낸 메모리셀 블록의 컬럼 선택 게이트의 구성을 나타낸 회로도.
제13도는 제9도에 나타낸 SRAM의 개량예를 나타낸 회로 블록도.
제14도는 종래의 SRAM의 구성을 나타낸 일부를 생략한 회로 블록도.
제15도는 제14도에 나타낸 SRAM의 용장 로우 디코더의 구성을 나타낸 일부를 생략한 회로 블록도.
제16도는 제15도에 나타낸 용장 로우 디코더의 어드래스 프로그램회로의 구성을 나타낸 회로 블록도.
제17도는 제16도에 나타낸 어드래스 프로그램 회로의 퓨즈회로의 구성을 나타낸 회로도.
제18도는 종래의 다른 SRAM의 주요부분을 나타낸 일부를 생략한 회로 블록도.
*도면의 주요부분에 대한 부호의 설명
1 : 용장 로우 디코더 그룹
2.1-2.n, 3, 15, 16, 31.1-31.k, 32, 42, 46 : 퓨즈
4,33 : 본딩 패드(bonding pad)
5.1-5.m, 21.1 : 어드래스 프로그램 회로
6, 23 : 이네이블 회로 7 : NAND 게이트
8, 11, 24 : 인버터 10, 22 : 퓨즈회로
12 : 트랜스퍼 게이트 13 : P채널 MOS 트랜지스터
14, 40, 41, 44, 45 : N채널 MOS 트랜지스터
30, 50 : 메모리셀 어레이 30.1-30.k : 메모리셀 블록
34.1-34.q : 비트선 부하회로(負荷回路)
35.1∼35.q : 컬럼 선택 게이트 43, 47 : 고저항 소자
51 : 메모리셀 52 : 용장 메모리셀 어레이
53 : 용장 메모리셀 A1-Am : 프리 디코드 신호
SD1∼SDn : 용장 로우 디코더 SWL1∼SWLn : 스페어 워드선
WL : 워드선 BL,/BL : 비트선
본 발명은 반도체 기억장치에 관한 것으로, 특히 불량 메모리셀 행 또는 열과, 용장 메모리셀 행 또는 열(列)과의 치환을 행하기 위한 용장회로를 구비한 반도체 기억장치에 관한 것이다.
종래, 스태틱 랜덤 억세스 메모리(이하, 『SRAM』이라 한다)와 다이나믹랜덤 억세스 메모리(이하, 『DRAM』이라 한다)와 같은 반도체 기억장치는, 제조에 있어서 수율을 향상시키기 위해, 용장회로를 구비하고 있다.
제조된 반도체 기억장치내의 메모리 부분에 결함이 존재할 때, 그 메모리부분은 용장회로의 기능에 따라 구제된다.
본 발명은, 일반적으로 SRAM과 DRAM과 같은 반도체 기억장치에 적용가능하지만, 이하의 기재에서는, 본 발명의 한 예로서 SRAM에 적용된 경우에 대해서 설명한다.
제14도는 종래의 SRAM의 구성을 나타낸 일부를 생략한 회로 블록도이다.
제14도를 참조하면, 이 SRAM은 메모리셀 어레이(50) 및 용장 메모리셀어레이(52)를 포함한다.
메모리셀 어레이(50)과 용장 메모리셀 어레이(52)에는 복수의 비트선 쌍(BL, /BL)이 공통으로 설치된다.
메모리셀 어레이(50)에서는 비트선 쌍(BL, /BL)과 교차하여 복수(u×i개)의 워드선(WL1∼WLui)이 설치되고, 비트선 쌍(BL, /BL)과 워드선(WL1∼WLui)의 각 교점에 메모리셀 (51)이 설치된다.
워드선(WL1∼WLui)은, i 개씩 그룹(group)화 되어 있다.
용장 메모리셀 어레이(52)에서는 비트선 쌍(BL, /BL)과 교차하여 복수(n개)의 스페어 워드선(SWL1∼SWLn)이 설치되고, 비트선 쌍(BL, /BL)과 스페어 워드선(SWL1∼SWLn)의 각 교점에 용장 메모리셀(53)이 설치된다.
또한, 이 SRAM은, 비트선 쌍(BL, /BL)의 일단에 설치된 비트선 부하회로(54)와, 비트선 쌍(BL, /BL)의 타단에 설치된 컬럼 선택 게이트(55) 및 판독/기록회로(56)와, 외부 컬럼 어드래스 신호(CA)에 응답하여 컬럼게이트(55)를 구동시키기 위한 입력버퍼(57), 컬럼 어드래스 프리 디코더그룹(58) 및 컬럼 디코더 그룹(59)을 포함한다.
또한,이 SRAM은, 워드선(WL1∼WLui)의 일단에 설치된 로우 디코더그룹(60)과, 스페어 워드선(SWL1∼SWLn)의 일단에 설치된 용장 로우디코더 그룹(61)과, 외부 로우 어드래스 신호(RA)를 받는 입력버퍼(62)와, 입력버퍼(62)를 통하여 주어진 로우 어드래스 신호(RA)를 프리 디코드신호(A1∼Am)로 변환하여 로우 디코더 그룹(60)및 용장 로우 디코더 그룹(61)에 공급하는 로우 어드래스 프리 디코더 그룹(63)을 포함한다.
로우 디코더 그룹(60)은, 각각 한쪽의 워드선(WL1∼WLui)에 대응하여 설치된 복수(u×i개)의 로우 디코더(D11∼Dui)를 포함한다.
로우 디코더((D11∼Dui)는 워드선(WL1∼WLui)에 대응하여 i개씩 그룹화되어있다.
프리 디코드 신호(A1∼Am)는 t+1개의 그룹으로 분할되어 있다.
예를들면, 최초의 그룹은 i개의 신호(A1∼Ai)를 포함한다.
각 그룹에서 하나의 신호만이 각 로우 디코더(D11∼Dui)에 입력된다.
예를들면, 로우 디코더(D11)에서는 최초의 그룹 신호(A1)와, 다음 그룹의 신호(a111)와, 다음 그룹의 신호(a112)와, …,최후의 그룹 신호(a11t)가 입력된다.
로우 디코더(D11)은 이들 신호(A1), (a111), (a112), …,(a11t)가 모두 H레벨(선택 레벨)이 되었을 때에 워드선(WL1)을 H레벨로 상승시킨다.
용장 로우 디코더 그룹(61)은 각각 1개의 스페어 워드선(SWL1∼SWLn)에 대응하여 설치된 복수(n개)의 용장 로우 디코더(SD1')∼(SDn')를 포함한다.
제15도는 용장 로우 디코더(SD1')의 구성을 나타낸 회로 블록도, 제16도는 제15도의 어드래스 프로그램 회로(70. 1)의 구성을 나타낸 회로블록도, 제17도는 제16도의 퓨즈회로(80)의 구성을 나타낸 회로도이다.
제15도의 이네이블 회로(71)는 제17도로 나타낸 퓨즈회로(80)와 같다.
제17도를 참조하면, 퓨즈회로(50)는 전원 라인(101)과 노드 (N9O)사이에 접속된 퓨즈(90)와, 노드 (N9O)와 접지 전위라인(102)사이에 병렬로 접속된 커패시터(capacitor)(91)와, 고저항 소자(92) 및 N채널 MOS 트랜지스터(93)와, 노드 (N9O)와 N채널 MOS 트랜지스터(93)의 게이트 사이에 접속된 인버터(94)를 포함한다.
인버터(94)의 출력이 퓨즈회로(80)의 출력(f)으로 된다.
퓨즈(90)가 절단되지 않은 경우에는, 퓨즈(90)를 통하여 커패시티(91)가 충전되어, 노드 N(90)은 H레벨 (전원전위 Vcc)로 된다.
따라서, 인버터(94)가 L 레벨(접지전위 GND)을 출력하고, 따라서 N채널 MOS 트랜지스터(93)가 차단상태가 되어, 노드 (N9O)는 H 레벨로 유지된다.
역으로, 퓨즈(90)가 절단된 경우에는, 커패시티(91)의 전하(電荷)가 고저항소자(92)를 통하여 방전되고 노드 (N9O)는 L 레벨로 된다.
따라서, 인버터(94)는 H 레벨을 출력하며, 따라서 N채널 MOS 트랜지스터(93)가 도통(導通)상태가 되고, 노드 (N9O)는 L 레벨로 유지된다.
어드래스 프로그램 회로(70.1)는 제16도에 나타낸 바와 같이, 퓨즈회로(80), 인버터(81) 및 트랜스퍼 게이트(82)를 포함하고, 트랜스퍼 게이트(82)는 도통전극이 서로 접속된 P채널 MOS 트랜지스터(83) 및 N채널 MOS트랜지 스터 (84)를 포함한다.
퓨즈회로(80)의 출력(f)은 인버터(81)를 통하여 P채널 MOS 트랜지스터(83)의 게이트에 입력되는 동시에, N채널 MOS 트랜지스터(84)의 게이트에 직접 입력된다.
트랜스퍼 게이트(82)의 한쪽 도통전극에 프리디코드 신호(A1)가 입력되고, 트랜스퍼 게이트(82)의 다른쪽 도통전극에서 출력된 신호가 어드래스 프로그램 회로(70. 1)의 출력신호(REDA1)로 된다.
퓨즈(90)가 절단되어 있지 않고 퓨즈회로(80)의 출력(f)이 L 레벨인 때는 트랜스퍼 게이트(82)가 차단상태로 되고, 프리디코드 신호(A1)는 트랜스퍼게이트(82)에 의해 저지된다.
따라서, 이 경우 어드래스 프로그램 회로(70.1)의 출력(REDA1)은 부유(floating)상태가 된다.
역으로, 퓨즈(90)가 절단되어 퓨즈회로(80)의 출력(f)이 H 레벨일 때는 트랜스퍼 게이트(82)가 도통상태가 되고, 프리디코드 신호(A1)는 트랜스퍼게이트(82)를 통과한다.
따라서, 이 경우 어드래스 프로그램 회로(70.1)의 출력(REDA1)은 프리디코드 신호(A1)의 레벨로 같아진다.
다른 어드래스 프로그램 회로(70.2∼70.m)도 마찬가지이다.
용장 로우 디코더(SD1')는 제15도에 도시한 바와 같이, 어드래스 프로그램 회로(70.1∼70.m), 이네이블 회로(71), NAND 게이트(72) 및 인버터(73)를 포함한다.
어드래스 프로그램 회로(70.1∼70.m)는 각각 하나의 프리디코드 신호(A1-Am)를 받는다.
어드래스 프로그램 회로(70.1∼70.m)는 프리디코드 신호(A1∼Am)에 대응하여 t + 1개의 그룹으로 분할되어 있고, 각 그룹의 어드래스 프로그램회로 (70.1∼70.i ; …)의 출력노드가 공통 접속되어 있다.
NAND 게이트(72)는 그룹화된 어드래스 프로그램 회로(70.1∼70.i ; …)의 출력과, 이네이블 회로(71)의 출력(f)을 받는다.
NAND 게이트(72)의 출력노드는, 인버터(73)를 통하여 스페어 워드선(SWL1)에 접속된다.
메모리셀 어레이(50)의 모든 메모리셀(51)이 정상인 스페어 워드선(SWL1)이 사용되지 않은 경우는, 퓨즈(90)는 절단되지 않고, 이네이블 회로(71) 및 퓨즈회로(80)의 출력(f)은 L 레벨로 고정된다.
퓨즈회로(80)의 출력(f)가 L 레벨로 고정되므로 어드래스 프로그램 회로(70.1∼70.m)의 트랜스퍼 게이트(82)가 차단상태로 되어 어드래스 프로그램회로(70.1∼70.m)의 출력(REDA1∼REDAm)이 부유상태가 되지만, 이네이블회로(71)의 출력(f)이 L 레벨로 고정되므로 용장 로우 디코더(SD1'∼SDm')의 출력은 L 레벨로 고정된다.
따라서, 프리디코드 신호(A1∼Am)가 어떠한 값이 되어도 스페어 워드선(SWL1)이 선택되지 않는다.
한편, 예를들면 워드선(WL1)이 불량 메모리셀(51)에 접속되어 있고, 이 워드선(WL1)을 스페어 워드선(SWL1)으로 치환하는 경우는, 불량 워드선(WL1)을 지정하는 프리디코드 신호(A1∼Am)에 대응하는 어드래스 프로그램회로(70.1, …)의 퓨즈회로(80)의 퓨즈(90)와, 이네이블 회로(80)의 퓨즈(90)와, 이네이블 회로(71)의 퓨즈(90)를 절단한다.
퓨즈(90)가 절단된 이네이블 회로(71) 및 퓨즈회로(80)의 출력(f)은 H레벨이 되며, 어드래스 프로그램 회로(70.1, …)의 트랜스퍼 게이트(82)는 도통 상태가 된다.
따라서, 불량 워드선(WL1)을 지정하는 프리디코드 신호(A1∼Am)가 로우어드래스 프리디코더 그룹(63)에서 출력되면, 퓨즈(90)가 절단된 모든 어드래스 프로그램 회로(70.1, …)의 출력(REDA1, …)이 H 레벨로 되고, 용장로우 디코더(SD1')의 출력이 H레벨이 된다.
다른 용장 로우 디코더(SD2'∼SDn')도 마찬가지 이다.
또한, 불량 워드선(WL1)에 대응하는 로우 디코더(D11)를 비활성화시키기 위한 퓨즈도 있지만, 이에 대한 설명은 생략한다.
다음, 제14도∼제17도로 나타낸 SRAM의 동작에 대해서 설명한다.
워드선(WL1)과 스페어 워드선(SWL1)과의 치환이 프로그램 되어있는 경우의 판독 동작에 대해서 설명한다.
비트선 부하회로(54)가 비트선 쌍(BL, /BL)을 소정전위로 프리 챠아지한다. 로우 어드래스 프리디코더 그룹(63)은 입력버퍼(62)를 통하여 공급된 외부로우 어드래스 신호(RA)를 프리디코드하여 프리디코드 신호(A1∼Am)를 출력한다.
프리디코드 신호(A1∼Am)가 정상적인 워드선(WL2∼WLui)을 지정하는 경우에는, 그 프리디코드 신호(A1∼Am)에 대응하는 로우 디코더(D12∼Dui)가 그 워드선(WL2∼WLui)을 H 레벨로 상승시킨다.
또한, 프리디코더 신호(A1∼Am)가 불량 워드선(WL1)을 지정하는 경우에는, 로우 디코더(D11)가 워드선(WL1)을 H 레벨로 상숭시키는 대신에, 용장 로우 디코더(SD1')가 스페어 워드선(SWL1)을 H 레벨로 상승시킨다.
워드선(WL2∼WLui) 또는 스페어 워드선(SWL1)이 H 레벨로 상승되면, 그 워드선(WL2∼WLui) 또는 스페어 워드선(SWL1)에 접속된 메모리셀(51) 또는 용장 메모리셀(53)이 활성화되고, 메모리셀(51) 또는 용장 메모리셀(53)의 데이터가 전위차로서 비트선 쌍(BL, /BL)에 나타난다.
한편, 입력버퍼(57), 컬럼 어드래스 프리디코더 그룰(58) 및 컬럼 디코더그룹(59)은 외부 컨럼 어드래스 신호(CA)에서 응답하여 컬럼 게이트(55)를 구동시켜, 외부 컬럼 어드래스 신호(CA)에 따른 컬럼의 비트선 쌍(BL, /BL)과 판독/기록 회로(56)를 접속시킨다.
판독/기록회로(56)는 비트선 쌍(BL, /BL)의 전위차를 증폭하고 데이타 신호(Do)로서 출력한다.
기록동작에 대해서는 반대를 생각하면 된다.
제18도는 종래의 다른 SRAM의 주요부분을 나타낸 일부를 생략한 회로블록도이다.
제14도∼제17도에서는 불량 워드선(WL)으로 치환하기 위한 스페어워드선 (SWL)을 구비한 SRAM에 대해서 설명하였지만, 여기서는, 불량비트선 쌍(BL, /BL)으로 치환하기 위한 스페어 비트선 쌍(도면에 나타내지 않음)을 구비한 SRAM에 대하여 설명한다.
SRAM의 전체 구성은, 제14도로 나타낸 SRAM에 있어서 로우와 컬럼, 워드선과 비트선 쌍이 교체되었을 뿐 동일하므로 설명은 생략한다.
제18도를 참조하면, 이 SRAM은 서로 교차하여 배치된 비트선 쌍(BL, /BL) 및 워드선(WL)과, 비트선 쌍((BL, /BL)과 워드선(WL)의 각 교점에 배치된 메모리셀(51)과, 비트선 쌍(BL, /BL)의 일단에 설치된 비트선부하 회로(111)과, 비트선 쌍(BL, /BL)의 타단에 설치된 컬럼 선택 게이트(112)를 포함한다.
비트선 부하회로(111)는 비트선 쌍(BL, /BL)의 일단과 전원전위 라인(101)의 사이에 각각 접속된 N채널 MOS 트랜지스터(103), (104)와, 전원전위라인(101)과 접지전위 라인(102) 사이에 직렬 접속된 퓨즈(107) 및 고저항소자(108)를 포함한다.
퓨즈(107)과 고저항 소자(108)의 접속노드 (NIO7)는 N채널 MOS 트랜지스터(103), (104)의 게이트로 접속된다.
컬럼 선택 게이트(112)는 비트선 쌍(BL, /BL)의 타단과 도시(圖示)되지 않은 판독/기록회로의 사이에 접속된 N채널 MOS 트랜지스터(105), (106)와, 그 일단에 컬럼 선택신호 COL가 입력되고, 그 타단이 노드 (N1O9)에 접속된 퓨즈(109)와, 노드 (N1O9)와 접지전위 라인(102)마다 접속된 저항(110)을 포함한다.
노드 (N1O9)는 N채널 MOS 트랜지스터(105), (106)의 게이트에 접속된다.
비트선 쌍(BL, /BL)에 접속된 메모리셀(51)이 정상인 때는 퓨즈(107), (109)는 절단되지 않고, 고저항 소자(108), (110)에 의해, 노드 (NIO7)는 H레벨로 고정되고, 노드 (N1O9)는 컬럼 선택신호(COL)와 같은 레벨이 된다.
따라서, N채널 MOS 트랜지스터(103), (104)는 항상 도통상태가 되고, 비트선 쌍(BL, /BL)은 N채널 MOS 트랜지스터(103), (104)를 통하여 전원전위(VCC)로 프리차지 된다.
또한, N채널 MOS 트랜지스터(105), (106)는 컬럼 선택신호(COL)가 H레벨이 되는 것에 따라서 도통상태가 되고, 컬럼 선택신호(COL)가 L레벨이 되는 것에 따라서 차단상태가 된다.
따라서, 비트선 쌍(BL, /BL)은 컬럼 선택신호(COL)가 H 레벨이 되었을 때만 도시되지 않은 판독/기록회로에 접속된다.
한편, 비트선 쌍(BL, /BL)에 접속된 메모리셀(51)이 불량인 때는 퓨즈(107), (105)가 절단되어, 노드 (N1O7), (N1O9)는 L 레벨로 고정된다.
따라서, N채널 MOS 트랜지스터(103)∼(106)는 항상 차단상태가 되며, 비트선 쌍(BL, /BL)은 부유상태(비선택 상태)가 된다.
또한, 이 SRAM에는 불량 비트선 쌍(BL, /BL)에 대웅하는 컬럼 선택신호(COL)를 스페어 비트선 쌍에 대응하는 컬럼 선택 게이트에 입력시키기 위한 퓨즈회로도 있지만, 이에 대한 설명은 생략한다.
그러나, 제14도∼제17도에 나타낸 SRAM에 있어서는, 퓨즈(90)가 절단되어 있지 않을때는, 퓨즈(90) 및 고저항 소자(92)를 통하여 전원전위라인(101)에서 접지전위 라인(102)에 전류 iA(μA)가 흐르며, 용장 로우디코더(SD1'∼SDm')의 수 또는 프리디코드 신호(A1∼Am)의 수에 비례하여 소비전류가 증가하는 문제가 있었다.
또한, 제18도로 나타낸 SRAM에 있어서는, 퓨즈(107), (109)가 절단되어 있지 않을때는, 고저항 소자(108), (109)에 전류 iB, iC가 흐르며, 비트선 쌍(BL, /BL)의 수 또는 동일 컬럼 선택신호(COL)에 접속된 컬럼 선택 게이트(112)의 수에 비례해서 소비전류가 증가하는 문제가 있었다.
따라서, 본 발명의 주 목적은, 소비전류가 적은 반도체 기억장치를 제공하는 것이다.
본 발명을 간단히 설명하면, 각각의 일측 또는 다측이 절단되는 것에 따라서 제 1 또는 제 2 전위를 선택하기 위한 복수의 퓨즈 쌍이 프로그램회로에 설치되고, 선택된 제 1 또는 제 2 전위 조합에 따라서 불량한 메모리셀 행 또는 열과 용장 메모리셀 행 또는 열과의 치환이 프로그램된다.
따라서, 본 발명에 따르면, 퓨즈 쌍 중의 일측 또는 타측의 퓨즈가 반드시 절단 되므로, 1개의 퓨즈를 절단하거나, 절단하지 않는 것에 따라 제 1 또는 제 2 전위를 선택하였던 종래예와 같이, 퓨즈를 통하여 제 1전위와 제 2 전위와의 사이에 전류가 흐르는 일은 없다.
따라서, 소비전류의 저감화를 꾀할 수 있다.
또한,바람직하게는, 메모리셀 어레이의 모든 메모리셀 행 또는 열이 정상인 때에 절단되는 것에 따라서 복수의 퓨즈쌍으로 제 1 또는 제 2 전위공급을 차단하기 위한 제 1 퓨즈가 설치된다.
이에 따라, 메모리셀 어레이의 모든 메모리셀 행 또는 열이 정상인 때는 제 1 퓨즈만을 절단하면 퓨즈 쌍을 절단할 필요가 없어지므로, 간단하게 프로그램할 수 있게 된다.
또한, 바람직하게는, 메모리셀 어레이에 불량 메모리셀 행 또는 열이 하나라도 있을 때에는 서로 본딩되는 것에 따라서 복수의 퓨즈 쌍에 제 1 또는 제 2 전위를 공급하기 위한 전극 쌍이 설치된다.
이에 따라, 메모리셀 어레이의 모든 메모리셀 행 또는 열이 정상인 때는 퓨즈를 절단할 필요도 없고 전극 쌍을 본딩할 필요도 없으므로, 간단하며 동시에 확실하게 프로그램할 수 있게 된다.
또한, 보다 바람직하게는 복수의 퓨즈 쌍은, 각각이 용장 메모리셀 행 또는 열에 대웅하는 복수의 그룹으로 분할되고, 대응하는 용장 메모리셀 행 또는 열이 사용되지 않을 때에는 절단되는 것에 의해, 그 용장 메모리셀 행 또는 열에 대응하는 그룰의 퓨즈 쌍으로 제 1 또는 제 2 전위 공급을 차단하기 위한 제 2 퓨즈가 설치된다.
이에 따라, 사용하는 용장 메모리셀 행 또는 열 용의 퓨즈 쌍과, 사용하지 않는 용장 때모리셀 행 또는 열 용의 제 2 퓨즈만을 절단하면 되므로, 간단하게 프로그램할 수 있다.
또한, 용장회로는 프로그램 회로의 프로그램에 기초하여 불량 메모리셀 행 또는 열을 지정하는 행 또는 열 어드래스 신호를 선택적으로 통과시키는 게이트 회로와, 게이트 회로를 통과한 행 또는 열 어드래스 신호에 응답하여 대응하는 용장 메모리셀 행 또는 열을 선택하는 제 1 선택회로를 포함한다.
이에 따라, 용장회로가 간단하게 구성된다.
또한, 바람직하게는, 용장회로는 프로그램 회로의 프로그램에 기초해서, 불량 메모리셀 행 또는 열을 비선택 상태로 고정하기위 한 제 2 선택회로를 포함한다.
이에 따라, 불량 메모리셀 행 또는 열과 용장 메모리셀 행 또는 열과의 치환을 확실하게 할 수 있다.
[바람직한 실시예의 설명]
[실시예 1]
제1도는 본 발명의 제 1실시예에 따른 SRAM의 주요부분을 나타낸 일부를 생략한 회로 블록도, 제2도는 제1도의 용장 로우 디코더(SD1)의 구성을 나타반 일부를 생략한 회로 블록도, 제3도는 제2도의 어드래스 프로그램 회로(5.1)의 구성을 나타낸 회로 블록도, 제4도는 제3도의 퓨즈회로(10)의 구성을 나타낸 회로도이다.
제 2 이네이블 회로(6)는 제4도로 나타낸 퓨즈회로(10)와 같다.
SRAM의 전체 구성은 제14도로 나타낸 SRAM과 같으므로 설명은 생략한다.
제4도를 참조하면, 퓨즈회로(10)는 입력 노드(10a)와 출력 노드(lOb)사이에 접속된 퓨즈(15)와, 출력 노드(lOb)와 접지전위 라인(102)의 사이에 접속된 퓨즈(16)를 포함한다.
출력노드(1Ob)의 전위가 퓨즈회로(10)의 출력(f)이 된다.
일측의 퓨즈(15)만이 절단된 경우에는, 출력 노드(1Ob)는 퓨즈(16)를 통하여 접지되고, 퓨즈회로(10)의 출력(f)은 L 레벨로 고정된다.
다른 퓨즈(16)만이 절단된 경우에는, 출력 노드(1Ob)는 퓨즈(15)를 통하여 입력 노드(10a)에 접속된다.
후술하겠지만, 이 경우는 입력 노드(10a)에는 전원전위(Vcc)가 주어지므로, 퓨즈회로(10)의 출력(f)은 H 레벨로 고정된다.
퓨즈(15), (16)가 둘다 절단되지 않은 경우에는, 이것도 후술되지만, 입력노드(10a)가 부유상태가 되므로, 퓨즈회로(10)의 출력(f)이 L 레벨로 고정된다.
또한, 퓨즈(15), (16)가 둘다 절단된 경우는 없다.
어드래스 프로그램 회로(5.1)는 제3도에 나타낸 바와 같이, 퓨즈회로(10), 인버터(11) 및 트랜스퍼 게이트(12)를 포함하고, 트랜스퍼 게이트(12)는 도통전극이 서로 접속된 P채널 트랜지스터(13) 및 N채널 MOS트랜지스터(14)를 포함한다.
퓨즈회로(10)의 입력 노드(10a)는 어드래스 프로그램 회로(5.1)의 전원 입력노드(5.1a)가 된다.
퓨즈회로(10)의 출력(f)은 인버터(11)를 통하여 P채널 MOS 트랜지스터(13)의 게이트에 입력되는 동시에, N채널 MOS 트랜지스터(14)의 게이트에 직접 입력된다.
트랜스퍼 게이트(12)의 일측 도통전극에서는 프리디코드 신호(A1)가 입력되고, 트랜스퍼 게이트(12)의 타측 도통전극에 나타낸 신호가 어드래스 프로그램 회로(5.1)의 출력신호(READ1)가 된다.
한쪽의 퓨즈(15)만이 절단되고, 혹은 퓨즈(15), (16)가 둘다 절단되지 않으며 퓨즈회로(10)의 출력(f)이 L 레벨일 때는 트랜스퍼 게이트(12)가 차단상태가 되어, 프리디코드 신호(A1)는 트랜스퍼 게이트(12)에 의해 저지된다.
따라서, 어드래스 프로그램 회로(5.1)의 출력(REDA1)은 부유상태가 된다.
타측 퓨즈(16)만이 절단되어 퓨즈회로(10)의 출력(f)이 H 레벨일 때는 트랜스퍼 게이트(12)가 도통상태가 되고, 프리디코드 신호(A1)는 트랜스퍼게이트(12)를 통과한다.
따라서, 어드래스 프로그램 회로(5.1)의 출력(REDA1)은 프리디코드 신호(A1)의 레벨로 같아진다.
다른 어드래스 프로그램 회로(5.2∼5.m)도 마찬가지 이다.
용장 로우 디코더(SD1)는 제2도에 도시된 바와 같이, 어드래스 프로그램회로(5.1∼5.m), 이네이블 회로(6), NAND 게이트(7) 및 인버터(8)를 포함한다.
어드래스 프로그램 회로(5.1∼5.m)는 각각 하나의 프리디코드 신호(A1∼Am)를 받는다.
어드래스 프로그램 회로(5.1∼5.m)의 전원 입력 노드(5.1a∼5.ma)는 공통접속되는 동시에, 용장 로우 디코더(SD1)의 전원 입력 노드 (N2.1)에 접속된다.
어드래스 프로그램 회로(5.1∼5.m)는 프리디코드 신호(A1∼Am)에 대응하여 t+1개의 그룹으로 분할되어 있고, 각 그룹의 어드래스 프로그램 회로(5.1∼5. i; …)의 출력 노드는 공통 접속되어 있다.
NAND 게이트(7)는 그룹화된 어드래스 프로그램 회로(5.1∼5.i; …)의 출력과, 이네이블 회로(6)의 출력(f)을 받는다.
NAND 게이트(7)의 출력노드는, 인버터(8)를 통하여 스폐어 워드선(SWL1)에 접속된다.
메모리셀 어레이(50)의 모든 메모리셀(51)이 정상이고, 스페어 워드선(SWL1)이 사용되지 않는 경우에는, 전원 입력 노드 (N2.1)가 부유 상태가 되어 퓨즈(15), (16)가 둘다 절단되지 않고, 이네이블 회로(6) 및 퓨즈회로(10)의 출력(f)은 L 레벨로 고정된다.
퓨즈회로(10)의 출력(f)이 L 레벨로 고정되므로 어드래스 프로그램회로(5.1)∼(5.m)의 트랜스퍼 게이트(12)가 차단상태가 되어 어드래스 프로그램회로(5.1)∼(5.m)의 출력(REDA1∼REDAm)이 부유 상태가 되지만, 이네이블 회로(6)의 출력(f)이 L레벨로 고정되므로 용장 로우 디코더(SD1)의 출력은 L 레벨로 고정된다.
따라서, 프리디코드 신호(A1∼Ain)가 어떠한 값이 되어도 스페어 워드선(SWL1∼SWLn)이 선택되지 않는다.
한편, 예를들면, 워드선(WL1)이 불량 메모리셀(51)에 접속되어 있고, 이 워드선(WL1)을 스페어 워드선(SWL1)으로 치환하는 경우에는, 전원 입력노드 (N2.1)에 전원전위(Vcc)가 주어지고, 동시에 불량 워드선(WL1)을 지정하는 프리디코드 신호(A1∼Am)에 대응하는 어드래스 프로그램 회로(5.1, …)의 퓨즈회로(10)의 퓨즈(16)와, 이네이블 회로(6)의 퓨즈(16)가 절단된다.
퓨즈(16)가 절단된 이네이블 회로(6) 및 퓨즈회로(10)의 출력(f)은 H 레벨이 되고, 어드래스 프로그램 회로(5.1, …)의 트랜스퍼 게이트(12)는 도통상태가 된다.
따라서, 불량 워드선(WL1)을 지정하는 프리디코드 신호(A1∼Am)가 로우어드래스 프리디코더 그룹(63)에서 출력되면, 퓨즈(16)가 절단된 모든 어드래스 프로그램 회로(5. 1, …)의 출력(REDA1, …)이 H 레벨이 되고, 용장로우 디코더(SD1)의 출력은 H레벨이 된다.
다른 용장 로우 디코더(SD2∼SDn)도 마찬가지 이다.
용장 로우 디코더 그룹(1)은 제1도에 도시한 바와 같이, 용장 로우 디코더(SD1∼SDn)와, 퓨즈(2.1)∼(2.n)를 포함한다.
퓨즈(2. 1)∼(2. n)의 일측단은 각각 용장 로우 디코더(SD1∼SDn)의 전원입력 노드(2.1)∼(2.n)에 접속되고, 퓨즈(2.1)∼(2.n)의 타측단은 공통 접속되는 동시에, 용장 로우 디코더 그룹(1)의 전원 입력 노드 (N3)에 접속된다.
또한, 이 SRAM 은 퓨즈 (3) 및 본딩 패드(4)를 포함한다.
퓨즈(3)는 본딩 패드(4)와 용장 로우 디코더 그룹(1)의 전원 입력 노드(N3)사이에 접속된다.
본딩 패드(4)는 전원전위(Vcc)가 외부에서 주어지는 전원 핀(도시되지 않음)에 본딩된다.
메모리셀 어레이(50)의 모든 메모리셀(51)이 정상이고, 스페어 워드선(SWL1∼SWLn)이 전혀 사용되지 않는 경우에는, 퓨즈(3)가 절단되어 용장 로우디코더 그룹(1)의 전원 입력 노드 (N3)가 부유 상태가 된다.
따라서, 모든 용장 로우 디코더 (SD1∼SDn)의 전원 입력 노드 (N2.1∼N2.n)이 부유상태가 되어 용장 로우 디코더 (SD1∼SDn)의 출력은 L 레벨로 고정된다.
또한, 이 경우에는, 퓨즈 (3)이외의 퓨즈(2.1)∼(2.n), (15), (16)는 전혀 절단되지 않는다.
한편, 예를들면, 워드선(WL1)이 불량 메모리셀(51)에 접속되어 있고, 이워드선 (WL1)을 스페어 워드선(SWL1)으로 치환하는 경우에는, 퓨즈(2. 2)∼(2.n)가 절단되고, 용장 로우 디코더(SD2∼SDn)의 전원 입력 노드(N2. 2)∼(N2.n)가 부유상태가 되어, 용장 로우 디코더(SD2∼SDn)가 비활성화 된다.
또한, 상기 서술한 대로 용장 로우 디코더(SD1)에 있어서, 불량 워드선(WL1)을 지정하는 프리디코드 신호(A1∼Am)에 대웅하는 어드래스 프로그램회로(5.1, …)의 퓨즈회로(10)의 퓨즈(16)와, 이네이블 회로(6)의 퓨즈(16)가 절단된다.
따라서, 불량 워드선(WL1)을 지정하는 프리디코드 신호(A1∼Am)가 로우어드래스 프리디코더 그룹(63)에서 출력되면, 용장 로우 디코더(SD1)에 따라서 스페어 워드선(SWL1)이 H 레벨로 상승된다.
또한, 이 경우에는, 퓨즈(2.2)∼(2.n)와, 용장 로우 디코더(SD1)의 해당하는 퓨즈 (16)이외의 퓨즈(3), (2.1), (16)는 전혀 절단되지 않는다.
SRAM전체의 동작에 대하여 제14도∼제17도로 나타낸 SRAM과 같으므로 설명은 생략된다.
이 실시예에 있어서는, 전원전위(Vcc)가 인가된 본딩 패드(4)와 접지전위라인(102)의 사이에 복수의 퓨즈(3), (2.1)∼(2.n), (15), (16)가 접속되어 있고, 스페어 워드선(SWL1∼SWLn)의 사용 유무에 관계없이 퓨즈(3), (2. 1)∼(2. n), (15), (16)중의 적어도 하나가 반드시 절단되므로, 전훤전위(Vcc)와 접지전위(GND)간에 퓨즈(3), (2.1)∼(2.n), (15), (16)를 통하여 전류가 흐르는 경우는 없다.
따라서, 스페어 워드선(SWL1∼SWLn)이 사용되지 않는 경우, 퓨즈(90)를 통하여 전원전위(VCC)에서 접지전위(GND)에 전류(iA)가 흐르고 있던 종래의 SRAM에 비하여 소비전류를 작게할 수 있다.
또한, 스페어 워드선(SWL1)∼SWLn)이 사용되지 않는 경우에 절단되어 용장 로우 디코더(SD1∼SDn)으로의 전원전위(Vcc)의 공급을 차단하기 위한 퓨즈(2.1)∼(2.n), (3)를 설치하였으므로, 간단하고 동시에 신속하게 프로그램 할 수 있다.
또한, 퓨즈회로(10)를 2개의 퓨즈(15), (16)만으로 구성했기 때문에, 퓨즈(90), 캐패시터(91), 고저항 소자(92), N채널 MOS 트랜시스터(93) 및 인버터(94)로 퓨즈회로(80)를 구성하고 있던 종래예에 비하여, 퓨즈회로의 레이 아웃 면적을 적게 할 수 있다.
또한, 제5도에 도시된 바와 같이, 제1도에 있어서 퓨즈(3)를 제거하는 동시에, 메모리셀 어레이(50)에 불량 메모리셀(51)이 전혀 없고 스페어 워드선(SWL1∼SWLn)을 사용하지 않는 경우에는, 본딩 패드(4)를 전원 핀으로 본딩하지 않도록 해도 좋다.
이 개량예에 의하면, 메모리셀 어레이(50)에 불량 메모리셀(51)이 전혀 없는 경우에는, 퓨즈를 절단할 필요도 전혀 없고, 본딩 패드(4)를 본딩할 필요도 없다.
따라서, 제1도에 나타낸 SRAM에 있어서 퓨즈(3)의 절단 불량에 따른 수율의 저하가 생기지 않는다.
단지, 이 개량예에서는 본딩 패드(4)의 본딩을 행하기 전에, 본딩할 필요가 없는 SRAM과 본딩할 필요가 있는 SRAM을 분별해 놓을 필요가 있다.
제1도에 나타낸 SRAM에서는 모든 SRAM의 본딩 패드(4)를 본딩하므로 분별하는 작업을 줄일 수 있는 장점이 있다.
[실시예 2]
제6도는 본 발명의 제 2 실시예에 따른 SRAM의 어드래스 프로그램회로(21.1)의 구성을 나타낸 회로 블록도, 제7도는 제6도의 퓨즈회로(22)의 구성을 나타낸 회로도, 제8도는 이테이블 회로(23)의 구성을 나타낸 회로도이다.
어드래스 프로그램 회로(21.1)는 제2도 및 제3도의 어드래스 프로그램회로(5. 1)에 해당하고, 퓨즈회로(22)는 제3도 및 제4도의 퓨즈회로(10)에 해당하며, 이네이블 회로(23)는 제2도의 이네이블 회로(6)에 해당하는 것이다.
이 SRAM이 제 1실시예의 SRAM과 다른 점은, 전원전위(Vcc)와 접지 전위(GND)가 반전되어 있는 점이다.
즉, 본딩 패드(4)는 접지전위(GND)가 주어진 접지 핀(도시되지 않음)으로 본딩되고, 퓨즈회로(22) 및 이네이블 회로(23)의 퓨즈(16)는 전원전위라인(101)에 접속된다.
그 결과, 퓨즈회로(22)는 제2도 및 제4도의 퓨즈회로(10)와 반대의 전위를 출력하므로, 어드래스 프로그램 회로(21. 1)에 있어서 퓨즈회로(22)의 출력(g)은 인버터(11)를 통하여 N채널 MOS 트랜지스터(13)의 게이트에 입력되는 동시에, N채널 MOS 트랜지스터(13)의 게이트에 직접 입력된다.
또한, 이네이블 회로(23)에 있어서는 퓨즈(15, 16)의 접속노드 (N16)와 출력 노드 (N23b)의 사이에 인버터(24)가 설치되고, 이네이블 회로(23)의 출력(/g)은 퓨즈회로(22)의 출력(g)을 반전한 것이 된다.
다른 구성과 퓨즈(3), (2.1∼2.n), (15), (16)의 절단방법은 제 1 실시예의 SRAM과 같으므로 설명은 생략된다.
이 실시예에 있어서도, 제 1 실시예의 SRAM과 같은 효과를 얻을 수 있다.
[실시예 3]
제9도는 본 발명의 제 3 실시예에 따른 SRAM의 주요부분의 구성을 나타낸 일부를 생략한 회로 블록도, 제10도는 제9도의 메모리셀 블록(30.1)의 구성을 나타낸 회로 블록도, 제11도는 제10도의 비트선 부하회로(34.1)의 구성을 나타낸 회로도, 제12도는 제10도의 컬럼 선택게이트(35. 1)의 구성을 나타낸 회로도이다.
비트선 부하회로(34.1) 및 컬럼선택 게이트(35.1)는 제18도의 비트선부하 회로(111) 및 컬럼선택 게이트(112)에 해당하는 것이다.
제9도를 참조하면, 이 SRAM은 메모리셀 어레이(30), 퓨즈(32) 및 본딩 패드(33)를 포함하고, 메모리셀 어레이(30)는 복수(k개)의 메모리셀블록(30.1∼30.k)과 복수(k개)의 퓨즈(31.1∼31.k)를 포함한다.
각 메모리셀 블록(30.1∼30.k)의 접지 노드(30.1a), (30.1b) ; (30.2a), (30.2b) ; …; (30.ka), (30.kb)는 각각 퓨즈(31.1∼31.k)를 통하여 메모리셀 어레이(30)의 접지 노드 (N32)에 접속된다.
메모리셀 어레이(30)의 접지 노드 (N32)는 퓨즈(32)를 통하여 븐딩패드(33)에 접속되고, 본딩패드(33)는 접지전위(GND)가 가채진 접지핀(도면에 나타나지 않음)에 본딩된다.
메모리셀 블록(30.1)은 제10도에 도시한 바와 같이, 각각이 복수의 메모리셀(51)에 접속된 복수쌍(Q쌍)의 비트선 쌍(BL1, /BL1; BL2, /BL2) ; …; (BLq, /BLq)과, 각 비트선 쌍(BL1, /BL1 , BL2, /BL2 ; …: BLq, /BLq)의 일측단에 설치된 비트선 부하회로(34.1∼34.q)와, 각 비트선 쌍(BL1, /BL1 ; BL2, /BL2 ; …; BLq, /BLq)의 타측 단에 설치된 컬럼선택 게이트(35.1∼35.q)를 포함한다.
비트선 주변회로(34.1∼34.q)의 접지 노드(34.1a∼34.qa)는 공통으로 접속되는 동시에, 메모리셀 블록(30.1)의 접지 노드(30.1a)에 접속된다.
컬럼선택 게이트(35.1∼35.q)의 접지 노드(35.1a∼35.qa)는 공통 접속되는 동시에, 메모리셀 블록(30.1)의 접지 노드(30.1b)에 접속된다.
다른 메모리셀 블록(30.2∼30.k)도 마찬가지이다.
비트선 부하회로(34.1)는 제11도에 도시한 바와 같이, 비트선 쌍(BL1, /BL1)의 일측단과 전원전위 라인(101)의 사이에 각각 접속된 N채널 MOS트랜지스터(40, 41)와, 전원전위 라인(101)과 접지 노드(34.1a)의 사이에 직렬 접속된 퓨즈(42) 및 고저항 소자(43)를 포함한다.
퓨즈(42)와 고저항 소자(43)의 접속 노드 (N42)는 N채널 MOS 트랜지스터(40, 41)의 게이트에 접속된다.
컬럼 선택 게이트(35.1)는 제12도에 나타낸 것처럼, 비트선 쌍(BL1, /BL1)의 타단측과 도시하지 않은 판독/입력회로 사이에 각각 접속된 N채널 MOS 트랜지스터(44, 45)와, 그 일측단에 칼럼 선택신호(COL)가 입력되는 그 타측단이 노드 (N46)에 접속된 퓨즈(46)와, 노드 (N46)와 접지 노드(35.1a)의사이에 접속된 고저항소자(47)를 포함하는 노드(N46)는 N채널 MOS트랜지스터(44, 45)의 게이트에 접속된다.
제11도 및 제12도에 있어서, 비트선 쌍(BL1, /BL1)에 접속된 메모리셀(51)이 정상인 때는 퓨즈(42, 46)는 절단되지 않는다.
후술하겠지만, 이때 접지 노드(34.1a), (35.1a)는 접지되든지, 부유 상태가 된다.
어느 경우에도 고저항 소자(43, 47)에 따라, 노드 (N42)는 H 레벨로 고정되고, 노드 (N4O)는 컬럼선택 신호(COL)와 같은 레벨이 된다.
따라서, N채널 MOS 트랜지스터(40, 41)는 항상 도통 상태가 되고, 비트선쌍(BL1, /BL1)은 N채널 MOS 트랜지스터(40, 41)를 통하여 전원전위(Vcc)로 프리챠지 된다.
또한, N채널 MOS 트랜지스터(44, 45)는 컬럼선택 신호(COL)가 H 레벨이 됨에 따라서 도통 상태가 되며, 칼럼 선택신호(COL)가 L 레벨이 되는 것에 따라서 차단상태가 된다.
따라서, 비트선 쌍(BL1, /BL1)은 칼럼 선택신호(COL)가 H 레벨이 되었을 때만 도시되지 않은 판독/입력회로에 접속된다.
한편, 비트선 쌍(BL1, /BL1)에 접속된 메모리셀(51)이 불량일 때는 퓨즈(42, 46)가 절단된다.
후술하겠지만, 이때 접지 노드(34.1a), (35.1a)는 접지되므로, 노드 (N42), N(46)은 L 레벨로 고정된다.
따라서, N채널 MOS 트랜지스터(40), (41), (44), (45)는 항상 차단상태가 되고, 비트선 쌍(BL1, /BL1)은 부유 상태(비선택 상태)가 된다.
다른 비트선 쌍(BL2, /BL2 ; …; BLq, /BLq)도 마찬가지 이다.
다음, 제9도∼제12도로 나타낸 SRAM의 동작에 대해서 설명한다.
메모리셀 어레이(30)의 모든 메모리셀(51)이 정상이고, 비트선 쌍(BL, /BL)을 비선택 상태로 고정할 필요가 없을때는, 퓨즈(32)만이 절단되고, 모든 비트선 쌍(BL, /BL) 의 비트선 주변회로(34.1∼34.q)및 칼럼 선택 게이트(35.1∼35.q)의 접지 노드(34.1a∼34.qa) 및 (35.1a∼35.qa)가 부유 상태가 된다.
따라서, 모든 비트선 쌍(BL, /BL)은 대응 컬럼선택 신호(COL)에 따라서 선택상태가 된다.
한편, 예를들면 메모리셀 블록(30.1)의 비트선 쌍(BL1, /BL1)으로 접속된 메모리셀(51)이 불량인 때는, 불량 비트선 쌍(BL1, /BL1)의 비트선 주변회로(34.1) 및 칼럼 선택 게이트(35.1)의 퓨즈(42, 46)와, 다른 메모리셀 블록(30.2∼30.k)용의 퓨즈(31.22, 30.k)만이 절단된다.
이에 의해, 불량 비트선 쌍(BL1, /BL1)은 비선택 상태로 고정된다.
또한, 메모리셀 블록(30.2∼30.k)의 모든 비트선 쌍(BL, /BL)의 비트선 주변회로 및 컬럼선택 게이트의 접지 노드가 부유 상태가 되고, 메모리셀 블록(30.2∼30.k)의 모든 비트선 쌍(BL, /BL)은 대응 컬럼선택 신호(COL)에 따라서 선택상태가 된다.
또한, 메모리셀 블록(30.1)의 정상 비트선 쌍(BL2, /BL2 ; …; BLq, /BLq)용의 비트선 부하회로(34.2∼34.q)및 컬럼선택 게이트(35.2-35.q)의 접지노드(34.2a∼34.qa) 및 (35.2a∼35.qa)가 접지되어, 비트선 쌍(BL2, /BL2∼BLq, /BLq)은 대응 컬럼 선택신호(COL)에 따라서 선택상태가 된다.
이 실시예에 있어서는, 상술한 바와 같이 구성했기 때문에, 메모리셀 어레이(30)에 불량 메모리셀(51)이 전혀 없을때는, 퓨즈(32)를 절단하는 것에 따라 전원전위(Vcc)와 접지전위(GND)를 완전히 분리할 수 있고, 전원전위(Vcc)와 접지전위(GND)의 사이에 퓨즈를 끼워서 전류가 흐르는 것을 방지할 수 있다.
또한, 불량 메모리셀(51)이 있을때라도, 그 메모리셀(51)을 포함하는 메모리셀 블록(예를들면, 30.1)에서는, 종래와 같이 전류가 소비되지만, 불량메모리셀(51)을 포함하지 않는 메모리셀 블록(예를들면, 30.2∼30.k)에서는 전류의 소비를 완전히 없앨 수 있다.
또한, 메모리셀블록(30.1∼30.k)의 수를 늘리는 만큼 소비전류를 저감할 수 있는 효과가 있다.
또한, 제11도 및 제12도로 나타낸 고저항 소자(43, 47)를 퓨즈로 치환해도 좋다.
단, 그 경우에는, 불량 메모리셀(51)이 존재하는 메모리셀 블록의 비트선주변 회로 및 컬럼선택 게이트의 일측 퓨즈를 모두 절단할 필요가 있고, 절단할 퓨즈의 수가 증대하는 결점을 포함한다.
또한, 제13도에 도시한 바와 같이, 제9도에 있어서 퓨즈(32)를 제거하는 동시에, 메모리셀 어레이(50)에 불량 메모리셀(51)이 전혀없고 비트선 쌍(BL, /BL)을 비선택 상태로 고정할 필요가 없는 경우에는 본딩패드(33)를 접지핀으로 본딩하지 않도록 해도 좋다.
이 개량예에 따르면, 메모리셀 어레이(50)에 불량한 메모리셀(51)이 전혀 없는 경우에는 퓨즈를 절단할 필요가 전혀 없고, 본딩패드(33)를 본딩할 필요도 없다.
따라서, 제9도∼제12도에 나타낸 SRAM에 있어서 퓨즈(32)의 절단불량에 따른 수율의 저하가 생기는 일은 없다.
단, 이 개량예에서는 본딩패드(33)의 본딩을 행하기전에, 본딩할 필요가 없는 SRAM과 본딩할 필요가 있는 SRAM을 분별해 놓을 필요가 있다.
제9도∼제12도에 나타낸 SRAM에서는 모든 SRAM의 본딩패드(33)를 본딩하므로, 분별할 작업을 생략할 수 있는 장점이 있다.

Claims (5)

  1. 전기적으로 데이터의 재기록이 가능한 반도체 기억장치에 있어서, 각각이, 복수의 어드레스 신호로 이루어진 고유의 어드레스로 특정되는 복수의 메모리셀 행 또는 열 (51, WL)을 포함하는 메모리셀어레이 (50)와, 상기 메모리셀 어레이 (50)중의 불량 메모리셀 행 또는 열과 치환하기 위한 용장 메모리셀 행 또는 열 (53, SWL)과, 각각이, 외부에서 상기 복수의 어드레스 신호를 받는 복수의 어드레스신호 입력단자와, 상기 복수의 어드레스 신호 입력단자에서 상기 불량 메모리셀 행 또는 열을 특정하는 복수의 어드레스 신호가 입력되는 것에 응답하여,상기 불량 메모리셀 행 또는 열의 대신에 상기 용장 메모리 셀 행 또는 열 (53, SWL)을 선택하는 용장 선택수단(SD)을 구비하며, 상기 용장 선택수단 (SD)은, 각각이, 상기 복수의 어드레스 신호 입력단자에 대응하여 설치되고, 그 제어전극에 제 1 전위가 주어지는 것에 응답하여 대응하는 어드레스신호 입력단자에서 입력된 어드레스 신호의 통과를 금지하고, 그 제어 전극에 제 2 전위가 주어지는 것에 응답하여 그 어드레스 신호를 통과시키는 복수의 게이트 수단(11, 12)과, 각 게이트 수단(11, 12)에 대응하여 설치되고, 상기 제 1 전위가 주어지는 제 1 노드와 대응하는 게이트 수단(11, 12)의 제어전극과의 사이에 접속되고, 상기 불량 메모리셀 행 또는 열을 특정하는 복수의 어드레스 신호중 대응하는 게이트 수단(11, 12)에 대응하는 어드레스 신호입력 단자에서 입력되는 어드레스 신호가 제 1 논리를 가지는 경우에, 절단되는 제 1 퓨즈(16)와, 각 게이트 수단(11, 12)에 대응하여 설치되고, 상기 제 2 전위가 주어지는 제 2 노드와 대응하는 게이트 수단(11, 12)의 제어전극과의 사이에 접속되고, 상기 불량 메모리셀 행 또는 열을 특정하는 복수의 어드레스 신호중 대응하는 게이트 수단에 대응하는 어드레스 신호 입력단자에서 입력되는 어드레스 신호가 제 2 논리를 가지는 경우에, 절단되는 제 2 퓨즈(15)와, 상기 복수의 게이트 수단(11, 12)을 통과한 어드레스 신호의 모두가 제 1 논리를 가지는 것에 응답하여 상기 용장 메모리셀 행 또는 열(53, SWL)을 선택하는 선택수단(7, 8)을 구비하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 용장수단(SD)은, 상기 제 2 전위가 주어지는 전원단자와 상기 제 2 노드와의 사이에 접속되고, 상기 메모리셀 어레이(50)가 상기 불량 메모리셀 행 또는 열을 포함하지 않는 경우에 절단되는 제 3 퓨즈(3)를 더욱 포함하며, 상기 제 2 노드는 상기 전원단자에서 상기 제 3 퓨즈(3)를 통하여 상기 제 2 전위를 받는 반도체 기억장치.
  3. 제 1 항에 있어서, 상기 용장수단(SD)은, 상기 제 2 노드에 접속되고, 상기 메모리셀 어레이(50)가 상기 불량 메모리셀 행 또는 열을 포함하는 경우에, 상기 제 2전위가 주어지는 전원단자에 본딩 와이어로 접속되는 패드(4)를 더욱 포함하며, 상기 제 2 노드는 상기 전원단자에서 상기 본딩 와이어 및 상기 패드 (4)를 통하여 상기 제 2 전위를 받는 반도체 기억장치.
  4. 전기적으로 데이터의 재기록이 가능한 반도체 기억장치에 있어서, 행열상으로 배열된 복수의 메모리셀(51), 각 행에 대웅하여 설치된 워드선(WL), 및 각 열에 대응하여 설치된 비트선 쌍(BL, /BL)을 포함하는 메모리셀 어레이와, 상기 메모리셀 어레이와 외부와의 사이에서 데이터의 입출력을 행하기 위한 데이터 입출력 수단과, 각 비트선 쌍(BL, /BL)에 대응하여 설치되고, 각각의 입력전극이 함께 제 1 전위라인에 접속되고, 각각이 상기 제 1 전위 라인과 대응하는 비트선 쌍(BL, /BL)의 일단과의 사이에 접속된 상기 제 1 트랜지스터 (40, 41)를 포함하며, 대응하는 비트선 쌍 (BL, /BL)을 충전하기 위한 비트선 부하와, 각 비트선 쌍(BL, /BL)에 대응하여 설치된 열 선택선과, 각 비트선 쌍(BL, /BL)대응하여 설치되고, 각각의 입력전극과 함께 대응하는 열선택선에 접속되고, 각각이 대응하는 비트선쌍(BL, /BL)의 타측단과 상기 데이터 입출력 수단과의 사이에 접속된 제 2 트랜지스터 쌍 (44, 45)을 포함하는 열 선택 게이트와, 행 어드레스 신호에 따라서 상기 메모리셀 어레이중의 어느 것의 워드선 (WL)을 선택하고, 그 선택된 워드선(WL)을 활성화 레벨로 하여 대응하는 메모리셀(51)을 활성화 시키는 행 선택수단, 열 어드레스 신호에 따라서 상기 메모리셀 어레이중의 어느 것의 비트선 쌍(BL, /BL)을 선택하고, 그 선택된 비트선 쌍(BL, /BL)에 대응하는 열 선택선을 활성화 레벨로하여 대응하는 열 선택 게이트를 도통시키는 열 선택수단과, 상기 메모리셀 어레이중의 불량 비트선 쌍과 치환하기 위한 용장비트선 쌍과, 상기 용장 비트선 쌍으로 치환된 불량 비트선쌍을 불능화시키기 위한 불능화 수단(42, 43, 46, 47, 32)을 구비하고, 상기 불능화 수단(42, 43, 46, 47, 32)은, 각 비트선 쌍 부하에 대응하여 설치되고, 대웅하는 비트선 부하에 포함되는 상기 제 1 트랜지스터 쌍(40, 41)의 입력전극과 상기 제 1 전위라인과의 사이에 접속되고, 대응하는 비트선 쌍(40, 41)이 불량인 경우에 절단되어 대응하는 비트선 부하를 비도통으로 하기 위한 제 1 퓨즈 (42)와, 각 비트선 부하에 대응하여 설치되고, 그 일측의 전극이 대응하는 비트선 부하에 포함되는 상기 제 1 트랜지스터 쌍(40, 41)의 입력전극에 접속된 제 1 저항소자(43)와, 각 열 선택 게이트에 대응하여 설치되고, 대응하는 열선택 게이트에 포함되는 상기 제 2 트랜지스터 쌍(44, 45)의 입력전극과 대응하는 열 선택선과의 사이에 접속되고, 대응하는 비트선 쌍(BL, /BL)이 불량인 경우에 절단되어 대응하는 열 선택 게이트를 비도통으로 하기 위한 제 2 퓨즈 (46)와, 각 열 선택 게이트에 대응하여 설치되고, 그 일측의 전극이 대응하는 열 선택 게이트에 포함되는 상기 제 2 트랜지스터 쌍(44, 45)의 입력전극에 접속된 제 2 저항소자(47)와, 상기 제 1 및 제 2 저항소자(43, 47)의 타측 전극과 제 2 전위라인과의 사이에 접속되고, 상기 메모리셀 어레이가 불량인 비트선쌍을 포함하지 않는 경우에 절단되는 제 3 퓨즈 (32)즐 포함하는 반도체 기억장치.
  5. 전기적으로 데이터의 재기록이 가능한 반도체 기억장치에 있어서, 행열상으로 배열된 복수의 메모리셀(51), 각 행에 대응하여 설치된 워드선(WL), 및 각 열에 대응하여 설치된 비트선 쌍(BL, /BL)을 포함하는 메모리셀 어레이와, 상기 메모리셀 어레이와 외부와의 사이에서 데이터의 입출력을 행하기 위찬 데이터 입출력수단과, 각 비트선 쌍(BL, /BL)에 대응하여 설치되고, 각각의 입력전극이 함께 제 1 전위라인에 접속되고, 각각이 상기 제 1 전위라인과 대응하는 비트선 쌍(BL, /BL)의 일측단과의 사이에 접속된 제 1 트랜지스터 쌍(40, 41)을 포함하며, 대응하는 비트선 쌍(BL, /BL)을 충전하기 위한 비트선 부하와, 각 비트선 쌍(BL, /BL)에 대응하여 설치된 열 선택선과, 각 비트선 쌍(BL, /BL)에 대응하여 설치되고, 각각의 입력전극이 함께 대응하는 열 선택선에 접속되고, 각각이 대응하는 비트선 쌍(BL, /BL)의 타측단과 상기 데이터 입출력 수단과의 사이에 접속된 제 2 트래지스터 쌍(44, 45)을 포함하는 열 선택 게이트와, 행 어드레스 신호에 따라서 상기 메모리셀 어레이중의 어느 것의 워드선(WL)을 선택하고, 그 선택된 워드선(WL)을 활성화 레벨로 하여 대응하는 메모리셀 (51)을 활성화 시키는 행 선택수단과, 열 어드레스 신호에 따라서 상기 메모리셀 어레이중의 어느 것의 비트선 쌍(BL, /BL)을 선택하고, 그 선택된 비트선 쌍(BL, /BL)에 대응하는 열 선택선을 활성화 레벨로하여 대응하는 열선택 게이트를 도통시키는 열 선택 수단과, 상기 메모리셀 어레이중의 불량 비트선 쌍과 치환하기 위한 용장비트선 쌍과, 상기 용장 비트선쌍으로 치환된 비트선쌍을 불능화시키기 위한 불능화 수단(42, 43, 46, 47, 33)을 구비 하고, 상기 불능화 수단(42, 43, 46, 47, 33)은, 각 비트선 부하에 대응하여 설치되고, 대응하는 비트선 부하에 포함되는 상기 제 1 트랜지스터 쌍(40, 41)의 입력전극과 상기 제 1 전위라인과의 사이에 접속되고, 대응하는 비트선 쌍(BL, /BL)이 불량인 경우에 절단되어 대응하는 비트선 부하를 비도통으로 하기 위한 제 1 퓨즈 (42)와, 각 비트선 부하에 대응하여 설치되고, 그 일측의 전극이 대응하는 비트선 부하에 포함되는 상기 제 1 트랜지스터 쌍(40, 41)의 입력전극에 접속된 제 1 저항소자(43)와, 각 열 선택 게이트에 대응하여 설치되고, 대응하는 열선택 게이트에 포함되는 상기 제 2 트랜지스터 쌍(44, 45)의 입력전극과 대응하는 열 선택선과의 사이에 접속되고, 대응하는 비트선 쌍(BL, /BL)이 불량인 경우에 절단되어 대응하는 열 선택 게이트를 비도통으로 하기 위한 제 2 퓨즈(46)와, 각 열 선택 게이트에 대응하여 설치되고, 그 일측 전극이 대응하는 열 선택 게이트에 포함되는 상기 제 2 트랜지스터 쌍(44, 45)의 입력전극에 접속된 제 2 저항소자(47)와, 상기 제 1 및 제 2 저항소자(43, 47)의 타측 전극에 접속되고, 상기 메모리셀 어레이가 불량인 비트선 쌍을 포함하는 경우에, 상기 제 2 전위가 주어지는 전원단자에 본딩 와이어로 접속되는 패드(33)를 포함하는 반도체 기억장치.
KR1019950026466A 1994-09-06 1995-08-24 반도체 기억장치 KR100200891B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-212436 1994-09-06
JP6212436A JPH0877776A (ja) 1994-09-06 1994-09-06 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR960012033A KR960012033A (ko) 1996-04-20
KR100200891B1 true KR100200891B1 (ko) 1999-06-15

Family

ID=16622578

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950026466A KR100200891B1 (ko) 1994-09-06 1995-08-24 반도체 기억장치

Country Status (4)

Country Link
US (1) US5579266A (ko)
JP (1) JPH0877776A (ko)
KR (1) KR100200891B1 (ko)
TW (1) TW310426B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100196515B1 (ko) * 1995-06-30 1999-06-15 김영환 반도체 메모리 장치의 리던던시 회로
JPH10214497A (ja) * 1997-01-31 1998-08-11 Mitsubishi Electric Corp 半導体記憶装置
US5898626A (en) * 1997-06-19 1999-04-27 Silicon Magic Corporation Redundancy programming circuit and system for semiconductor memory
JP3638757B2 (ja) * 1997-06-24 2005-04-13 株式会社 沖マイクロデザイン 半導体集積回路
JPH11121627A (ja) * 1997-10-16 1999-04-30 Oki Electric Ind Co Ltd 半導体メモリ
US6108797A (en) * 1997-12-11 2000-08-22 Winbond Electronics Corp. Method and system for loading microprograms in partially defective memory
US6141768A (en) * 1998-03-12 2000-10-31 Winbond Electronics Corp. Self-corrective memory system and method
US6268760B1 (en) 1998-04-30 2001-07-31 Texas Instruments Incorporated Hysteretic fuse control circuit with serial interface fusing
US6370655B1 (en) 1998-10-19 2002-04-09 Winbond Electronics Corp. Method and system for reversed-sequence code loading into partially defective memory
US6185135B1 (en) 1999-01-05 2001-02-06 International Business Machines Corporation Robust wordline activation delay monitor using a plurality of sample wordlines
US6115310A (en) * 1999-01-05 2000-09-05 International Business Machines Corporation Wordline activation delay monitor using sample wordline located in data-storing array
US6335891B1 (en) * 1999-02-25 2002-01-01 Micron Technology, Inc. Device and method for reducing standby current in a memory device by disconnecting bit line load devices in unused columns of the memory device from a supply voltage
US6285619B1 (en) * 1999-11-18 2001-09-04 Infineon Technologies North America Corp. Memory cell
TW449685B (en) 1999-12-21 2001-08-11 Winbond Electronics Corp Handling method and system for partial defective memory
JP2001195893A (ja) 2000-01-13 2001-07-19 Mitsubishi Electric Corp スタティック型半導体記憶装置
US6744681B2 (en) * 2001-07-24 2004-06-01 Hewlett-Packard Development Company, L.P. Fault-tolerant solid state memory
US7222274B2 (en) * 2004-02-25 2007-05-22 International Business Machines Corporation Testing and repair methodology for memories having redundancy
US20120105136A1 (en) * 2010-10-27 2012-05-03 Thermaltherapeutic Systems, Inc. Fuse link system for disposable component
US20120106016A1 (en) * 2010-10-27 2012-05-03 Thermaltherapeutic Systems, Inc. Fuse Link System For A Hyperthermia Apparatus
KR102479142B1 (ko) * 2021-03-05 2022-12-20 이강암 자동 장돌 머신 및 이를 이용한 장돌 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0262800A (ja) * 1988-08-29 1990-03-02 Nec Corp 半導体集積回路
JPH02177087A (ja) * 1988-12-27 1990-07-10 Nec Corp リダンダンシーデコーダ
US5471426A (en) * 1992-01-31 1995-11-28 Sgs-Thomson Microelectronics, Inc. Redundancy decoder
KR960008825B1 (en) * 1993-11-18 1996-07-05 Samsung Electronics Co Ltd Row redundancy circuit and method of semiconductor memory device with double row decoder
US5446698A (en) * 1994-06-30 1995-08-29 Sgs-Thomson Microelectronics, Inc. Block decoded redundant master wordline

Also Published As

Publication number Publication date
JPH0877776A (ja) 1996-03-22
TW310426B (ko) 1997-07-11
KR960012033A (ko) 1996-04-20
US5579266A (en) 1996-11-26

Similar Documents

Publication Publication Date Title
KR100200891B1 (ko) 반도체 기억장치
US6310806B1 (en) Semiconductor memory device with redundant circuit
US5268866A (en) Memory with column redundancy and localized column redundancy control signals
US5200922A (en) Redundancy circuit for high speed EPROM and flash memory devices
US5243570A (en) Semiconductor memory device having redundant memory cell columns concurrently accessible together with regular memory cell arrays
KR100205006B1 (ko) 자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치
EP0690381B1 (en) Redundancy scheme for memory circuits
US5502676A (en) Integrated circuit memory with column redundancy having shared read global data lines
US5287310A (en) Memory with I/O mappable redundant columns
KR100290697B1 (ko) 디스터브 리프레시 테스트 회로를 포함하는 반도체 기억 장치
US5371712A (en) Semiconductor memory device having detection circuitry for sensing faults in word lines
JPH0334640B2 (ko)
KR960005367B1 (ko) 단일 반도체 메모리 칩상에 제조된 반도체 메모리 소자
US6704226B2 (en) Semiconductor memory device having row repair circuitry
JP2000260199A (ja) 半導体記憶装置
KR100342642B1 (ko) 용장 회로를 구비한 반도체 기억 장치
US4731759A (en) Integrated circuit with built-in indicator of internal repair
KR0145165B1 (ko) 용장 어드레스 디코더
US6930934B2 (en) High efficiency redundancy architecture in SRAM compiler
US5327381A (en) Redundancy selection apparatus and method for an array
US5612917A (en) Semiconductor memory device including improved redundancy circuit
KR100283022B1 (ko) 반도체 기억 장치
US6813198B2 (en) Semiconductor memory device and method of repairing the same
KR100317568B1 (ko) 반도체기억장치
KR100512176B1 (ko) 대기 전류 불량의 판별 기능을 갖는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee