JP2013012291A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、メモリセルブロック40−1,・・・と、複数の冗長セル列41−11,・・・と、冗長判定信号をそれぞれ出力する複数のアドレス判定回路50−11,・・・と、前記冗長判定信号に基づき、アドレス信号をデコードして冗長セル列41−11,・・・及びメモリセルブロック内のメモリセル列を選択する複数のデコーダ60−11,・・・とを備えている。各アドレス判定回路は、不良メモリセルの位置を示す冗長位置情報を持つヒューズ51a−1〜51a−8と、メモリセルブロックを選択するためのブロック選択情報を持つヒューズ51a−9と、を有するヒューズセット51Aを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果にブロック選択情報を付加した冗長判定信号を出力する。
【選択図】図1
Description
図1は、本発明の実施例1における半導体記憶装置の冗長回路付近を示す構成図である。図2(a)、(b)は、本発明の実施例1における半導体記憶装置の冗長回路付近を示す概略の構成図であり、同図(a)は冗長回路付近の全体の構成図、及び同図(b)は同図(a)中のアドレス判定回路内に設けられるヒューズ状態保持回路の構成図である。なお、図2(a)には、図1のデコーダの図示が省略されている。
図1中の各アドレス判定回路アドレス判定回路50−11,50−12〜50−N1,50−N2は、同一の構成である。例えば、図3に示すアドレス判定回路50−11は、欠陥セルの位置(即ち、欠陥セルが含まれるワード線のアドレス)を記憶するためにレーザで切断されるレーザリペアヒューズ1本とその状態を保持してヒューズ状態表示信号FS1〜FS9をそれぞれ出力する例えば9個のヒューズ状態保持回路51−1〜51−9と、その9本のヒューズ状態表示信号FS1〜FS9とアドレス信号Ai(例えば、ブロック選択用の上位3ビットA9〜A11とブロック内部選択用の下位8ビットA1〜A8の合計11ビットA1〜A11の信号)の内の下位8ビットA1〜A8との一致/不一致を判定して2本の冗長判定信号RJ1,RJ2を出力する論理回路とにより、構成されている。
図1中の各デコーダ60−11,60−12〜60−N1,60−N2は、同一の構成である。例えば、図4に示すデコーダ60−11は、アドレス判定回路50−11から出力される2本の冗長判定信号RJ1,RJ1を駆動して2列のメモリセルブロック40−1側内の冗長セル列41−11の冗長ワード線と、メモリセルブロック40−2内の冗長セル列41−21の冗長ワード線と、をそれぞれ活性化するための2本のメモリセルブロック40−1側の冗長X選択信号RSL1、及びメモリセルブロック40−2側の冗長X選択信号RSL2と、アドレス信号Aiの下位8ビットA1〜A8及び上位3ビットA9〜A11と2本の冗長判定信号RJ1,RJ2をデコードして、メモリセルブロック40−1内の半分の256本(=28)のワード線を活性化するための256本のX選択信号SL1〜SLL256とを出力する回路である。
又、デコーダ60−12から出力される256本のX選択信号SL1〜SL256によりメモリセルブロック40−1内の残り半分の256本のワード線が選択され、デコーダ60−21から出力される256本のX選択信号SL1〜SL256によりメモリセルブロック40−2内の半分の256本のワード線が選択され、デコーダ60−22から出力される256本のX選択信号SL1〜SL256によりメモリセルブロック40−2内の残り半分の256本のワード線が選択される。
例えば、隣接する1番目のメモリセルブロック40−1と2番目のメモリセルブロック40−2において、1番目のメモリセルブロック40−1内のあるメモリセルが欠陥セルの場合の動作を説明する。
本実施例1では、置き換え可能な冗長セル列41−11,・・・の数(置き換えられる数)が、ヒューズセット51Aの数よりも多く、ヒューズ51a−1〜51a−8,51a−9を使ってどこの冗長セル列41−11,・・・を使用するか指定することができる構成になっている。ここで、ヒューズセット51Aをそれぞれ有する複数個のアドレス判定回路50−11,・・・から出力する冗長判定信号RJ1,RJ2は、ヒューズセット51Aの数よりも少なく、どこかのヒューズセット51Aが一致判定したことを示す信号と、どこのヒューズセット51Aが一致判定したかを示す位置情報とで構成されている。
図5は、本発明の実施例2の半導体記憶装置におけるアドレス判定回路内のヒューズセットと冗長判定信号との関係を示す図である。
冗長判定信号RJI〜RJ4の4本の配線#1〜#4の内、1本はどのヒューズセット51Aが一致判定を検出したときにも動作する。図5によれば、その1本の配線(#4)をモニタすることによって、冗長判定結果が簡単に分かるようになる。残りの3本の配線#1〜#3は、ヒューズセット51A毎に状態を割り振るので、どの冗長セルを使用するかを簡単に判別できる。
共有するメモリセルブロック数が多い時や、メモリセルブロック当たりのヒューズセット51Aが多い時には、本実施例2によって、冗長判定結果を表す配線の本数を削減することができる。
図6は、本発明の実施例3における半導体記憶装置の冗長回路付近を示す概略の構成図であり、実施例1を示す図2(a)中の要素と共通の要素には共通の符号が付されている。図7は、図6に設けられるデコーダを示す構成図であり、実施例1を示す図4中の要素と共通の要素には共通の符号が付されている。
本実施例3では、1メモリセルブロック当たり6個のアドレス判定回路50−11,・・・内にそれぞれ設けられるヒューズセット51Aが、各々欠陥セルのアドレスを保持しており、このアドレスと一致したときに、冗長判定信号RJI,・・・をバス配線BSへ出力する。すると、冗長判定信号RJI,・・・が各デコーダ60A内のデコード部62−1A,・・・でデコードされ、この出力である冗長X選択信号RSL1,・・・によって冗長セル列41−11,・・・が選択され、実施例1、2と同様に、欠陥セルの置き換えが行われる。
本実施例3では、ヒューズセット51Aをそれぞれ有するアドレス判定回路50−11,・・・が、複数個のメモリセルブロック40−1,・・・に跨って配置されており、1メモリセルブロック当たりの数を計算すると半端な数だが、跨って利用するメモリセルブロック40−1,・・・の集合に対しては2又は4の倍数等のきりの良い数になっている。
41−11〜41−N4 冗長セル列
50−11〜50−N2 アドレス判定回路
51−1〜51−9 ヒューズ状態保持回路
51A ヒューズセット
60−11〜60−N2,60A デコーダ
Claims (2)
- 複数のメモリセルを有するメモリセル列がそれぞれ設けられた複数のメモリセルブロックと、
前記各メモリセルブロックに対して設けられ、不良メモリセルを置き換えるための冗長セルがそれぞれ複数設けられた複数の冗長セル列と、
前記複数のメモリセルブロックに対応して設けられた複数のアドレス判定回路であって、前記各アドレス判定回路は、前記メモリセルブロック内における前記不良メモリセルの位置を示す冗長位置情報を持つ複数の第1のヒューズと、前記不良メモリセルが含まれる2つの前記メモリセルブロックのいずれか一方を選択するためのブロック選択情報を持つ1つの第2のヒューズと、を有するヒューズセットを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果に前記ブロック選択情報を付加した冗長判定信号を出力する前記複数のアドレス判定回路と、
前記複数のアドレス判定回路に対応して設けられ、前記冗長判定信号に基づいて前記いずれか一方のメモリセルブロックにおける前記冗長セル列を選択し、且つ、前記冗長判定信号に基づき、前記アドレス信号をデコードして前記アドレス判定回路に対応する前記いずれか一方のメモリセルブロックの前記メモリセル列を選択する複数のデコーダと、を備え、
前記1つの第2のヒューズは、切除又は非切除することにより、前記いずれか一方のメモリセルブロックを指定する構成になっていることを特徴とする半導体記憶装置。 - 前記冗長セル列の数が、前記ヒューズセットの数よりも多く、前記第1及び第2のヒューズを使って使用対象となる前記冗長セル列を指定する構成になっていることを特徴とする請求項1記載の半導体記憶装置。
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JP2012198330A JP2013012291A (ja) | 2012-09-10 | 2012-09-10 | 半導体記憶装置 |
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2012
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