JP2008535142A - メモリアレイにブロック冗長性を組込むための方法および装置 - Google Patents

Abstract

集積回路メモリアレイは交互に第１および第２のタイプのメモリブロックを含み、各メモリブロックは、隣接したメモリブロックのそれぞれのアレイ線と共有される、それぞれのアレイ線を含む。１つのタイプの欠陥ブロックのアレイ線は同じタイプの予備ブロックにマップされる。欠陥ブロックのアレイ線と共有される、第１の隣接したブロックのアレイ線、および欠陥ブロックのアレイ線と共有される、第２の隣接したブロックのアレイ線は、他のタイプの第２の予備ブロックにマップされ、それにより欠陥ブロックおよび両方の隣接したブロックの部分を２つの予備ブロックのみにマップする。

Description

技術分野
この発明は、メモリアレイを包含する半導体集積回路に関し、特定的には冗長性を組込んだアレイ、より特定的には、一定の実施例について、３次元メモリアレイを有するアレイに関する。

背景技術
集積回路メモリアレイは、しばしば１つ以上の欠陥素子を置換するために用いることができる行および列などの冗長な素子を含む。たとえば、欠陥メモリセルは、欠陥メモリセルを包含する行または列のいずれかを予備の（すなわち冗長な）行または列と置き換えることにより、置換されることができる。あるメモリアレイ技術およびアーキテクチャは冗長または予備の列よりも冗長な行を実現するのにより好適であり、他のメモリアレイ技術およびアーキテクチャは予備の行よりも列を実現するのにより好適である。

発明の開示
ある種類のメモリアレイ技術においては、低抵抗のビット線からワード線への短絡、または多くのワード線およびビット線に影響する短絡などの一定の種類の障害が、行および列の冗長性を圧倒する多数のビット障害を引起こしかねない。この発明に従うブロック冗長性スキームは、これを用いなければ障害を起こして廃棄されるような装置を保存するために実現することができる。このようなスキームは、短絡によって影響を受けた全ブロックを１つの予備ブロックによって置換する。

この発明の１つの局面では、集積回路メモリアレイで使用するためのブロック冗長方法を与える。この方法は、第１のタイプの欠陥ブロックのアレイ線を同じタイプの予備ブロックへマップするステップと、欠陥ブロックのアレイ線と共有される、第１の隣接したブロックのアレイ線と、欠陥ブロックのアレイ線と共有される、第２の隣接したブロックのアレイ線とを、第２のタイプの第２の予備ブロックにマップして、それにより欠陥ブロックおよび両方の隣接したブロックの部分を２つの予備ブロックのみにマップするステップとを含む。

メモリアレイは受動素子メモリセルを含んでもよく、好ましくは反ヒューズセルを含む。いくつかの実施例では、メモリアレイは、メモリセルの２つ以上の面を有する３次元メモリアレイを含み、いくつかの３次元の実施例では、各ワード線は少なくとも２つのワード線層の各々の上にワード線セグメントを含む。

この方法は、予備メモリブロックに関連付けられる複数のバス線を、第１の複数の正規のメモリブロックまたは欠陥ブロックを含む第２の複数の正規のメモリブロックに関連付けられる対応する複数のバス線に結合するステップを含むことができる。

いくつかの実施例では、この方法は、選択されたワード線が、そうでなければ欠陥メモリブロック内にあるときに、欠陥メモリブロックがマップされている予備メモリブロックをイネーブルするステップを含む。いくつかの実施例では、この方法は、選択されたワード線が隣接した非予備メモリブロック内にあり、欠陥メモリブロック内のワード線と共有
されないときに、隣接した非予備メモリブロックの１つをイネーブルするステップを含む。いくつかの実施例では、この方法は、選択されたワード線がそうでなければ隣接した非予備メモリブロックの１つにあり、欠陥メモリブロック内のワード線と共有されるときに、隣接した非予備メモリブロックがマップされている予備メモリブロックをイネーブルするステップを含む。

別の局面では、この発明は、交互の第１および第２のタイプのメモリブロックを有するメモリアレイを含む集積回路を与え、各メモリブロックは、隣接したメモリブロックにおいてそれぞれのアレイ線と共有されるそれぞれのアレイ線を含む。集積回路はさらに、欠陥ブロックに対応するアドレスに応答して、１つのタイプの欠陥ブロックのアレイ線を同じタイプの予備ブロックへマップするため、さらには欠陥ブロックのアレイ線と共有される第１の隣接したブロックのアレイ線を、および欠陥ブロックのアレイ線と共有される第２の隣接したブロックのアレイ線を、他のタイプの第２の予備ブロックにマップして、それにより欠陥ブロックおよび両方の隣接したブロックの部分を２つの予備ブロックのみにマップするための、マップ回路を含む。

いくつかの実施例では、第１および第２のタイプの予備ブロックは、第１の複数の正規のメモリブロックと第２の複数の正規のメモリブロックとの間に配置される。いくつかの実施例では、メモリアレイは、メモリセルの２つ以上の面を有する３次元メモリアレイを含む。いくつかの実施例では、集積回路は、第１のメモリ面からのビット線を第１のグループのそれぞれのバス線にそれぞれ結合するよう配列される、第１のタイプの層選択回路を含み、さらに、第１のメモリ面からのビット線を第２のグループのそれぞれのバス線にそれぞれ結合するよう配列される、第２のタイプの層選択回路を含む。

別の局面では、この発明は、メモリアレイと、メモリアレイの第１の部分に関連付けられる第１のタイプの第１の複数の線と、メモリアレイの第２の部分に関連付けられる第１のタイプの第２の複数の線と、メモリアレイの予備の部分に関連付けられる第１のタイプの第３の複数の線とを含む、集積回路を与える。第３の複数の線は、メモリアレイの予備の部分が利用されるときは第１または第２の複数の線のいずれかにそれぞれ結合され、メモリアレイの予備の部分が利用されないときは第１または第２の複数の線のいずれにも結合されない。いくつかの実施例では、予備の部分は少なくとも１つの予備メモリブロックを含むことができ、メモリアレイの第１の部分と第２の部分との間に配置されてもよい。

この発明は、いくつかの局面において、すべてより極めて詳しく本願明細書に記載され、かつ添付の請求項に述べられるように、メモリアレイを有する集積回路、そのような集積回路およびメモリアレイを動作する方法、ならびにそのような集積回路またはメモリアレイのコンピュータ読取り可能な媒体エンコードに適する。さらに、本願明細書に記載された発明の概念は、単独でも組合わせて用いられてもよい。

前述の説明は概要であって、したがって必要に応じて詳細の単純化、一般化、および省略を包含する。したがって、当業者は、前述の概要が単に例証であること、および、この発明をいかなる方法でも限定するようには意図されないことを認識する。もっぱら請求項によって規定されるこの発明の他の局面、創造性のある特徴、および利点は、下記に述べられる詳細な記載から明らかになり得る。

添付の図面を参照することによって、この発明がよりよく理解され、その多くの目的、特徴、および利点が当業者に明らかになる。

異なる図面における同じ参照記号の使用は類似または同一の品目を表す。

発明の最良の形態
図１は、この発明の一定の実施例による３次元メモリアレイのワード線層およびビット線層を表わす上面図である。メモリブロック１８２、１８４は、複数のビット線１８３、１８５をそれぞれ含み、２：１にインタリーブされたワード線セグメントを有して示される。ブロックのワード線セグメントの半分に対する垂直の接続部がブロックの左側にあり（たとえばワード線セグメント１８７および垂直の接続部１８９）、ブロックのワード線セグメントの他方の半分への垂直の接続部はブロックの右側にある（たとえばワード線セグメント１８６および垂直の接続部１９０）。さらに、垂直の接続部はそれぞれ、２つの隣接したブロックの各々におけるワード線セグメントを与える。たとえば、垂直の接続部１９０は、アレイブロック１８２のワード線セグメント１８６に接続し、アレイブロック１８４のワード線セグメント１８８に接続する。換言すれば、垂直の接続部（垂直の接続部１９０など）はそれぞれ、２つの隣接したブロックの各々におけるワード線セグメントによって共有される。しかしながら、予期されるように、第１のアレイブロックおよび最後のアレイブロックのためのそれぞれの「外側の」垂直の接続部は、第１のアレイブロックおよび最後のアレイブロックにおけるワード線セグメントしか与えることができる。たとえば、ブロック１８４がメモリアレイを形成する複数のブロックの最後のブロックである場合、その外側の垂直の接続部（たとえば垂直の接続部１９４）はブロック１８４内のワード線セグメント１９２しか与えることができず、したがって、アレイの残り全体がそうであるように２つのワード線セグメントによって共有されるわけではない。

示されるようにワード線セグメントをインタリーブすることによって、垂直の接続部のピッチは、個々のワード線セグメント自体のピッチの２倍になる。これが特に有利なのは、多くの受動素子メモリセルアレイについて達成可能なワード線ピッチは、垂直の接続部を形成するために利用され得る構造を介して多くの受動素子メモリセルアレイについて達成可能であるピッチよりも著しく小さいからである。さらに、下記にさらに詳しく記載されるように、これはメモリアレイの下の半導体基質において実現されるワード線ドライバ回路の複雑さをも減じ得る。

示されたものと同一に他のワード線層およびビット線層を実現することができ、したがってそれは同じ垂直の接続部を共有する。例示的なメモリ構造の付加的な記載は、公開された米国特許出願番号第ＵＳ２００４−０１９０３６０号（現在では米国特許第６，８７９，５０５号）である、シュアライン（Scheuerlein）による「３次元メモリアレイのための多層ワード線セグメントを有するワード線配列（Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array）」に見ることができ、その開示は引用によってその全体が本願明細書に援用される。しかしながら、多くの例示的な実施例が３次元メモリアレイ（すなわち、互いの上下に形成された２つ以上のメモリ面を組込んだモノリシックな半導体集積回路）のコンテキストにおいて記載され得る一方、単一のメモリ面しか有さないこの発明の他の実施例も特に考慮される。

メモリアレイ１８０は、好ましくは受動素子メモリセルを組込んだ受動素子メモリアレイ（ＰＥＭＡ）である。本願明細書に用いられるように、受動素子メモリアレイは複数の２端末メモリセルを含み、各々は関連付けられるＸ線と関連付けられるＹ線との間に接続される。このようなメモリアレイは、２次元（平面）アレイであっても、メモリセルの２つ以上の面を有する３次元アレイであってもよい。そのようなメモリセルの各々は、逆方向（すなわち陰極から陽極）の電流が順方向での電流より低い、非線形の導電率を有する。陽極から陰極へ、プログラムレベルより大きい電圧を印加することはメモリセルの導電率を変化させる。メモリセルがヒューズ技術を組込んでいると導電率は減少することができ、メモリセルが反ヒューズ技術を組込んでいると増加することができる。受動素子メモリアレイは必ずしも一度だけプログラム可能な（すなわち一度しか書込めない）メモリア
レイではない。

このような受動素子メモリセルは、ある方向に電流を導く電流操作素子およびその状態を変更することができる別の構成素子（たとえばヒューズ、反ヒューズ、キャパシタ、抵抗素子など）を有するとして一般には見られ得る。メモリ素子のプログラミング状態は、メモリ素子が選択されているときに、電流または電圧降下を感知することによって読取ることができる。

ここで図２を参照して、メモリアレイ２００の部分が示される。５つのメモリブロック２０１、２０２、２０３、２０４および２０５が、各々５つのビット線および５つのワード線を含んで示されるが、実際にはさらに多くのこのようなビット線およびワード線が実現され得る。にもかかわらず、５つのこのようなビット線およびワード線は、このようなアレイのバイアス、およびビット線からワード線への短絡（すなわち「ＢＬ−ＷＬ」短絡）の効果を示すのに十分である。

メモリブロック２０３は、ワード線２０７、２０８、２０９、２１０および２１１、ビット線２１２、２１３、２１４、２１５および２１６を含む。ワード線２０９が選択されたワード線（ＳＷＬ）として示され、０ボルトでバイアスされる一方、ビット線２１４が選択されたビット線（ＳＢＬ）として示され、１０ボルトでバイアスされる。ＳＷＬとＳＢＬとの交差点で選択されたメモリセルをプログラミングするためである。選択されたブロック２０３内の選択されないワード線２０７、２０８、２１０および２１１は、通常、９ボルトの選択されないワード線バイアス電圧（選択されないＸ線バイアス電圧Ｖ_UXとしても知られる）でバイアスされる。選択されたブロック２０３内の選択されないビット線２１２、２１３、２１５および２１６は、通常、１ボルトの選択されないビット線バイアス電圧Ｖ_UB（選択されないＹ線バイアス電圧としても知られる）でバイアスされる。選択されたメモリセルをプログラミングするためのこのようなバイアス電圧は例示的であり、他の値が用いられてもよい。この種のアレイに適するバイアスレベルの付加的な記載は、ロイ Ｅ シュアライン（Roy E. Scheuerlein）への米国特許第６，６１８，２９５号に見つけることができ、その開示は引用によって本願明細書に援用され、ベンディック クリーヴランド（Bendik Kleveland）らへの米国特許第６，６３１，０８５号に見つけることができ、その開示は引用によって本願明細書に援用され、およびロイ Ｅ シュアライン（Roy E. Scheuerlein）への前述の米国特許第６，８７９，５０５号にも見ることができる。

選択されたワード線２０９が、選択されないワード線２０７、２１１（ブロック２０３の選択されないワード線の半分である）と同じく、ブロック２０３およびブロック２０４と共有されるので、メモリブロック２０４は「半分選択された」ブロックと呼ばれ得る。これらのワード線のバイアスが選択されたブロック２０３と同一なので、ブロック２０４のすべてのビット線（たとえばビット線２２２）も、ここで１ボルトとして示される、選択されないビット線レベルＶ_UBでバイアスされ、（選択されたワード線２０９がブロック２０４と共有されるので）任意のメモリセルの意図されないプログラミングを防ぎ、かつブロック２０４の選択されないメモリセルを通る漏れ電流を制限する。

メモリブロック２０２は「半分選択解除された」ブロックと呼ばれ得る。なぜならばそれは、選択されたワード線２０９ではなく、選択されないワード線（たとえばワード線２０８および２１０）を、選択されたブロック２０３と共有するからである。選択されないワード線のおよそ半分（すなわち選択されたブロック２０３と共有されるワード線）が選択されないレベルＶ_UXでバイアスされるので、また選択された（すなわちプログラミング）バイアスレベルでバイアスされるワード線はないので、ブロック２０２のすべてのビット線（たとえばビット線２２０）は浮動したままであり得る。選択されたブロックと共有
されない残りのワード線（たとえばワード線２２１）も浮動したままであり得る。

メモリブロック２０１および２０５は、選択されたメモリブロック２０３と共有されるアレイ線がないので、「選択解除された」ブロックと呼ばれ得る。このような選択解除されたブロックのすべてのビット線およびワード線は浮動したままであり得る。

示されるような例示的なＰＥＭＡにおいて、選択されたブロック２０３において、選択されないビット線は、選択されないワード線とは異なる電圧においてバイアスされる。さらに、選択されないビット線も選択されないワード線も接地ではバイアスされない。したがって、ビット線とワード線との間の短絡は、影響を受けたビット線およびワード線が全く選択されない場合であっても（たとえば冗長ビット線と置換されかつ／または冗長ワード線と置換されたとしても）このような影響を受けたビット線およびワード線のバイアスレベルを不確定にしかねない。このような線の不確定なバイアスレベルは他のメモリセルにプログラムミスをさせ、または過度の漏れを起こしたり読取可能でなくしたりしかねない。１つ以上のビット線と１つ以上のワード線との間の短絡は意図しないバイアスレベルを引起こす可能性がさらに高く、結果として短絡を包含するブロックの障害を生じる。

しかしながら、２つの隣接したブロックがワード線を共有するので、あるＢＬ−ＷＬ短絡は、短絡を包含するブロックに影響するだけでなく隣接したブロックの半分にも同じく影響する。短絡によって影響を受けたワード線とビット線がそれぞれの選択されないバイアスレベルにおいてバイアスされる必要のある場合は常に、短絡は、そのような影響を受けたアレイ線がその意図したバイアスレベルに達するのを妨げかねず、それはアレイの正確なプログラミングおよび読出を妨げる。ＢＬ−ＷＬ短絡２０６は、図２に示される選択されたブロック２０３において示される。したがって、影響を受けたビット線２１２および２１３のための、および影響を受けたワード線２０７および２０８のための選択されないバイアスレベルは不確定であり、「？？？」として図に示される。見られるように、ワード線２０７は選択されたブロック２０３の一方側に隣接したメモリブロック２０４と共有され、そこに影響する一方、ワード線２０８は選択されたブロック２０３の他方側に隣接したメモリブロック２０２と共有され、そこに影響する。

ここで図３を参照して、ＢＬ−ＷＬ短絡を包含する欠陥ブロックに選択されたブロックが隣接する、アレイ２００が示される。ここではメモリブロック２０２が選択されたブロックである。ここではメモリブロック２０２が選択されたブロックであって、ここではメモリブロック２０１が半分選択解除されたブロックであり、ここでは（短絡を包含する）メモリブロック２０３が半分選択されたブロックであり、メモリブロック２０４および２０５は両方とも選択解除されたメモリブロックである。ここではブロック２０２と２０３との間で共有されるワード線２１０が選択されたワード線であって、０ボルトでバイアスされる。

ブロック２０２のビット線２３０がここでは選択されたビット線であって、１０ボルトでバイアスされる。前と同じく、ビット線２１２および２１３の選択されないバイアスレベルおよびワード線２０８の選択されないバイアスレベルは、不確定である。

（たとえばここで共有されたワード線として示される）この共有されたアレイ線アーキテクチャの結果として、ＢＬ−ＷＬ短絡を包含するブロックが置換されれば、かつＢＬ−ＷＬ短絡を包含するブロックとワード線を共有する各隣接したブロックの半分もさらに置換されれば、メモリアレイの正しい動作が達成され得る。これは、ＢＬ−ＷＬ短絡を備えたブロックは選択されたり半分選択されたりすることができないために発生する。

一見したところ、そのような置換は、障害を起こすブロックを置換するために３つの予
備ブロックを必要とすることを提案するように見えるかもしれない。しかしながら、アレイにおけるメモリブロックが偶数ブロックと奇数ブロックとの交互なので（すなわち、この場合の相違は、最上部のワード線が右の隣接したブロックと共有されるのか左の隣接したブロックと共有されるのかの相違である）、奇数メモリブロックまたは偶数メモリブロックを置換するためには、合計４つの予備ブロックが別の方法で必要とされ得る。換言すれば、両方の隣接した奇数ブロックを含む偶数予備ブロックに備え、かつ両方の隣接した偶数ブロックを含む奇数予備ブロックに備えるためには、４つの予備ブロックのグループ（たとえば奇数−偶数−奇数−偶数のブロック）が別の方法で必要となり得る。

メモリブロックのマッピング
この発明の１つの局面では、このメモリアレイ内で２つの予備メモリブロックのみを用いて単一のメモリブロックを置換することができる。ここで図４を参照して、メモリブロック２４１、２４２、２４３および２４４を含むメインアレイを含み、さらに予備ブロック２４５および２４６を含む、メモリアレイ２４０が示される。「偶数」メモリブロックと考えられ得るメモリブロック２４２内にＢＬ−ＷＬ短絡２４７が示される。欠陥偶数メモリブロック２４２内のすべてのワード線は偶数予備ブロック２４５内の対応するワード線にマップされる。たとえば、ブロックの左側からブロック２４２に駆動される、欠陥ブロック２４２内のワード線は（すなわち、そのワード線はブロック２４２の左の隣接したブロック２４１とも共有される）、偶数予備ブロック２４５内の対応するワード線（そのワード線もブロックの左側から予備ブロック２４５に駆動される）にマップされる。そのようなマッピングの例はマッピング２５１として示される。同様に、ブロックの右側からブロック２４２に駆動される欠陥ブロック２４２内のワード線（すなわちブロック２４２の右に隣接したブロック２４３とも共有される）は、予備ブロックの右側からそのような予備ブロックに駆動される、予備ブロック２４５内の対応するワード線にマップされる。そのようなマッピングの例はマッピング２５２として示される。メモリブロック２４２と共有される（欠陥メモリブロック２４２の右側に）隣接した奇数ブロック２４３内のワード線は、偶数予備ブロック２４５の右側に隣接した奇数予備ブロック２４６にマップされる。そのようなマッピングの例はマッピング２５３として示される。しかしながら、メモリブロック２４２と共有される（欠陥メモリブロック２４２の左側に）隣接した奇数メモリブロック２４１内のワード線は、同じ奇数予備メモリブロック２４６に折り込まれてマップされる。そのようなマッピングの例はマッピング２５４として示される。

この態様で、欠陥偶数メモリブロック内のすべてのワード線は偶数予備メモリブロックにマップされ、欠陥メモリブロックの一方側に隣接した奇数メモリブロック内のワード線の半分および欠陥メモリブロックの他方側に隣接した奇数メモリブロック内のワード線の半分は奇数予備メモリブロックにマップされ、それにより３つのメモリブロックの少なくとも部分を２つの予備メモリブロックにのみマップする。

ここで図５を参照して、メモリアレイ２４０が再び示され、今度は奇数メモリブロック２４３内にＢＬ−ＷＬ短絡２４７を有している。欠陥奇数メモリブロック２４３内のすべてのワード線は、奇数予備ブロック２４６内の対応するワード線にマップされる。たとえば、ブロック２４３の左側からブロックに駆動される欠陥ブロック２４３内のワード線（すなわちそのワード線はブロック２４３の左側に隣接したブロック２４２とも共有される）は、予備ブロック２４６内の対応するワード線（そのワード線も予備ブロック２４６の左側からブロックに駆動される）にマップされる。そのようなマッピングの例はマッピング２６２として示される。同様に、ブロック２４３の右側からブロックに駆動される欠陥ブロック２４３内のワード線（すなわちブロック２４３の右に隣接したブロック２４４とも共有される）は、そのような予備ブロックの右側からブロックに駆動される、予備ブロック２４６内の対応するワード線にマップされる。そのようなマッピングの例はマッピング２６１として示される。メモリブロック２４３と共有される（欠陥メモリブロック２４
３の左側に）隣接した偶数ブロック２４２内のワード線は、奇数予備ブロック２４６の左側に隣接した偶数予備ブロック２４５にマップされる。そのようなマッピングの例はマッピング２６４として示される。しかしながら、メモリブロック２４３と共有される（欠陥メモリブロック２４３の右側に）隣接した偶数メモリブロック２４４内のワード線は、同じ偶数予備メモリブロック２４５に折り込まれて（folded）マップされる。そのようなマッピングの例はマッピング２６３として示される。

この態様で、欠陥奇数メモリブロック内のワード線はすべて奇数予備メモリブロックにマップされ、および、欠陥メモリブロックの一方側に隣接した偶数メモリブロック内のワード線の半分、および欠陥メモリブロックの他方側に隣接した奇数メモリブロック内のワード線の半分は単一の奇数予備メモリブロックにマップされ、それにより３つのメモリブロックの少なくとも部分を２つの予備メモリブロックのみにマップする。

いくらか一般化すると、第１のタイプの欠陥メモリブロック（たとえば奇数または偶数）内のすべての第１のタイプのアレイ線（たとえばワード線）は第１のタイプの予備メモリブロックにマップされ、欠陥メモリブロックと共有される、第２のタイプの第１の（欠陥メモリブロックの一方側に）隣接したメモリブロック内のアレイ線の半分、および、欠陥メモリブロックと共有される、第２のタイプの第２の（欠陥メモリブロックの他方側に）隣接したメモリブロック内のアレイ線の半分は、第２のタイプの予備メモリブロックにマップされる。このように、両方の隣接したブロックとアレイ線を共有する単一の不良ブロックを置換するために、２つの予備ブロックが必要である。１つは不良ブロック自体を置換するものであり、他の１つは２つの隣接したブロックのそれぞれ半分を置換するものである。

ベイ組織（Bay organization）
ここで図６を参照して、メモリアレイはベイに組織されてもよい。メモリアレイ２７０は、ベイ０としてもラベル付けされる第１のベイ２７１、ベイ１としてもラベル付けされる第２のベイ２７２、ならびに予備メモリブロック２７３および２７４を含む。各ベイはいくつかのメモリブロック（好ましくは１６メモリブロック）を含み、それ自体のセンスアンプ（示されない）およびページサブレジスタ（示されない）（いくつかの３次元メモリアレイ実施例ではメモリアレイの下に配置され、いくつかの実施例ではメモリアレイの外部に配置されてもよい）を好ましくは含む。示された実施例では、ベイ内の各センスアンプはベイ全体にわたって横断する対応するＳＥＬＢ線に接続される。たとえばベイ０は、ＳＥＬＢ線のグループ２７７（たとえばここでは１６のそのようなＳＥＬＢ線として示される）を含む。所与のメモリ動作中に、ベイ０内の（たとえば３次元アレイにおける１つ以上のメモリ面から）選択されたビット線のグループは、列選択回路（示されない）によってＳＥＬＢ線のグループ２７７にそれぞれ結合される。読出し動作では、次に各ＳＥＬＢ線のセンスアンプが対応するビット線の状態を感知する一方で、（プログラミング動作をサポートする実施例については）プログラミング動作中には、書込まれるべき所望のデータパターンにしたがってプログラミング電圧および／または抑制電圧がさまざまなＳＥＬＢ線に駆動され、このようなバイアス電圧は列選択回路によって対応するビット線に結合される。

異なるベイは異なる独立したＳＥＬＢ線を有する。ベイ１は、ＳＥＬＢ線のグループ２７９（たとえばここでは１６のそのようなＳＥＬＢ線として示される）を含む。ベイ０と同様、所与のメモリ動作中、ベイ１内の選択されたビット線のグループは、列選択回路（示されない）によってＳＥＬＢ線のグループ２７９にそれぞれ結合されることができる。

予備ブロックのための可能な１つの選択肢は、すべてベイに予備ブロックを加えてベイのＳＥＬＢ線を共有することである。これは１６ブロックごとに２つの余分のブロックを
加えることとなり、その結果約１２．５％（すなわち２／１６）のメモリアレイエリアの増加を引起こし、かつすべてのベイにおいて１つのブロック（たとえばＢＬ−ＷＬ短絡を有するブロック）を置換することを可能にする。代替的には、ダイサイズのインパクトを減じるために、図６に示されるように、２つの異なるベイ間で２つの予備ブロックを共有することが可能である。予備ブロック２７３および２７４と関連付けられるＳＥＬＢ線２７８の両端上の結合回路２８２、２８３は、予備ブロックのＳＥＬＢ線２７８をいずれかのベイに接続することを可能にする。このようなＳＥＬＢ線のバイアスレベルに依存して、図示されるように、結合回路はＰＭＯＳトランジスタスイッチと同じ程度に簡単であり得る。制御信号２８０が活性である場合（すなわちこの例では低い場合）、予備ブロックのＳＥＬＢ線２７８は、ベイ０のためのＳＥＬＢ線２７７にそれぞれ結合される。制御信号２８１は、このような場合、ＳＥＬＢ線２７９から予備ブロックのＳＥＬＢ線２７８を分離するために、非活性なままである。代替的に、制御信号２８１が活性な場合、予備ブロックのＳＥＬＢ線２７８はベイ１のためのＳＥＬＢ線２７９にそれぞれ結合される。制御信号２８０は、このような場合、ＳＥＬＢ線２７７から予備ブロックのＳＥＬＢ線２７８を分離するために、非活性なままである。

一旦予備ブロックＳＥＬＢ線２７８が（たとえばＰＭＯＳスイッチを介して）適切なベイのＳＥＬＢ線に、およびそのためベイのセンスアンプに接続されると、ブロック冗長性動作は、それ以上の多重化なしにセンスアンプおよびページサブレジスタに対して完全に透過的になり、プログラム可能な場合、プログラミング動作に対しても同様に透過的である。読出／書込回路の複製は必要ない。このスキームは、２つのベイごとに１つのメモリブロックを置換すること（すなわち２つのベイごとに１つのＢＬ−ＷＬ短絡が許容される）をもたらす。予備ブロック読出パスは余分のＰＭＯＳスイッチ装置（または他の結合回路）を包含するが、メインアレイ動作と予備ブロックとの読出／書込動作間の同様の挙動を確実にするために、読出およびプログラムパスシミュレーションが注意深く実行される。この構成によって、メモリアレイエリア増加は約６．７％（すなわち２／３２に約５ｕｍのＰＭＯＳスイッチ用の小さな追加エリアを加えたもの）である。

同様のゲート制御または結合の考慮は、メモリブロックが予備ブロックによって置換されるときに予備ブロックのためのこのような列選択線がベイ０またはベイ１の類似した線のいずれかに結合され得るような、他の列選択線および／または列デコーダ線にも適用することができる。たとえば、グローバル列選択（ＣＳＧ）線のグループは、ベイ０のためのＣＳＧ線またはベイ１のためのＣＳＧ線のいずれかに、その左右の端部でそれぞれ結合され得る。そのようなＣＳＧ線がフルレール（full-rail）信号であるので、そのような結合回路は好ましくは十分な伝送ゲート（すなわちＮＭＯＳおよびＰＭＯＳの両方のトランジスタ）を含む。ある実施例では各ベイは１０本のこのようなＣＳＧ線を含むが、他の数およびタイプの列選択信号線も同様に考慮される。代替的には、図１２に示されるように、予備ブロックは、予備ブロックがイネーブルされる場合は常にイネーブルされる別個のグローバル列選択デコーダを含んでもよく、これは下記により詳細に記載される。好ましくはアレイはインタリーブされたビット線を含み、半分はアレイを上部に出、他の半分は下部に出るので、ＳＥＬＢ線の下部の組も与えられる。

このような前述のＣＳＧ線および関連するデコーダ回路を含む有用な列回路、ＳＥＬＢ線、および層選択回路の付加的な詳細は、ルカ Ｇ ファソーリ（Luca G. Fasoli）らによって２００４年１２月３０日に出願された米国出願番号第１１／０２６，４７０号「マルチヘッドのデコーダの多重レベルを用いて高密度のメモリアレイを階層的にデコードするための装置および方法（Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders）」に見ることができ、その開示は引用によって本願明細書に援用される。図２−図５は特に適切であり、図３に示されたＩ／Ｏ［１５］−Ｉ／Ｏ［０］とラベル付けされた１６本の線のグループ
は、本願明細書に記載されたＳＥＬＢ線に対応する。

図７は４対のベイを含むメモリアレイ３００の別の実施例を示し、すべて図６に示されるように、各々は１対の予備ブロック、および、ＰＭＯＳスイッチによっていずれかの隣接したベイのＳＥＬＢ線に対して接続可能なＳＥＬＢ線のグループを備え、それはここでは２ｘ２グリッドにグループ化される。

ここで図８を参照して、メインアレイブロック（たとえばベイ０、ベイ１）と予備ブロックとの間の境界を越えてワード線が共有される、メモリアレイ３２０の実施例が示される。たとえば、予備ブロック２７３におけるワード線３２６はベイ０内の最後のブロック（たとえば１６ブロックの最後のブロック）と共有され、それはブロック２７１Ｐとして、またブロック１５として示される（ベイ０の左端のブロックをブロック０として右端のブロックであるブロック１５まで番号が付けられる）。より具体的には、ブロック２７３におけるワード線３２６はブロック２７１Ｐのワード線３２７と共有される。換言すれば、がメモリブロック２７１Ｐとメモリブロック２７３との間でワード線の半分共有される。

ＢＬ−ＷＬ短絡が予備ブロック２７４内に生じた場合、上記の記載から、この予備ブロック２７４は用いることができないが、各隣接したブロックの半分もまた用いることができない。欠陥ブロックのワード線と共有される、２つの隣接したメモリブロックにおけるワード線も汚染され、用いることができない。たとえば、ブロック２７２Ａのワード線３２４は欠陥予備ブロック２７４と共有される。このワード線は、他の予備ブロック２７３のワード線３２６に折り込まれてマップされ得る（マッピング３２８として表示される）。ワード線３２６は欠陥予備メモリブロック２７４と共有されないので、ワード線３２６はワード線３２４に代替することができる。同様に、予備ブロック２７４と共有される、ブロック２７２Ａの内のすべてのワード線は、予備ブロック２７３内の対応するワード線にマップされ、個々のワード線はメモリブロック２７１Ｐと共有される。下記に記載されるように、冗長性情報の付加的なビットが与えられることができ、この図に示されるように、予備ブロック自体内部の欠陥がアレイから出てマップされることを可能にする。

しかしながら、ワード線がメインアレイブロックと予備ブロックとの間で共有されない他の実施例が特に考慮される。このような場合、欠陥アドレスを格納する余分のビットは必要ではないかもしれない。

ブロック冗長性のためのトリムビットおよび制御論理
図７に示されるメモリアレイ３００を例示的な実施例として用いると、予備ブロックの各対は隣接したベイのいずれかの不良ブロックを置換することができるが両方はできないので、４つのブロック置換が可能である。ここで図９を参照して、このようなメモリブロック置換の制御を表わすブロック図が示される。ＴＲＩＭ ＢＩＴＳ ３４０ブロックは、障害を起こすブロックのアドレスを包含するようにプログラムされる。４つのブロック置換が可能なので、各々７ビットの４つのエントリがある。表１は、エントリの各ビットの目的を記載する。障害を起こすアドレスは、実際のブロックアドレス（ＢＬＫＡＤＤ［３：０］）よりも１ビット多く有することに注意されたい。これは予備ブロックにおけるＢＬ−ＷＬ短絡を有するダイが回復され得ることを確実にするために必要であり、そうしなければ（短絡が予備ブロック０にある場合）ブロック１５／ベイ０、または（短絡が予備ブロック１にある場合）ブロック０／ベイ１の半分を危険にさらす。

このようなトリムビットはいかなる適切なプログラム可能な技術においても実現され得る。たとえば、電気的にプログラム可能なヒューズ、レーザプログラム可能なヒューズ、ＦＬＡＳＨ ＥＥＰＲＯＭ（登録商標）などの不揮発性のプログラム可能なメモリセル、反ヒューズセルなどの受動素子メモリセル、または他の技術が利用され得る。ここでの「トリムビット」という用語は、アレイ（予備ブロックおよびメインアレイブロックの両方）におけるメモリセルのビットとプログラム可能なメモリのこのようなビットとを区別するのに便利であり、他のそのようなトリムビットはまた、較正または他のアナログな「トリミング」機能を、そうでなければデジタルなメモリ装置に与えるために用いられてもよいからである。

マッチ論理（match logic）
４つの７ビットエントリを包含している合計２８ビットは、バス３４１によってＭＡＴＣＨ ＬＯＧＩＣブロック３４２に伝えられる。このブロックはさらに、バス３４５によって伝えられた４ビットのブロックアドレスＢＬＫＡＤ［３：０］、バス３４６によって伝えられた最下位ワード線アドレスＲＡＤ［０］、およびバス３４７によって伝えられた個々のベイイネーブル信号ＢＡＹＥ［７：０］の８ビットグループを受取り、それらすべてはメモリアレイ動作の制御のための制御論理ブロック（示されない）から発生され得る。ＭＡＴＣＨ ＬＯＧＩＣブロック３４２はこれらの信号をトリムビットエントリと比較し、そうでなければイネーブルされていたメインアレイブロックを非活性化してその代わりに予備ブロックをイネーブルするべきか否かを決定する。

８つの出力信号（予備ブロックイネーブル、ＳＰＢＬＫＥＮ［７：０］）は、８ベイのいずれにおいて正常なブロックが予備ブロックと置換されなければならないかを示す。ＳＰＢＬＫＥＮ［７：０］がすべてゼロである場合、置換は全く必要ではない。ブロックの半分、すなわち短絡によって影響を受けたブロックに隣接したブロックを置換するときに正しいＳＰＢＬＫＥＮ信号を活性化することができるようになるために、ＲＡＤ［０］信号が必要である。換言すれば、上述のように、現在のブロックアドレスが欠陥ブロックに偶然隣接するメインアレイブロックに対応する場合、現在の行アドレスが欠陥ブロックと共有されるワード線に対応する場合にはメインアレイブロックがディスエーブルされるが、行アドレスが欠陥ブロックと共有されないワード線に対応する場合にはメインアレイブロックはディスエーブルされない（かつメインアレイブロック内で前進するためのアクセスが許される）。

ＳＰＢＬＫＥＮ［７：０］信号を発生する論理は、隣接したブロックのためにもＳＰＢＬＫＥＮを活性化する必要があるので、少々複雑である。下記の例示的なコードでは、ブロックアドレスの最下位ビットが行アドレスの最下位ビットと比較されて、ワード線が隣接した欠陥ブロックと共有されているか否かを推定することができる。４つのエントリの各々の７つのトリムビットを、変数ＥＮＡＢＬＥ＿ｉ、ＲＸＬ＿ＢＡＹ＿ｉ、およびＦＡＩＬ＿ＢＬＫＡＤＤ＿ｉ［４：０］（ｉ＝０，１，２，３）と呼ぶと、８ビット信号ＳＰＢＬＫＥＮ［７：０］を発生する例示的な論理は次のように記載され得る。

このコードでは、変数ＢＬＫＡＤＤは現在のメモリ動作のためのブロックアドレスを指し、ＦＡＩＬ＿ＢＬＫＡＤＤ＿ｉおよびＢＬＫＡＤＤなどのこのようなマルチビット変数への言及は、そのような変数のすべての５ビットを指すと見なされるべきである。しかしながら、ＢＬＫＡＤＤ［０］などの参照は、現在のブロックアドレスの単なるビットゼロを指す。このような予備ブロックイネーブル信号を発生するために他の等価な論理機能が代用されてもよい。

ＳＰＥＮＢＬＫ［７：０］信号はバス３４３によってメモリコア３００に伝えられる。各ＳＰＥＮＢＬＫ［ｉ］信号はメモリアレイのそれぞれのベイ［ｉ］に伝えられ、そのような予備ブロックイネーブル信号が活性なとき（たとえば高いとき）、それはＢＡＹ［ｉ］におけるすべてのメインアレイブロックをディスエーブルする。このような論理は、すべてのブロック内の行デコードおよび／またはプリデコード論理内で実現することができる。

ここで図１０を参照して、例示的なメモリアレイ構成３５０が示され、各それぞれのベイの対のそれぞれのマッチ論理がそれぞれのベイの対のそれぞれの予備ブロックの下に位置する。メモリアレイは、３５１、３５２、…３５８とラベル付けされた８つのベイおよび４つの予備ブロックエリア３６１、３６２、３６３、３６４を含む。ＴＲＩＭ ＢＩＴブロック３４０は、各ブロック置換について１つ、４組の７ビットのエントリを発生する。ここで、予備ブロック３６１の（すなわちベイ３５１または３５２においてブロックを置換するための）７ビットのエントリは、ＴＦ＿ＢＬＫＲＥＤ＿ＥＮＴＲＹ１＿ＴＢ［６：０］とラベル付けされ、バス３６８によってマッチ論理３６５に伝えられる。示されるように、他の３つのエントリ、ＴＦ＿ＢＬＫＲＥＤ＿ＥＮＴＲＹ２＿ＴＢ［６：０］、ＴＦ＿ＢＬＫＲＥＤ＿ＥＮＴＲＹ２＿ＴＢ［６：０］およびＴＦ＿ＢＬＫＲＥＤ＿ＥＮＴＲＹ３＿ＴＢ［６：０］は、ベイ２／ベイ３、ベイ４／ベイ５、およびベイ６／ベイ７のそれぞれのマッチ論理ブロックに伝えられる。

ベイ０／ベイ１のマッチ論理ブロック３６５はさらに、１対のベイイネーブル信号ＢＡＹＥ［１：０］を受取る。同様に、示されるように、ベイイネーブル信号の他の対ＢＡＹＥ［３：２］、ＢＡＹＥ［５：４］、およびＢＡＹＥ［７：６］は、ベイ２／ベイ３、ベ
イ４／ベイ５およびベイ６／ベイ７のそれぞれのマッチ論理ブロックに伝えられる。４つのマッチ論理ブロックはすべて、４ビットのブロックアドレス信号ＢＬＫＡＤＤ［３：０］および最下位行アドレスビットＲＡＤ［０］を受取る。マッチ論理ブロックはそれぞれの左右の予備ブロックイネーブル信号、ＳＰＢＬＫＥＮ＿ＬおよびＳＰＢＬＫＥＮ＿Ｒを発生する（本願明細書に記載されるように、ベイ０／ベイ１、ベイ２／ベイ３、ベイ４／ベイ５およびベイ６／ベイ７のそれぞれについて１組、すなわちこれらの４組のＳＰＢＬＫＥＮ＿ＬおよびＳＰＢＬＫＥＮ＿Ｒ信号は、本願明細書においてＳＰＥＮＢＬＫ［７：０］信号としても記載される）。たとえば、ベイ０／ベイ１のマッチ論理ブロック３６５は、ノード３６６上にＳＰＢＬＫＥＮ＿Ｌ信号およびノード３６７上にＳＰＢＬＫＥＮ＿Ｒ信号を発生する。ノード３６６上のＳＰＢＬＫＥＮ＿Ｌ信号が活性なとき、ベイ０のすべてのメインアレイブロックがディスエーブルされる。同様に、ノード３６７上のＳＰＢＬＫＥＮ＿Ｒ信号が活性であるとき、ベイ１のすべてのメインアレイブロックがディスエーブルされる。このような論理はすべてのブロック内の行デコードおよび／またはプリデコード論理において実現することができる。このような機能を達成するための例示的な回路が図１１に示され、そこでは、そうでなければブロックをイネーブルするＢＬＫＥＮ信号３８１が、ＳＰＢＬＫＥＮ＿Ｌ／Ｒ３８２としてここに示される適切な左または右の予備ブロックイネーブル信号によって無効にされ、実際のブロックイネーブル信号３８３を発生している。

予備ブロック
ここで図１２を参照して、２つの予備ブロック４０１および４０２を含む（図１０の）予備ブロックエリア３６１などの代表的な予備ブロックセクションが示される。予備ブロック４０１、４０２の頂点のＳＥＬＢ線のグループ４１０は、ＰＭＯＳスイッチ４１１などの結合回路によって左のベイ０または右のベイ１のＳＥＬＢ線のいずれかに結合される。同様に、予備ブロック４０１、４０２の下部のＳＥＬＢ線のグループ４１２は、ベイ０またはベイ１のＳＥＬＢ線に同様に結合される。ＳＰＢＬＫＥＮ＿ＬおよびＳＰＢＬＫＥＮ＿Ｒ信号はそれぞれのノード３６６および３６７上で受取られる。いずれかの信号が活性なとき、予備ブロックエリア３６１がイネーブルされ、かつノード４０３上のＳＰＥＮ信号が活性であって、予備ブロックの上部の予備グローバル列デコーダ４１３および予備ブロックの下部の予備グローバル列デコーダ４１４をイネーブルする。

最下位行アドレスＢＬＤＡＤＤ［０］に依存して、予備ブロック４０１が（ノード４１５上のＢＬＯＣＫ ０ ＥＮＡＢＬＥ信号によって）イネーブルされるか、または予備ブロック４０２が（ノード４１６上のＢＬＯＣＫ １ ＥＮＡＢＬＥ信号によって）イネーブルされるかのいずれかである。１対の高電圧レベルシフタ４０８、４０９は、ノード４０６および４０７上に１対の高電圧イネーブル信号ＸＳＰＢＬＫＥＮ＿ＨＶ＿ＲおよびＸＳＰＢＬＫＥＮ＿ＨＶ＿Ｌを発生し、ＳＥＬＢ線４１０、４１２を左か右のベイに結合するＰＭＯＳスイッチ４１１を制御する。上述のように、予備グローバル列デコーダ４１３、４１４は、グローバル列デコーダ（ＣＳＧ）線を左のベイまたは右のベイから来る線に結合するための高電圧転送ゲート（示されない）を含んでもよく、左右の予備ブロックイネーブルレベルシフタ４０８、４０９によって制御されてもよい。代替的には、予備グローバル列デコーダ４１３、４１４は、特定の予備ブロックエリア内でＣＳＧ線を発生するための独立したデコーダでもよく、その予備ブロックＣＳＧ線は左のベイまたは右のベイのいずれのＣＳＧ線にも結合される必要がない。

下記に記載されるように、ある３次元の実施例における予備ブロックは、対応するセンスアンプ、またはいくつかの実施例についてはページサブレジスタ、を含んでおらず、ここに示された予備ブロック制御回路は、そうでなければセンスアンプおよびページサブレジスタに割当てられたであろうレイアウトエリアを用いて実現されることができる。

ここで図１３を参照して、ワード線が２つのベイ間の境界を越えて共有されるメモリアレイの実施例が示される。換言すれば、１つのベイの最後のメモリブロックにおけるワード線の半分は隣接したベイの最初のメモリブロックと共有される。ブロック１５／ベイ１（ブロック３５２Ｐともラベル付けされる）は、ベイ１の１６のメモリブロックの最後のブロックである（本願明細書でベイ３５２とも記載される）。次の右のメモリブロックはブロック０／ベイ２（ブロック３５３Ａともラベル付けされる）であり、ベイ２の１６のメモリブロックの最初のブロック（本願明細書でベイ３５３とも記載される）である。ベイ２のための２つの予備ブロック３６２Ａおよび３６２Ｂと同様に、ベイ０のための２つの予備ブロック４０１、４０２が示される。

ＢＬ−ＷＬ短絡４２０がベイ間の境界におけるメモリブロックのうち１つに生じた場合、ブロックは依然として置換されることができるが、両方の対の予備メモリブロックの部分（すなわち４つすべての予備ブロックの部分）を用いなければならないので、トリムビットブロックにおいて２つのエントリが使用される。欠陥ブロック３５３Ａのすべてのワード線がベイ２／ベイ３の対応する（たとえば奇数または偶数の）予備ブロック３６２Ａにマップされ、ここではマッピング４２１および４２２として示される。欠陥ブロック３５３Ａと共有される、隣接したブロック３５３Ｂのワード線は、他の予備ブロック３６２Ｂにマップされる。しかしながら、欠陥ブロック３５３Ａのワード線と共有される、他の隣接したメモリブロック３５２Ｐのワード線は予備ブロック３６２Ｂにマップすることができない。なぜならばこれらのブロック３５２Ｐおよび３６２Ｂは同じＳＥＬＢ線および同じセンスアンプを共有しないからである。その代わりに、隣接したブロック３５２Ｐのワード線の半分は、マッピング４２４に示されるように、ベイ０／ベイ１の予備ブロック４０２にマップされる。このブロック置換マッピングはベイ間の境界に生じる欠陥ブロックを置換する能力を与えることができるが、それは４つの異なるベイ（たとえばベイ０、ベイ１、ベイ２およびベイ３；またはベイ４、ベイ５、ベイ６およびベイ７）のためのすべての予備ブロック資源を消費し、そのために、欠陥ブロックがベイ境界（たとえばベイ１／ブロック１５；ベイ２／ブロック０；ベイ５／ブロック１５；またはベイ６／ブロック０）に隣接した４つのブロックのうちの１つである場合、４つのベイすべてにおいて１つの欠陥ブロックしか置換することができない。代替的には、他の実施例では、ワード線はベイ間の境界を越えて共有されず、ベイの各対内のブロック置換の制約はベイの他の対から独立している。したがって、ベイ１／ブロック１５の欠陥は、ストライプ全体のすべての予備ブロック資源を消費するわけではない。

ここで図１４を参照して、この発明のある実施例によるセグメント化されたワード線配列を有する３次元メモリアレイを表わす概要図が示される。各ワード線は、メモリアレイの少なくとも１つ、有利には２つ以上のワード線層上の、１つ以上のワード線セグメントによって形成される。たとえば、第１のワード線は、メモリアレイの１つのワード線層に配置されたワード線セグメント１３０と、別のワード線層に配置されたワード線セグメント１３２とによって形成される。ワード線セグメント１３０、１３２は垂直の接続部１２８によって接続されて、第１のワード線を形成する。垂直の接続部１２８は、さらに、（たとえば半導体基質内の）別の層に配置されたドライバ装置１２６（代替的にはドライバ回路）に接続パスを与える。行デコーダ（示されない）からのデコードされた出力１２２はワード線セグメント１３０、１３２に実質的に平行に横断し、選択されると、ワード線セグメント１３０、１３２を、ワード線セグメントに実質的に直交して横断するデコードされたバイアス線１２４に、装置１２６を介して結合する。

さらに、第２のワード線を形成し、ドライバ装置１２７に接続パスを与えるために垂直の接続部１２９によって接続される、ワード線セグメント１３１、１３３が示される。行デコーダからの別のデコードされた出力１２３は、選択されると、これらのワード線セグメント１３１、１３３を、デコードされたバス線１２４に装置１２７を介して結合する。
同様のセグメント化されたワード線構造の他の詳細は、ロイ Ｅ シュアラインへの前述の米国特許第６，８７９，５０５号に記載される。

図１５は、それぞれのビット線層に各々対応するワード線層を有する３次元メモリアレイの断面図である。ＷＬｌ、ＷＬ３、ＷＬ５およびＷＬ７とラベル付けされた４つのワード線層が示される。層ＷＬｌの上のワード線セグメントは、ビット線層ＢＬ２上のビット線に対応する。同様に、層ＷＬ３、ＷＬ５およびＷＬ７上のワード線セグメントは、ビット線層ＢＬ４、ＢＬ６およびＢＬ８上のビット線にそれぞれ対応する。

ブロック１３７の内のワード線セグメント１３２、１３３、１３４および１３５は垂直の接続部１２８によって接続されて論理ワード線を形成する。複数のビット線１４４がビット線層ＢＬ８上に示される。複数のメモリセル１４６は、各ビット線１４４とワード線セグメント１４２との間に形成される。このようなメモリセルは反ヒューズ構造を組込んだ受動素子メモリセルであるのが好ましいが、他のメモリセル技術が用いられてもよい。

ワード線セグメント１３２はメモリブロック１３７内にある一方で、ワード線セグメント１４２は隣接したブロック１３６内にある。これら２つのワード線セグメントは他のワード線セグメントに縦に接続されて両方とも各ブロックにおいてワード線を形成し、これらのブロック１３６と１３７との間でワード線を共有する。

ワード線層どうしが接続されて下から供給されるので、４つのビット線層ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ８は、それぞれ層０、層１、層２、および層３ともラベル付けされる。このようなメモリアレイ構造において列デコードが達成され得るさまざまな方法がある。たとえば、各列アドレスは単一のビット線層上の単一のビット線に対応することができる。しかしながら、このような個々のビット線をデコードするのに必要なピッチを備えたこのような列デコーダをレイアウトすることは非常に困難である。その結果、各列アドレスについてビット線のグループを選択し、各選択されたビット線をそれぞれのセンスアンプに結合されるそれぞれのセンス線（たとえばＳＥＬＢ線）に結合することが有用である。

この発明のいくつかの実施例では、選択されたメモリブロックにおいて論理列が選択されているとき、（たとえば４つの層の各々からの４つのビット線などの）１６のビット線のグループが選択され、対応するＳＥＬＢ線にそれぞれ結合される。１つのこのような層選択が図１５に示される。この例示的な実施例のためのビット線がインタリーブされているので、ビット線の半分（たとえば偶数のビット線）はメモリブロックの上部に出、ビット線の他方の半分（たとえば奇数のビット線）はメモリブロックの下部に出る。このようなビット線は個々にではなく対でインタリーブすることもできる。他の実施例では、ビット線は全くインタリーブされる必要はない。そのような場合には、すべてのビット線は典型的には上部または下部からメモリブロックを出るが、両方から出ることはない。

ブロック１３７で列０が選択されているとき、（０Ｔ、１Ｔ、２Ｔ、３Ｔとラベル付けされた）メモリブロックの上部に出る層０上の最初の４つのビット線はＳＥＬＢ［３：０］に結合され、メモリブロックの上部に出る層１上の最初の４つビット線はＳＥＬＢ［７：４］に結合され、メモリブロックの上部に出る層２上の最初の４つのビット線はＳＥＬＢ［１１：８］に結合され、メモリブロックの上部に出る層３上の最初の４つのビット線はＳＥＬＢ［１５：１２］に結合される（図では、各ビット線１４４はこの例示的デコードおよび層選択を、たとえば、メモリブロックの上部のＳＥＬＢ［０］に結合されたビット線を表わす「０Ｔ」を用いたり、メモリブロックの下部のＳＥＬＢ［２］に結合されたビット線を表わす「２Ｂ」を用いたりなどして表示するようラベル付けされる）。同様に、ブロック１３７において列１が選択されているとき、メモリブロックの上部に出る層０
上の次の４つのビット線はＳＥＬＢ［３：０］に結合され、メモリブロックの上部に出る層１上の次の４つのビット線はＳＥＬＢ［７：４］に結合され、メモリブロックの上部に出る層２上の次の４つのビット線はＳＥＬＢ［１１：８］に結合され、メモリブロックの上部に出る層３上の次の４つのビット線はＳＥＬＢ［１５：１２］に結合される。これは、ルカ Ｇ ファソーリらによる前述の「マルチヘッドのデコーダの多重レベルを用いて高密度のメモリアレイを階層的にデコードするための装置および方法」に詳細に記載されるような１６ヘッドの列デコーダを用いることにより達成され得る。そのような回路は、４つの層選択回路を駆動する単一のデコーダノードとして見られ得る。各それぞれの層選択回路はそれぞれ、それぞれのビット線層上の４つの隣接したビット線（すなわちブロックの上部か下部へメモリブロックを出るビット線）をそれぞれの層選択回路に関連付けられるＳＥＬＢ線のグループに結合する。

（たとえば垂直の接続部１２８などのそれぞれの垂直の接続部によって）各ワード線を駆動するための付加的な有用な回路およびレイアウト配列は、２００５年３月３１日に出願されたクリストファー Ｊ ペッティ（Christopher J Petti）らによる米国出願番号第１１／０９５，９０５号「ピッチの狭いメモリアレイ線のためのトランジスタレイアウト構成（Transistor Layout Configuration for Tight-Pitched Memory Array Lines）に記載され、その開示は引用によって本願明細書に援用される。

ここで図１６を参照して、３２のメモリブロックおよび４本のこのようなＳＥＬＢ線の４つのグループにおいて１６のＳＥＬＢ線を含むメモリアレイ４４０を示すブロック図が示される。予備ブロックは与えられず、したがってブロック冗長性はサポートされない。メモリブロックのうちの１６ブロックはセンスアンプを含み、各々がＳＥＬＢ線のうちの１つにそれぞれ接続される。たとえばメモリブロック４４４は、ＳＥＬＢ［０］に結合されるセンスアンプ４４３を含む一方、メモリブロック４４５はセンスアンプを含まない。各メモリブロックはさらに層０選択４４６、層１選択４４７、層２選択４４８、および層３選択４４９などの４つの層選択回路を含み、そのすべてがメモリブロック４５０に関連付けられる。各メモリブロックに関連付けられる４つの層選択は、すべての示されたメモリブロックにわたって同一である。

ここでブロック４４４を参照して、最も左の列デコーダ線が選択されている場合、４つの層選択４４２のグループが同時にイネーブルされ、４つのメモリ層の各々からの４本のビット線が１６本のＳＥＬＢ線のうち４本のグループのそれぞれに結合される。したがって、それぞれのビット線は１６本のＳＥＬＢ線の各々に結合され、各々はセンスアンプ４４３などの対応するセンスアンプによって感知される。

図１４および１５に示されるメモリアーキテクチャにおいては、メモリ層の一部分のみを実現することが望ましいであろう。たとえば、４つのそのようなメモリ層がこれまでに記載され、列選択回路はメモリ動作中に１６本のＳＥＬＢ線の各々にビット線を結合するよう記載されたが、層０および層１のみを含む部分的なメモリアレイを実現することが望ましいであろう。これは、層２および層３に関連付けられるマスクおよび処理ステップとを省略し、メモリ層の上の層（たとえば金属層）のための処理に直接進むことによって達成され得る。なぜならば、４つのメモリ面の各々のメモリブロック自体の中のワード線マスクおよびビット線マスクは同一であり、メモリアレイは実際に実現されたものよりも少ない数のメモリ面を用いて製作され得るからである。しかしながら、図１６を再び参照して、層２または層３の上に実現されるビット線がなければ、ＳＥＬＢ線の半分、すなわち層２および層４選択回路に結合されるＳＥＬＢ［１５：８］に結合されるビット線は全くない。これらのＳＥＬＢ線（およびそれに接続しているセンスアンプ回路）の半分を無視するようにデコードを変えることは概念的には可能であるが、これは実際的には他のデコードオプションよりはるかに困難であり得る。

メモリブロックの半分の層選択回路が交換される、可能な１つの手法が図１７に示される。ブロック０からブロック１５は以前のように層選択回路を含むが、ブロック１６からブロック３１は、層２および層３選択回路と交換された、層０およびおよび層１選択回路を含む。このような層選択交換は、いくつかの実施例では、それぞれのビット線からの垂直の接続部（すなわち「ｚｉａｓ」）を１６ヘッドの列デコーダ内のトランジスタのソース／ドレイン領域に単に入れ替えることにより達成され得る。４つのメモリ層がすべて実現される場合、１つのメモリブロックだけが所与の時間にイネーブルされ、１６のＳＥＬＢ線はすべてブロックおよび列アドレスに関係なくデータを与えられるが、いずれのブロックがイネーブルされるかに依存してデコードマッピングは異なる。たとえば、ブロック０からブロック１５についてはＳＥＬＢ［０］線は層０上のビット線に対応する一方で、ブロック１６からブロック３１についてはＳＥＬＢ［０］線は層２上のビット線に対応する。

ここで図１８を参照して、同じメモリアレイ構成４６０が示され、今度は最初の２つのメモリ層だけが実際に実現される実施例に対応する。メモリ動作中、それぞれのビット線は２つの異なるメモリブロックをイネーブルすることにより１６のＳＥＬＢ線の各々に結合される。１つのメモリブロックはブロック０からブロック１５から選ばれ、他の１つはブロック１６からブロック３１から選ばれる（装置が４層仮説に従ってデコードするべきか２層仮説に従ってデコードするべきかを示すため、別のトリムビットを用いることができる）。メモリブロック０においては、２つの層選択４６２のグループが同時にイネーブルされ、層０および層１の各々からの４つのビット線はそれぞれＳＥＬＢ［３：０］およびＳＥＬＢ［７：４］に結合される。メモリブロック１６では、同じ列アドレスについて、２つの層選択４６３の別のグループも同時にイネーブルされ、層０および層１の各々からの４つのビット線の異なるグループはそれぞれＳＥＬＢ［１１：８］およびＳＥＬＢ［１５：１２］に結合される。したがって、読出／書込パスへのいかなる変更も必要とせずに、２層または４層の互換性が達成され得る。その代わり、２層オプションについては同時に２つの別個の（同じＳＥＬＢ線に関連付けられる）ブロックをイネーブルするためにブロックイネーブルデコードが変更される一方、４層オプションについては１つのブロックしかイネーブルしない。もちろん、より大きなメモリアレイでは、ＳＥＬＢ線およびセンスアンプの独立した組が追加的に与えられれば、付加的なメモリブロックもイネーブルされてもよい。

ブロック冗長性も所望される場合、上述のように、予備メモリブロックも与えられてもよい。ここで図１９を参照して、各々がセンスアンプを有する１６のメモリブロックと、センスアンプを有しない２つの予備ブロックとを含むメモリアレイ４８０が示される。層選択回路はブロック０−７と比較してブロック８−１５に交換される。ＳＥＬＢ線数を増加させることに関連して、層選択回路はメモリブロック０から７の各々について、層０／層２／層１／層３の順に配列され、これらのブロックはこの層マッピングについてタイプＡブロックと名付けられ得る（これらのブロックが、隣接したブロック間のワード線の共有に基づいて、奇数および偶数のメモリブロックの交互であってもよいことを思い出されたい）。層選択回路は、メモリブロック７から１５の各々については層２／層０／層３／層１の順に配列され、これらのブロックはこの層マッピングについてタイプＢブロックと名付けられ得る。２層実施例では（図示されたように）、メモリ動作中に各ＳＥＬＢ線にそれぞれのビット線を結合するために２つのブロックが同時にイネーブルされるが、４層実施例では１つのブロックしかイネーブルされない。

両方の予備ブロックは、タイプＡメモリブロックとして示される（しかしながら、上述のように、一方は奇数で他方は偶数であり得る）。これは、両方の隣接したブロックもまたタイプＡブロックである限りにおいて、タイプＡブロックが置換され得ることを示す。
換言すれば、ブロック０−６は置換され得るがブロック７−１５は置換され得ない。両方の予備ブロックがタイプＢブロックであるならば、ブロック９−１５のみが置換され得る。この制限は２層実施例にのみ適用される。４層実施例ではいかなるメモリブロックも置換され得るが、欠陥メインアレイブロックと比較すると予備ブロックにおける層マッピングは異なり得る（たとえば予備のタイプＡブロックがメインアレイのタイプＢブロックを置換する）。

別の構成が図２０に示され、メモリアレイ５００は交互にタイプＡおよびタイプＢメモリブロックを含み、さらに予備のタイプＡメモリブロックおよび予備のタイプＢメモリブロックを含む。４層実施例では１つのメモリブロックだけがイネーブルされ、２層実施例では、以前のように、１対のブロックが同時にイネーブルされる。しかし、ここで、示されるように、同時にイネーブルされた１対のメモリブロックは隣接したブロックである。さらに、任意のメモリブロックの奇数／偶数個別化がタイプＡおよびタイプＢ構成と一致している限り、ここではいかなるブロックも置換され得る。たとえば、ブロック０が偶数メモリブロックであり、またタイプＡメモリブロックでもある場合、予備ブロック０もまた偶数メモリブロックかつタイプＡメモリブロックの両方でなければならない。同様に、ブロック１が奇数メモリブロックかつタイプＢメモリブロックでもあるならば、予備ブロック１もまた奇数メモリブロックかつタイプＢメモリブロックの両方でなければならない。その結果、あらゆるタイプＡ（偶数）メモリブロックはタイプＢ（奇数）の隣接ブロックを有し、かつタイプＡ（偶数）予備ブロック０と置換され得、各隣接したタイプＢ（奇数）メモリブロックの半分はタイプＢ（奇数）予備ブロック１にマップされる。同様に、あらゆるタイプＢ（奇数）メモリブロックはタイプＡ（偶数）隣接ブロックを有し、タイプＢ（奇数）予備ブロック１と置換され得、各隣接したタイプＡ（偶数）メモリブロックの半分はタイプＡ（偶数）予備ブロック０にマップされる。

４層装置（すなわちすべての層選択回路が、実現されたメモリ層に実際に結合される）では、上述のマッピングはこのＡ／Ｂ層選択配列に等しく有効である。マッピングは２層装置についても同一であるが、２つの異なるブロックが同時にイネーブルされるので、予備ブロックのイネーブル（および、結果として、そうでなければアドレスされるメインアレイブロックをディスエーブルすること）は、多少ともより複雑である。所与のメモリ動作について、（１）２つのメインアレイブロックがイネーブルされ得る、（２）１つのメインアレイブロックおよび１つの予備ブロックがイネーブルされ得る（第２のメインアレイブロックはディスエーブルされている）、または（３）両方の予備ブロックがイネーブルされ得る（かつ両方のメインアレイブロックがディスエーブルされている）。

次の６つの図は、メインアレイの１対のブロックが、ブロックのうち１つ（または近くのブロック）が欠陥としてマークされるようになるＢＬ−ＷＬ短絡または他の欠陥の存在がなかったならばイネーブルされたような、いくつかの異なる状況の各々について、いずれのブロックがイネーブルされるかの例を与える。これらの図は２層実施例のみを説明する。４層実施例では、一度に単一のメモリブロックのみがイネーブルされる。

ここで図２１を参照して、アレイの部分が、奇数ブロック５２１および５２３ならびに偶数ブロック５２２および５２４、ならびに偶数予備ブロック５２６および奇数予備ブロック５２７を有して表わされる。これは任意であるが、偶数ブロックがタイプＡブロックであって奇数ブロックがタイプＢブロックであると仮定する。このブロックを欠陥であると示す短絡が、奇数ブロック５２３に示される。上述のように、欠陥奇数ブロック５２３が奇数予備ブロック５２７にマップされる一方、欠陥ブロックと共有される、隣接した偶数ブロック５２２におけるワード線と、欠陥ブロックと共有される、隣接したブロック偶数５２４におけるワード線とが両方とも、図に示されるように、偶数予備ブロック５２６にマップされる。

ブロック５２２および５２３は、ブロック置換がなかったならば（すなわち、選択されたかまたは活性なワード線がこれらのブロック内にあれば）メインアレイにおいてイネーブルされる。両方のブロック５２２および５２３の活性な（すなわち選択された）ワード線が示される。欠陥ブロック５２３は常にディスエーブルされ、予備ブロック５２７に再度マップされるが、活性なワード線が欠陥ブロック５２３と共有されない場合はブロック５２２はイネーブルされる。ここではそのような場合であって、その結果としてブロック５２２がイネーブルされ、予備ブロックには再度マップされない。図２１−図２６に関して本願明細書で用いられたように、「活性な」ワード線は装置に提示されたアドレスに対応するものであり、ブロックがイネーブルされると「選択される」が、そのワード線は予備ブロックにマップされ得る。ある実施例（たとえば一定の２層実現例）においては、２つのメモリブロックの各々にそれぞれ１つ、２つの活性なワード線があることも明らかである。

ここで図２２を参照して、同じ状況が示されるが異なる活性なワード線を用いる。マッピングは上記と同じであるが、この状況では、ブロック５２２における活性なワード線が欠陥ブロック５２３と共有されるので、ブロック５２２もディスエーブルされ、その代わりに予備偶数ブロック５２６にマップされる。換言すれば、両方の予備ブロックがイネーブルされる。

ここで図２３を参照して、さらに別の状況が示される。ここで、活性なワード線はブロック５２４および５２５にある。欠陥ブロックはブロック５２３として残存し、そのためマッピングは上記のままである。しかしながらこの場合は、ブロック５２４における活性なワード線が欠陥ブロック５２３と共有されれば、この場合がそうであるように、偶数ブロック５２４はディスエーブルされて予備偶数ブロック５２６に再度マップされる。ブロック５２５では活性なワード線は欠陥ブロック５２３と共有されないので、ブロック５２５がイネーブルされ、予備ブロックに再度マップされない。

ここで図２４を参照して、奇数ブロック５２１および５２３、偶数ブロック５２２および５２４を有し、さらに偶数予備ブロック５２６および奇数予備ブロック５２７を有して同じアレイが表わされる。ここでも、偶数ブロックがタイプＡブロックであり、奇数ブロックがタイプＢブロックであると仮定する。偶数ブロック５２２には、このブロックを欠陥ブロックにする短絡が示される。この場合、欠陥偶数ブロック５２２が偶数予備ブロック５２６にマップされる一方、欠陥ブロックと共有される、隣接した奇数ブロック５２１におけるワード線、および、欠陥ブロックと共有される、隣接した奇数ブロック５２３内のワード線が、図に示されるように、両方とも奇数予備ブロック５２７にマップされる。

示されるように、活性なワード線はここでもブロック５２２および５２３内にあり、ブロック５２２および５２３はブロック置換がなかったならばメインアレイにおいてイネーブルされる。欠陥ブロック５２２は常にディスエーブルされて予備ブロック５２６に再度マップされるが、活性なワード線が欠陥ブロック５２２と共有されない場合、ブロック５２３はなおイネーブルされる。ここではその場合であり、結果としてブロック５２３がイネーブルされ、予備ブロックには再度マップされない。

ここで図２５を参照して、同じ状況が示されるが異なる活性なワード線を用いる。マッピングは上記と同じであるが、この状況では、ブロック５２３における活性なワード線が欠陥ブロック５２２と共有されるので、ブロック５２３もまたディスエーブルされ、その代わりに予備奇数ブロック５２７に代わりにマップされる。

ここで図２６を参照して、さらに別の状況が示される。ここで、ブロック５２０および
５２１内に活性なワード線がある。欠陥ブロックはブロック５２２として残存するので、マッピングは上記のままである。しかしながら、この場合、ブロック５２１における活性なワード線が欠陥ブロック５２２と共有されれば、この場合がそうであるように、奇数ブロック５２１はディスエーブルされ、予備奇数ブロック５２７に再度マップされる。ブロック５２０では活性なワード線が欠陥ブロック５２０と共有されないので、ブロック５２０はイネーブルされ、予備ブロックに再度マップされない。

いくつかの実施例については、２層装置においてブロックをイネーブルするべきか否かに関する決定は、以下のように要約され得る：
１． 選択された（すなわち活性な）ワード線が欠陥ブロック内にある場合は、欠陥ブロックをディスエーブルし、その代り適切な予備ブロックに再度マップする（すなわち適切な予備ブロックをイネーブルする）；
２． 選択されたワード線が欠陥ブロックに隣接したブロック内にあるが、欠陥ブロックと共有される場合は、隣接したブロックをディスエーブルし、その代り適切な予備ブロックに再度マップする（すなわち適切な予備ブロックをイネーブルする）；
３． 選択されたワード線が欠陥ブロックに隣接したブロック内にあるが、欠陥ブロックと共有されない場合は、隣接したブロックをイネーブルし、予備ブロックに再度マップしない；
４． 選択されたワード線が任意の他のブロック内にある場合は、そのブロックをイネーブルする。

ここで図２７を参照して、１６の異なるメモリベイが各々１６のメモリブロックを含んで実現される、メモリアレイ５５０が示される。２つの異なる６４Ｍバイトコア、コア０およびコア１が、ＣＯＲＥＥ［ｉ］信号によって各々イネーブルされて示される。各コアはそれぞれベイ０からベイ７、および４対の予備ブロックを含み、各対はそれぞれのベイの対の１つの間に置かれ、単一のブロックを置換するよう構成される。合計２５６（すなわち１６×１６）の論理的にアドレス可能なメモリブロックが１６の予備メモリブロックとともに示され、合計２７２の物理メモリブロックとなる。このアレイでは最大８つのブロックが置換され得るが、ベイの対ごとに１つのブロックのみである（すなわちベイにおいて障害が比較的均一に分散される場合）。

このメモリアレイ５５０のコンテキストにおいて、ブロック置換論理の例示的な配列が次に記載され、それは、そうでなければ４層となる装置の２層互換性を達成している。ここで図２８を参照して、このような例示的な配列のブロック図が示される。図１０−図１２に示される配列と比較して、２層装置において２つのブロックをイネーブルするためにここで準備がなされる。１つのイネーブルされたブロックがメインアレイにあり、１つのイネーブルされたブロックが予備ブロックエリアにあり得るので、２つの異なる予備イネーブル信号が与えられる。１つは偶数ブロック用（ＳＰＢＬＫＥＮＡ）、１つは奇数ブロック用（ＳＰＢＬＫＥＮＢ）である。たとえば、ＳＰＢＬＫＥＮＡが活性化されるがＳＰＢＬＫＥＮＢはされない場合、（偶数予備ブロックがイネーブルされるので）偶数メインアレイブロックがディスエーブルされるが、メインアレイにおける奇数ブロックはディスエーブルされない。

トリムビットブロック５８０が以前のように与えられ、障害を起こすブロックのアドレスを含む。８つの置換が可能なので、各々７ビットの８つのエントリがある。上記の表１はエントリの各ビットの目的を記載する。装置が４層装置または２層装置として実現されるか否に関係なく、各不良ブロックは同じように示される。

マッチ論理は以前に記載されたものに類似するが、ここでは予備ブロックの各対に対して１つ、そのような論理の８つのインスタンスがあり、ここでは各々が４つの出力信号を
発生する。２つは予備ブロックの左のベイ内のメモリブロックに駆動され、２つは予備ブロックの右のベイ内のメモリブロックに駆動される。マッチ論理は好ましくは予備ブロック自体の下（たとえばそうでなければセンスアンプを実現するために用いられたであろうエリア）に位置し、その結果、他の設計において必要なければブロック冗長性を取除くのが容易である。マッチ論理によって受取られるさまざまなインターフェース信号は図３１に要約される。

４つの予備ブロックイネーブル出力信号（ＳＰＢＬＫＥＮＡ＿Ｌ、ＳＰＢＬＫＥＮＢ＿Ｌ、ＳＰＢＬＫＥＮＡ＿Ｒ、ＳＰＢＬＫＥＮＢ＿Ｒ）は、２つのベイ（左または右）のいずれにおいて正常なブロックを一方または両方の予備ブロックと置換する必要があるかを示す。ＳＰＢＬＫＥＮＡ＿Ｌ／Ｒ信号は偶数ブロックに進む一方で、ＳＰＢＬＫＥＮＢ＿Ｌ／Ｒ信号は奇数ブロックに進む。４つのＳＰＢＬＫＥＮ信号がすべてゼロである場合、２つのベイのいずれにおいても置換は必要ではない。以前のように、最下位行アドレスビットＲＡＤ［０］信号は、欠陥ブロック（すなわち短絡によって影響を受けたブロック）に隣接したブロックの半分を置換するときに正しいＳＰＢＬＫＥＮＡ／Ｂ＿Ｌ／Ｒ信号を活性化することができるように用いられる。

ＥＮＡＢＬＥ、ＲＸＬ＿ＢＡＹおよびＦＡＩＬ＿ＢＬＫＡＤＤ［７：０］によって１つのエントリの７つのトリムビットを表示すると、ＳＰＢＬＫＥＮＡ／Ｂ＿Ｌ／Ｒを発生する論理は次のように記述することができる。

メインアレイでは、ＳＰＥＮＢＬＫＡ＿Ｌ／Ｒ信号は、ハイのときに、（左か右の）ベイのすべての偶数ブロックをディスエーブルする。ＳＰＥＮＢＬＫＢ＿Ｌ／Ｒ信号は、高いときに、（左か右の）ベイのすべての奇数ブロックをディスエーブルする。この論理は、すべてのブロック内の行プリデコーダ論理において実現され得る。例示的な構成は図２９に示される。

図３０は、この構成のための例示的な予備ブロック制御論理を示す。それは（図１２に示されるように）２つの予備ブロックイネーブル信号のみではなく、４つの予備ブロックイネーブル信号を受取るよう適合される。

いくつかの実施例では、８つの予備ブロックグループすべてにおいてメインアレイブロックをディスエーブルせずに両方の予備ブロックを活性化するために有用な試験モードが実現されてもよい。このモードは、ＳＭＩ＿ＡＬＬＳＰＢＬＫＯＮ＿ＴＭＣＲ＝１のときに活性化され、単独でも、またはメインアレイマルチブロック選択モードとの関連で、すべての予備ブロックに対して同じ動作を平行して適用することによって、試験（たとえばストレス試験）を迅速化するようにも用いられ得る。

上記の構成のいずれかにおいてブロック冗長性をイネーブルするために、障害を起こすブロックのアドレスを用いてトリムビットがプログラムされる。マッチ論理回路ならびに予備およびメインアレイブロック制御回路は、障害を起こすブロックおよび隣接したブロックの半分２つを自動的に再度マッピングすること、および、障害を起こすブロックが、間に予備ブロックのない２つのベイ（すなわち、ベイ１／ブロック１５、ベイ２／ブロック０、ベイ５／ブロック１５、またはベイ６／ブロック０）の境界にある場合を除いて、（４層実現例では）１つのブロック、または（２層実現例では）２つのブロックのいずれかをイネーブルすることを受け持つ。この場合、上述のようにストライプの両方の資源がブロックを修復するために用いられてもよく、結果として、ブロック冗長性はストライプ内の単一の不良ブロックのみを置換することができる。

ここで図３２を参照して、示された表は、適切なトリムビット設定と、その結果としての、さまざまな障害を起こすブロックの位置の再度のマッピングとを要約する。この表は、４層実現例および２層実現例に適する。

別の方法では４層である装置における２層互換性を達成するための別の手法は、層選択回路の半分について、隣接した列デコーダ出力の交換を利用することである。ここで図３３を参照して、４つのそのような層選択回路が各列デコーダ出力に接続されている、層選択回路のグループが示される。たとえば、列デコーダ出力６５１は、（層０からＳＥＬＢ［３：０］線にビット線ＢＬ［３：０］を結合する）層選択６５２に結合され、（層１からＳＥＬＢ［７：４］線にビット線ＢＬ［３：０］を結合する）層選択６５３に結合され、（層０からＳＥＬＢ［１１：８］線にビット線ＢＬ［７：４］を結合する）層選択６５４に結合され、かつ層選択６５５（層１からＳＥＬＢ［１５：１２］線にビット線ＢＬ［７：４］を結合する）に結合される。列デコーダ出力６５６は、（層２からＳＥＬＢ［３：０］線にビット線ＢＬ［７：４］を結合する）層選択６５７に結合され、（層３からＳＥＬＢ［７：４］線にビット線ＢＬ［７：４］を結合する）層選択６５８に結合され、（層２からＳＥＬＢ［１１：８］線にビット線ＢＬ［３：０］を結合する）層選択６５９に結合され、かつ（層３からＳＥＬＢ［１５：１２］線にビット線ＢＬ［３：０］を結合する）層選択６６０に結合される。

４層実現例ではすべての列デコーダがイネーブルされ、一度に１つの列デコーダ出力が選択される。２層実現例では列デコーダの半分がディスエーブルされ、残りの半分のうち１つが一度に選択される。たとえば２層実現例では、列デコーダ出力６５１は、層０および層１の両方の（ブロックのこの側に出る）最初の８つのビット線を対応するＳＥＬＢ線に結合する。層２および層３は実現さえされないので、列デコーダ出力６５６はディスエーブルされる。次の列アドレスは列デコーダ６６１を選択し、それは層０および層１の両方の上の（この方向にブロックを出るもののうち）次の８つのビット線を対応するＳＥＬＢ線に結合する。この構成では、各メモリブロックは本質的に混合されたＡ／Ｂブロックであり、両方の予備ブロックも同様に同じ混合されたＡ／Ｂ構成であるが、図１に示されるようにワード線が共有されれば、このようなメモリブロックはなお奇数または偶数である。さらに、この構成では、２層装置においてさえ１つのブロックしかイネーブルされず、マッチ論理および予備ブロック制御論理は、図１０−図１２に関して記載されるように実現され得る。

ここで図３４を参照して、別の方法では４層である装置における２層互換性を達成するための別の手法は、混合されたＡ／Ｂブロックの異なる変形例を利用する。ここで、層選択回路の同じグループが示され、４つのそのような層選択回路は、交差することはないが、各列デコーダ出力に接続される。たとえば、列デコーダ出力６８１は（層０からＳＥＬＢ線［３：０］にビット線ＢＬ［３：０］を結合する）層選択６５２に結合され、（層１
からＳＥＬＢ［７：４］線にビット線ＢＬ［３：０］を結合する）層選択６５３に結合され、（層２からＳＥＬＢ［１１：８］線にビット線ＢＬ［３：０］を結合する）層選択６５９に結合され、（層３からＳＥＬＢ［１５：１２］線にビット線ＢＬ［３：０］を結合する）層選択６６０に結合される。列デコーダ出力６８２は、（層２からＳＥＬＢ［３：０］線にビット線ＢＬ［７：４］を結合する）層選択６５７に結合され、（層３からＳＥＬＢ［７：４］線にビット線ＢＬ［７：４］を結合する）層選択６５８に結合され、（層０からＳＥＬＢ［１１：８］線にビット線ＢＬ［７：４］を結合する）層選択６５４に結合され、かつ（層１からＳＥＬＢ［１５：１２］線にビット線ＢＬ［７：４］を結合する）層選択６５５に結合される。

４層実現例ではすべての列デコーダがイネーブルされ、一度に１つの列デコーダ出力が選択される。しかしながら、２層実現例でもなおすべての列デコーダがイネーブルされるが、ここでは一度に２つの列デコーダが選択される。たとえば、列デコーダ出力６８１および６８２が同時に選択されて、層０および層１の両方の上の（インタリーブされていれば、ブロックを上部または下部に出るビット線のうち）最初の８つのビット線（すなわち合計１６のビット線）を対応するＳＥＬＢ線に結合する。

この構成では、各メモリブロックは本質的に混合されたＡ／Ｂブロックであって、両方の予備ブロックも同様に同じ混合されたＡ／Ｂ構成になるが、図１に示されるようにワード線が共有されれば、そのようなメモリブロックはなお奇数または偶数になる。さらに、この構成では、２層装置においてさえ１つのブロックしかイネーブルされず、マッチ論理および予備ブロック制御論理が図１０−図１２に関して記載されるように実現され得る。さらに、２層または４層実現例について１つのブロックしかイネーブルされないので、選択されたワード線を駆動するなど、アレイにおいてさまざまなノードを駆動するインピーダンスはいずれのバージョンにおいても類似している。２つの隣接した列デコーダを同時に選択することは、ブロック内の低位列アドレスをディスエーブルすることにより達成され得る。

１対の隣接したメモリベイ間の１つ以上の予備ブロックを共有する概念は、上述の実施例に限定する必要はない。ここで図３５を参照して、階層的ビット線を組み込んだメモリアレイ７００が示される。予備ブロックエリア７０２は１つ以上の予備ブロックを含み、それは予備ブロックエリア７０２の上のメインアレイブロックの第１のグループ７０３および予備ブロックエリア７０２の下のメインアレイブロックの第２のグループ７０４によって共有され得る。予備ブロックエリア７０２内の予備ブロックは、メインアレイブロックエリアの１つにおけるグローバルビット線（たとえばＧＢＬ７０６）に予備ブロックエリア７０２におけるグローバルビット線（たとえばＧＢＬ７０７）を結合するスイッチ７０５、７０６のグループによって、２つのメインアレイブロックエリアの１つに結合される。グローバルビット線を用いる任意のメモリ構造およびアーキテクチャは、本願明細書に記載される発明の局面に従った予備ブロックを用いて実現され得る。これはたとえば、チェン・アンシン（ＥｎーＨｓｉｎｇ Ｃｈｅｎ）らによる米国特許出願公報第ＵＳ２００４／０１４５０２４号「選択されないメモリセルにおけるチャネル領域のキャパシタンス上昇を組込んだＮＡＮＤメモリアレイおよびその動作方法（NAND Memory Array Incorporating Capacitance Boosting of Channel Regions in Unselected Memory Cells and Method of Operation of Same）」に記載されるものを含む一定のＮＡＮＤメモリ構造を含み、この出願は引用によってその全体が本願明細書に援用される。ローカルおよびグローバルビット線を用いる他のメモリ構造も予備ブロック冗長性とともに使用するために考慮される。

上記の例が示唆するように、しかしポイントを明確にすると、本願明細書に記載される、１つ以上の予備ブロックが１対のメインアレイブロック間で共有されるというブロック
冗長性技術の局面は、必ずしもメモリブロックの奇数／偶数構造を必要としない。すべてのメインアレイメモリブロックが同一であったとしてもそのような共有を有利に採用することができ、そのような場合では、単一の予備メモリブロックが利用され得る。

いくつかの実施例では、各予備ブロックエリア内に１組以上の予備ブロックが与えられてもよい。たとえば、不良ブロックを置換するためにたとえ単一の対の予備ブロックしか必要でなくとも、２対の予備ブロックがベイの対の間に含まれ得る。これは、同じベイにおいて２つの欠陥ブロックが置換されることを可能にし、または欠陥ブロックアドレスが異なる限り（予備ブロックエリアのＳＥＬＢ線が共有されるので）、左のベイおよび右のベイの両方において単一の欠陥ブロックが置換されることを可能にする。

上述の１対の予備ブロックが、２つの隣接したベイによって共有される（かつその間に配置される）実施例が、ＳＥＬＢ線および他の制御線のルーティングに関して特に効率的である一方、３つ以上のベイが予備ブロックのグループを共有することも考慮される。

本願明細書に記載された、名目上４層実現例として意図された設計に２層互換性を達成するための技術は、このようなメモリ層またはメモリ面の数に限定する必要はない。たとえば、ここで教示されたものと同じまたは類似の技術を用いて８層設計が４層互換性を有することができる。同様に、２層メモリ装置は１つのメモリ層のみを用いて実現されてもよい。さらに、そのような技術はまた、そのような８層設計において２層互換性をさらに達成するため、または４層設計において１層または２層互換性を達成するために、拡張されてもよい。さらに、４層設計におけるそのような２層互換性は３次元メモリアレイを示唆する一方で、本願明細書に記載されるブロック冗長性技術は、単一のメモリ面のみを有するメモリアレイ（すなわち２Ｄメモリアレイ）にも等しく採用され得る。

本願明細書に開示された創造性のある局面は、単独でもまたは組合わせても用いられ得る。たとえばさまざまなブロック冗長性技術、部分層の互換性技術、その他は、単独または他の技術と組合わせて用いられてもよい。

記載された実施例には、層選択回路がすべての電位メモリ層のために形成される。各層選択回路は、関連付けられるメモリ層上のそれぞれのアレイ線をＩ／Ｏバス線の関連付けられるグループのそれぞれの線に結合するために、関連付けられるイネーブル信号に応答する。部分的な層数が実現されるとき、層選択回路のうちのいくつかは、実現されたメモリ層アレイ線（たとえばビット線）には接続されない。しかし、装置は、半導体処理シーケンスの他のマスクのいずれにも変更を加えずに製作することができる。それにもかかわらず、実現されたメモリ層上のそれぞれのアレイ線は、第２のメモリ層が実現されるか否かを問わずそれぞれのＩ／Ｏバス線に結合される。これは、層選択回路の物理的配列、および、実現されたメモリ層の実際の数に従って層選択回路を制御する装置の構成可能性に起因する。このような構成は、いくつかの実施例については、上述のように、構成メモリをプログラムすることによってもよい。いくつかの実施例については、このような構成は、任意のメモリ層の１つ以上に関連付けられる層上の機構の存在または不在によって達成され得る。

いくつかの実施例では、メモリアレイは、ワード線と、任意の１つ以上のメモリ層が実現されるか否かに依存しない構成を有するワード線デコーダとを含む。たとえば、各々が複数のワード線層にワード線セグメントを含むワード線を有する（各ワード線層は１つまたは２つのビット線層に関連付けられる）実施例が、このようなワード線デコーダ構成を用いて実現され得る。

ほとんどのメモリアレイは比較的高度な均一性を有して設計されている。たとえば、通
常すべてのビット線が同数のメモリセルを含む。別の例としては、ビット線、ワード線、アレイブロックおよびメモリ面の数までもが、デコード回路の容易さおよび効率性のために、しばしば２の累乗の数（すなわち２^N）である。しかし、そのような規則性または一貫性はこの発明の実施例のいずれにも確実に必要なわけではない。たとえば、異なる層上のワード線セグメントは異なる数のメモリセルを含んでもよく、メモリアレイは３つのメモリ面を含んでもよく、最初および最後のアレイブロック内のワード線セグメントは、メモリセルまたはビット線構成とは異なる数でもよく、かつメモリアレイ設計の通常の一貫性に対する他の多くの不規則な変形のいずれであってもよい。請求項において明示的に記載さない限り、そのような通常の規則性は、本願明細書に記載の実施例中で示された場合であっても、いかなる請求項の意味としても導かれてはならない。

上部、左、下部、右などの指定はメモリアレイの４つの側面についての単に便宜的な記述用語であることが認識されるべきである。ブロックのワード線セグメントは、水平に配向されたワード線セグメントの相互に交わった（inter-digitated）２つのグループとして実現されてもよく、ブロックのビット線は、縦に配向されたビット線の相互に交わった２つのグループとして実現されてもよい。ワード線またはビット線の各それぞれのグループは、それぞれのデコーダ／ドライバ回路およびアレイの４つの側面の１つのそれぞれのセンス回路によって与えられ得る。有用な列回路は、米国特許第６，８５９，４１０号「極小レイアウトピッチを有するアレイ線のインターフェースに特に好適なツリーデコーダ構造（Tree Decoder Structure Particularly Well Suited to Interfacing Array Lines
Having Extremely Small Layout Pitch）」に述べられ、その開示は引用によってその全体が本願明細書に援用され、さらにルカ Ｇ ファソーリらによる前述の「マルチヘッドのデコーダの多重レベルを用いて高密度のメモリアレイを階層的にデコードするための装置および方法」にも述べられる。

ワード線は行線またはＸ線とも呼ばれ、ビット線もまた列線またはＹ線とも呼ばれる。ワード線およびビット線の両方はアレイ線と呼ばれてもよい。ワード線が第１のタイプのアレイ線と呼ばれる場合、ビット線は、第２のタイプのアレイ線と呼ばれてもよい（または逆でもよい）。グローバルビット線などのグローバルアレイ線もまた第１のタイプのアレイ線と呼ばれ得る。「ワード」線と「ビット」線との区別は、当業者にとっては少なくとも２つの異なる含意を有し得る。メモリアレイを読出すとき、ある開発者は、ワード線は「駆動され」、ビット線は「感知される」と仮定する。この点に関しては、Ｘ線（またはワード線）はメモリセルトランジスタのゲート端子、または、もしあれば、メモリセルスイッチ装置のスイッチ端子に接続されるとして通常考えられる。Ｙ線（またはビット線）は、メモリセルの切替えられる端子（たとえばソース／ドレイン端子）に接続されるとして通常考えられる。第２に、メモリ組織（たとえばデータバス幅、動作中に同時に読出されるビット数など）は、２つのアレイ線の組をデータ「ワード」よりもデータ「ビット」と整合されると見ることと何らかの関連を有し得る。結果として、Ｘ線、ワード線および行線、ならびにＹ線、ビット線および列線という本願明細書の指定はさまざまな実施例を例示するが、限定的な意味において見てはならず、より一般的な意味で見るべきである。

本願明細書に用いられるように、ワード線（たとえばワード線セグメントを含む）およびビット線は通常は直交するアレイ線を表わし、少なくとも読出し動作中には一般にワード線が駆動され、ビット線は感知されるという当該技術に共通する仮定に従う。したがって、アレイのビット線もまたアレイのセンス線と呼ばれ得る。このような用語の使用によっては、単語構成について何ら特定の示唆が持ち込まれるべきではない。さらに、本願明細書に用いられるように、「グローバルアレイ線」（たとえばグローバルワード線、グローバルビット線）は、１つ以上のメモリブロックのアレイ線セグメントに接続するアレイ線であるが、このようなグローバルアレイ線がメモリアレイ全体にわたって、または実質
的に集積回路全体にわたって横断しなければならないと提示する特定の推論が持ち込まれるべきではない。

本願明細書に用いられる「第１のタイプのメモリブロック」は、すべてのこのような第１のタイプのメモリブロックについて特定の層選択構成が共通していることを、それもあり得るとはいえ、必ずしも暗示しない。同様に、「第２のタイプのメモリブロック」は、特定の層選択構成がすべての第２のタイプのこのようなメモリブロックについて共通していること、および、第２のタイプのブロックにおけるいかなる層構成も第１のタイプのブロックのための層構成と異なることは、それもあり得るとはいえ、必ずしも暗示しない。第１および第２のタイプのメモリブロックは、ブロックの上部（または下部）の第１のアレイ線がブロックの左または右の隣接したブロックと共有されるか否かについて参照してもよい。

本願明細書に用いられるように、受動素子メモリアレイは複数の２端子メモリセルを含み、各々は関連付けられるＸ線と関連付けられるＹ線との間に接続される。このようなメモリアレイは２次元（平面）アレイ、または２つ以上のメモリセルの面を有する３次元アレイであり得る。このような各メモリセルは、逆方向（すなわち陰極から陽極）の電流が順方向での電流より低い、非線形の導電性を有する。陽極から陰極へ、プログラムレベルより大きい電圧を印加することはメモリセルの導電性を変化させる。メモリセルがヒューズ技術を組み込んでいると導電性は減少することができ、またはメモリセルが反ヒューズ技術を組み込んでいると増加することができる。受動素子メモリアレイは必ずしも一度だけプログラム可能な（すなわち一度しか書込めない）メモリアレイではない。

このような受動素子メモリセルは、ある方向に電流を導く電流操作素子およびその状態を変更することができる別の構成素子（たとえばヒューズ、反ヒューズ、キャパシタ、抵抗素子など）を有するとして一般に見られ得る。メモリ素子のプログラミング状態は、メモリ素子が選択されているときに、電流または電圧降下を感知することによって読取ることができる。

本願明細書に記載された発明のさまざまな実施例では、さまざまなメモリセル技術が使用されるよう考慮される。適切な３次元反ヒューズメモリセル構造、構成、およびプロセスは、制限なく、以下に記載されたものを含む：ジョンソン（Jhonson）らへの「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよびその製造方法（Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication）」と題された米国特許第６，０３４，８８２号、ナル（Ｋｎａｌｌ）らへの「３次元メモリアレイおよびその製造方法（Three-Dimensional Memory Array and Method of Fabrication）」と題された米国特許第６，４２０，２１５号、ジョンソン（Johnson）への「垂直に積み重ねられた、フィールドプログラマブル不揮発性メモリおよびその製造方法（Vertically-Stacked, Field Programmable Nonvolatile Memory and Method of Fabrication）」と題された米国特許第６，５２５，９５３号、クリーブス（Ｃｌｅｅｖｅｓ）による「３次元メモリ（Three Dimensional Memory）」と題された米国特許出願公報番号第２００４−０００２１８４ Ａ１号、および、ハーナー（Ｈｅｒｎｅｒ）らによる２００２年１２月１９日に出願され、「高密度不揮発メモリを作る向上した方法（An Improved Method
for Making a High Density Nonvolatile Memory）」と題された（現在では米国特許第６，９８４，５６１号に組み込まれた）米国特許出願第１０／３２６，４７０号である。列挙された開示の各々は、引用によってその全体が本願明細書に援用される。

この発明は、特に極めて密なＸ線またはＹ線ピッチ要件を有する、従来のシングルレベルメモリアレイおよびマルチレベル（すなわち３次元）メモリアレイの両方を含む、種々様々のメモリセル技術およびメモリアレイ構成とともに有利に使用するために考慮される
。一定の実施例では、ジョンソンらへの米国特許第６，０３４，８８２号およびチャン（Zhang）への米国特許第５，８３５，３９６号に記載されるように、メモリセルは半導体材料から構成されてもよい。一定の実施例では、反ヒューズメモリセルが考慮される。ＭＲＡＭおよび有機受動素子アレイなどの他のタイプのメモリアレイも用いることができる。ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）は、磁気トンネル接合（ＭＴＪ）などの磁気メモリ素子に基づく。ＭＲＡＭ技術は、ピーター Ｋ ナジ（Ｐｅｔｅｒ Ｋ Ｎａｊｉ）らによって、２００１年ＩＥＥＥ国際ソリッドステート回路評議会（2001 IEEE International Solid-State Circuits Conference）、ＩＳＳＣＣ２００１／セッション７／技術動向の技術誌の要説において発行された、ＩＳＳＣＣ２００１の補遺資料、先進技術（Advanced Technologies）／７．６、２００１年２月６日、９４−９５、４０４−４０５ページ、；「２５６ｋｂの３．０Ｖの１Ｔ１ＭＴＪの不揮発性磁気抵抗ＲＡＭ（A 256kb 3.0 V 1T1MTJ Nonvolatile Magnetoresistive RAM）」に記載される。ダイオード状の特徴的導電を有する少なくとも１つの層を含む有機材料、および電界の印加によって導電性が変化する少なくとも１つの有機材料の層を組み込んだ一定の受動素子メモリセルが用いられてもよい。グーデンセン（Ｇｕｄｅｎｓｅｎ）らへの米国特許第６，０５５，１８０号はそのような有機的な受動素子アレイを記載する。相変化材料および非晶質固体などの材料を含むメモリセルも用いることができる。ウォルステンホム（Ｗｏｌｓｔｅｎｈｏｌｍｅ）らへの米国特許第５，７５１，０１２号およびオブシンスキ（Ｏｖｓｈｉｎｓｋｙ）らへの米国特許第４，６４６，２６６号を参照されたい。それら両方は引用によって本願明細書に援用される。他の実施例では、２端末の受動素子メモリセルではなく、３端末のメモリセル、選択されたＹ線（またはビット線）上の２つ以上のメモリセルからの電流を合計するために選択される複数のＸ線（または行線）も使用され得る。このようなメモリセルは当技術において周知であるフラッシュＥＰＲＯＭ（登録商標）およびＥＥＰＲＯＭ（登録商標）セルを含む。さらに、たとえば、トマス Ｈ．リー（Thimas H. Lee）らによる米国特許出願公報番号第２００２−００２８５４１ Ａ１、「高密度のアレイおよび電荷蓄積装置ならびにその製造方法（Dense Arrays and Charge Storage Devices,
and Method for Making Same）」において記載されるような薄膜トランジスタ（ＴＦＴ）ＥＥＰＲＯＭ（登録商標）メモリセルを組込んだもの、また、シュアラインらによる特許出願公報番号第２００４−０１２５６２９ Ａ１、「直列接続されたトランジスタストリングを組込んだプログラマブルメモリアレイ構造ならびにその製造および動作方法（Programmable Memory Array Structure Incorporating Series-connected Transistor Strings and Methods for Fabrication and Operation of Same）」に記載されるようなＴＦＴ ＮＡＮＤメモリアレイを組込んだものなどの極めて密なＸ線および／またはＹ線ピッチ要件を有する他のメモリアレイ構成なども考慮され、これらの出願は引用によって本願明細書に援用される。

さまざまな図の中のさまざまなアレイ線の指向性は、アレイにおいて交差する線の２つのグループを容易に記載するのに便利というだけである。ワード線は通常ビット線に直交するが、それは必ずしも必要ではない。本願明細書に用いられるように、集積回路メモリアレイはモノリシック集積回路構造であって、２つ以上の集積回路装置が一緒にまたは近くに実装されるのではない。

本願明細書のブロック図はブロックを接続する単一のノードの用語を用いて記載されてもよい。にもかかわらず、コンテキストによって必要とされた時、そのような「ノード」が差分信号を伝えるための１対のノードを実際に表わし、またはいくつかの関連する信号を運ぶため、もしくはデジタルワードもしくは他のマルチビット信号を形成する複数の信号を運ぶための複数の別個のワイヤ（たとえばバス）を表わし得ることが認識されるべきである。

この開示の教示に基づいて、当業者がこの発明を容易に実行することができるであろう
ことが期待される。本願明細書に与えられるさまざまな実施例の記載は、当業者がこの発明を実行することを可能にするよう、この発明の広い洞察および詳細を与えると考えられる。にもかかわらず、明確にするために、本願明細書に記載された実現例のすべての通常の特徴が示され、記載されているわけではない。当然、そのような実際の実現例の開発においては、出願および事業に関連した制約への適合など開発者の具体的な目標を達成するために多くの実現例に特定の決定が下されなければならないことが認識されるべきであり、これらの具体的な目標は、実現例ごとに、また開発者ごとに異なるであろう。さらに、そのような開発努力は複雑であったり時間がかかったりしがちであることが認識されるが、しかしながら、この開示の利益を享受する当業者にとっては工学技術の定期的な実行となるであろう。

たとえば、各アレイまたはサブアレイ内のメモリセルの数、ワード線およびビット線プリデコーダ、デコーダ回路、ビット線感知回路のために選ばれる特定の構成、ならびにワード構成に関する決定はすべて、商業的に実行可能な製品を開発するコンテキストにおけるこの発明の実行の際に当業者が直面する工学技術上の決定に典型的なものであると考えられる。当該技術において周知なように、さまざまな行および列デコーダ回路が、アドレス信号および恐らく他の制御信号に基づいて、メモリブロックの選択および選択されたブロック内のワード線およびビット線のために実現される。にもかかわらず、たとえ単なる定期的な工学技術上の努力がこの発明の実行に必要であると考えられても、そのような工学技術上の努力は、高度な、競争力のある製品開発においてしばしば起こるように、創造性のある付加的な努力を結果として生じる。

回路および物理構造が一般に推定される一方、近代的半導体設計および製造においては、物理構造および回路は、結果としての製造された半導体集積回路におけるのと同様、続く設計、試験または製造段階で使用するのに適したコンピュータ読取可能な記述的な形式で具体化され得ることが十分認識される。したがって、従来の回路または構造に向けられた請求項は、その特定の言語と一致して、それが媒体で具体化されるか、または対応する回路および／または構造の製造、試験、もしくは設計変更を可能にする適切な読出設備と組合わされるかにかかわらず、コンピュータ読取可能なエンコードおよびその表現上で読出され得る。この発明は、すべて本願明細書に記載され、請求項に規定されたように、回路、関連する方法または動作、そのような回路を製造するための関連する方法、そのような回路および方法のコンピュータ読取可能な媒体エンコードを含むよう考慮される。本願明細書に用いられるように、コンピュータ読取可能な媒体は、少なくともディスク、テープまたは他の磁気的、光学的、半導体（たとえばフラッシュメモリカード、ＲＯＭ）、もしくは電子的な媒体およびネットワーク媒体、ワイヤ線媒体、ワイヤレス媒体もしくは他の通信媒体を含む。回路のエンコードは、回路概略情報、物理的レイアウト情報、挙動シミュレーション情報、および／または回路がそれによって表現されたり通信されたりし得る他のエンコードを含んでもよい。

前述の詳細な説明は、この発明の多くの可能な実現例のうちいくつかのみを記載した。このため、この詳細な記載は、限定としてではなく例示として意図される。本願明細書に開示された実施例の変形および修正は、この発明の範囲および精神から逸脱することなく本願明細書に述べられた記載に基づいてなされ得る。この発明の範囲を規定するように意図されるのは、すべての等価物を含む以下の請求項のみである。さらに、上記に記載された実施例はさまざまな組合わせでも、単独でも、同様に用いられるよう特に考慮される。したがって、ここに記載されない他の実施例、変形、および改善がこの発明の範囲から必ずしも排除されるものではない。

メモリアレイのワード線層およびビット線層を示す上面図であって、隣接したメモリブロックによって共有される２：１でインタリーブされたワード線を示す図である。 隣接したメモリブロック間で共有されるワード線を有する受動素子メモリアレイの表示であって、アレイ欠陥が存在する状態でのメモリ動作のための例示的なバイアス条件を示す図である。 隣接したメモリブロック間で共有されるワード線を有する受動素子メモリアレイの表示であって、アレイ欠陥が存在する状態でのメモリ動作のための例示的なバイアス条件を示す図である。 欠陥メモリブロックおよび隣接したブロックの部分から１対の予備メモリブロックへのマッピングを示す、メモリアレイのブロック図である。 欠陥メモリブロックおよび隣接したブロック部分の１対の予備メモリブロックへのマッピングを示す、メモリアレイのブロック図である。 ２つのメモリベイ間に配置された１対の予備メモリブロックを含むメモリアレイのブロック図である。 ４対の予備メモリブロックを含むメモリアレイのブロック図であって、各々がメモリベイのそれぞれの対の間に配置された図である。 欠陥メモリブロックが予備ブロックであるときの有用なマッピングを示す、メモリアレイのブロック図である。 ブロック冗長性を実現するための例示的な制御回路のブロック図である。 メモリアレイブロック図に重ね合わされた、ブロック冗長性を実現するための例示的な制御回路のブロック図である。 例示的なメインアレイ制御回路のブロック図である。 例示的な予備ブロック制御回路のブロック図である。 欠陥メモリブロックがメモリベイの境界に隣接しているときに有用なマッピングを示す、例示的なメモリアレイのブロック図である。 有用なメモリアレイ構成の３次元表示である。 図１４に示されたアレイの実施例の断面図である。 特定の層選択構成を示す例示的なアレイのブロック図である。 特定の層選択構成を示す例示的なアレイのブロック図である。 特定の層選択構成を示す例示的なアレイのブロック図である。 特定の層選択構成を示す例示的なアレイのブロック図である。 特定の層選択構成を示す例示的なアレイのブロック図である。 部分層の互換性を有する装置のための特定の層選択構成を示す例示的なアレイのブロック図である。 部分層の互換性を有する装置のための特定の層選択構成を示す例示的なアレイのブロック図である。 特定のメモリブロックが欠陥であるときの例示的なマッピングおよびメモリブロックのイネーブルを示す、部分層のメモリアレイのブロック図である。 特定のメモリブロックが欠陥であるときの例示的なマッピングおよびメモリブロックのイネーブルを示す、部分層のメモリアレイのブロック図である。 特定のメモリブロックが欠陥であるときの例示的なマッピングおよびメモリブロックのイネーブルを示す、部分層のメモリアレイのブロック図である。 特定のメモリブロックが欠陥であるときの例示的なマッピングおよびメモリブロックのイネーブルを示す、部分層のメモリアレイのブロック図である。 特定のメモリブロックが欠陥であるときの例示的なマッピングおよびメモリブロックのイネーブルを示す、部分層のメモリアレイのブロック図である。 特定のメモリブロックが欠陥であるときの例示的なマッピングおよびメモリブロックのイネーブルを示す、部分層のメモリアレイのブロック図である。 ８対の予備メモリブロックを有するメモリアレイのブロック図であって、各々がメモリベイのそれぞれの対によって共有され、その間に配置された図である。 ８対の予備メモリブロックを有するメモリアレイのブロック図であって、各々がメモリベイのそれぞれの対によって共有され、その間に配置された図である。 メモリアレイブロック図に重ね合わされた、ブロック冗長性を実現するための例示的な制御回路のブロック図である。 例示的なメインアレイ制御回路のブロック図である。 例示的な予備ブロック制御回路のブロック図である。 例示的な制御回路への入力信号の表である。 さまざまな欠陥メモリブロックに対するトリムビット値の表である。 さまざまな欠陥メモリブロックに対するトリムビット値の表である。 部分層の互換性を実現するのに有用な層選択ブロック図である。 部分層の互換性を実現するのに有用な層選択ブロック図である。 共有される予備メモリブロックの例示的な実施例のブロック図である。

Claims (36)

1. 集積回路メモリアレイにおいてブロック冗長性を実現するための方法であって、前記方法は、
   第１のタイプの欠陥ブロックのアレイ線を同じタイプの予備ブロックにマップするステップと、
   欠陥ブロックのアレイ線と共有される、第１の隣接したブロックのアレイ線と、欠陥ブロックのアレイ線と共有される、第２の隣接したブロックのアレイ線とを、第２のタイプの第２の予備ブロックにマップして、それにより欠陥ブロックおよび両方の隣接したブロックの部分を２つの予備ブロックのみにマップするステップとを含む、方法。
2. 前述のアレイ線は第１のタイプのアレイ線を含み、メモリブロックは第１のタイプのアレイ線にほぼ直交する第２のタイプのアレイ線をさらに含み、前記方法はさらに、
   動作モード中に１つ以上のメモリブロックをイネーブルするステップを含み、前記イネーブルするステップは、異なるバイアスレベルにおいて、第１のタイプの選択されないアレイ線をバイアスし、第２のタイプの選択されないアレイ線をバイアスするステップを含む、請求項１に記載の方法。
3. メモリアレイは、メモリセルの２つ以上の面を有する３次元メモリアレイを含む、請求項１に記載の方法。
4. 前述のアレイ線はワード線を含み、各ワード線は少なくとも２つのワード線層の各々にワード線セグメントを含む、請求項３に記載の方法。
5. 第１の列選択信号がイネーブルされると、メモリ面の第１のグループからのビット線を第１のグループのそれぞれのバス線にそれぞれ結合し、メモリ面の第２のグループからのビット線を、実現されるならば、第２のグループのそれぞれのバス線にそれぞれ結合するステップと、
   第２の列選択信号がイネーブルされると、メモリ面の第２のグループからのビット線を、実現されるならば、第１のグループのそれぞれのバス線に結合し、メモリ面の第１のグループからのビット線を第２のグループのそれぞれのバス線にそれぞれ結合するステップとをさらに含む、請求項４に記載の方法。
6. メモリ面の両方のグループが実現されるメモリアレイにおいて第１および第２の列選択信号を個々にイネーブルするステップと、
   メモリ面の第１のグループのみが実現されるメモリアレイにおいて第１および第２の列選択信号を同時にイネーブルするステップとをさらに含む、請求項５に記載の方法。
7. 同時にイネーブルされた第１および第２の列選択信号は隣接したメモリブロックに関連付けられる、請求項６に記載の方法。
8. 第１および第２のタイプの予備ブロックは、第１の複数の正規のメモリブロックおよび第２の複数の正規のメモリブロックの間に配置される、請求項１に記載の方法。
9. 予備メモリブロックに関連付けられる複数のバス線を、第１の複数の正規のメモリブロックまたは欠陥ブロックを含む第２の複数の正規のメモリブロックに関連付けられる対応する複数のバス線に結合するステップをさらに含む、請求項８に記載の方法。
10. 前述のアレイ線はワード線を含む、請求項１に記載の方法。
11. 選択されたワード線がそうでなければ欠陥メモリブロック内にあるとき、欠陥メモリアレイがマップされている予備メモリブロックをイネーブルするステップをさらに含む、請求項１０に記載の方法。
12. 選択されたワード線が前記隣接した非予備メモリブロックにあり、欠陥メモリブロック内のワード線と共有されないとき、隣接した非予備メモリブロックの１つをイネーブルするステップをさらに含む、請求項１０に記載の方法。
13. 選択されたワード線がそうでなければ隣接した非予備メモリブロックの１つにあり、欠陥メモリブロック内のワード線と共有されるとき、隣接した非予備メモリブロックがマップされている予備メモリブロックをイネーブルするステップをさらに含む、請求項１０に記載の方法。
14. 第１および第２のタイプのメモリブロックを交互に有するメモリアレイを含み、各メモリブロックは隣接したメモリブロックのそれぞれのアレイ線と共有されるそれぞれのアレイ線を含み、さらに
    欠陥ブロックに対応するアドレスに応答して、１つのタイプの欠陥ブロックのアレイ線を同じタイプの予備ブロックにマップするため、かつさらに、欠陥ブロックのアレイ線と共有される、第１の隣接したブロックのアレイ線と、欠陥ブロックのアレイ線と共有される、第２の隣接したブロックのアレイ線とを、他方のタイプの第２の予備ブロックにマップし、それにより欠陥ブロックおよび両方の隣接したブロックの部分を２つの予備ブロックのみにマップするためのマップ回路を含む、集積回路。
15. 前述のアレイ線は第１のタイプのアレイ線を含み、
    メモリブロックは第１のタイプのアレイ線にほぼ直交する第２のタイプのアレイ線をさらに含み、
    メモリブロックは、イネーブルされたメモリブロックで異なるバイアスレベルにおいて第１のタイプの選択されないアレイ線と第２のタイプの選択されないアレイ線とをバイアスするためのバイアス回路をさらに含む、請求項１４に記載の集積回路。
16. 隣接したメモリブロックの間で共有されるアレイ線はワード線を含む、請求項１４に記載の集積回路。
17. 第１および第２のタイプの予備ブロックは第１の複数の正規のメモリブロックと第２の複数の正規のメモリブロックとの間に配置される、請求項１４に記載の集積回路。
18. メモリアレイはメモリセルの２つ以上の面を有する３次元メモリアレイを含む、請求項１４に記載の集積回路。
19. 前述のアレイ線はワード線を含み、各ワード線は少なくとも２つのワード線層の各々にワード線セグメントを含む、請求項１８に記載の集積回路。
20. メモリアレイはさらに、
    メモリ面からの１つ以上のビット線をそれぞれ、実現されるならば、複数のバス線のそれぞれに結合するための、複数の層選択回路を含み、各々は関連付けられる列選択信号に応答する、請求項１８に記載の集積回路。
21. 複数の層選択回路は第１のタイプの層選択回路および第２のタイプの層選択回路を含み、
    第１のタイプの層選択回路はそれぞれ、第１のメモリ面からのビット線を第１のグルー
    プのそれぞれのバス線に結合するよう配置され、
    第２のタイプの列選択回路はそれぞれ、第１のメモリ面からのビット線を第２のグループのそれぞれのバス線に結合するよう配置される、請求項２０に記載の集積回路。
22. 各メモリブロックは、単一の列選択信号に応答して第１および第２のタイプの層選択回路を含む、請求項２１に記載の集積回路。
23. 各メモリブロックは、第１または第２のタイプのいずれかの層選択回路を含む、請求項２１に記載の集積回路。
24. 第１のタイプのメモリブロックは第１のタイプの層選択回路を含むが第２のタイプは含まず、
    第２のタイプのメモリブロックは第２のタイプの層選択回路を含むが第１のタイプは含まない、請求項２３に記載の集積回路。
25. 第３のタイプの層選択回路は、第２のメモリ面からのビット線を、実現されるならば、第２のグループのそれぞれのバス線にそれぞれ結合するよう配置され、
    第４のタイプの層選択回路は、第２のメモリ面からのビット線をそれぞれ、実現されるならば、第１のグループのそれぞれのバス線に結合するよう配置される、請求項２１に記載の集積回路。
26. 第１のタイプの層選択回路を含む各ブロックは第３のタイプの対応する層選択回路をも含み、両方とも同じ列選択信号に応答し、
    第２のタイプの層選択回路を含む各ブロックは第４のタイプの対応する層選択回路をも含み、両方とも同じ列選択信号に応答する、請求項２５に記載の集積回路。
27. 第１および第２のメモリ面の両方が実現されるメモリアレイにおいては、第１および第３のタイプの層選択回路または第２および第４のタイプの層選択回路のいずれかに関連付けられる列選択信号を１つだけ同時に選択するよう構成され、第２のメモリ面が実現されないメモリアレイにおいては、列選択信号の一方は第１および第３のタイプの層選択回路と関連付けられ、列選択信号の他方は第２および第４のタイプの層選択回路と関連付けられるような２つの列選択信号を同時に選択するよう構成される列選択回路をさらに含む、請求項２６に記載の集積回路。
28. 第１のタイプのメモリブロックは、メモリ面の第１のグループからのそれぞれのビット線を第１のグループのそれぞれのバス線に結合するよう、かつメモリ面の第２のグループからのそれぞれのビット線を、実現されるならば、第２のグループのそれぞれのバス線に結合するよう構成された列および層選択回路を含み、
    第２のタイプのメモリブロックは、メモリ面の第２のグループからのビット線を、実現されるならば、第１のグループのそれぞれのバス線に結合するよう、かつメモリ面の第１のグループからのそれぞれのビット線を第２のグループのそれぞれのバス線に結合するよう構成された列および層選択回路を含む、請求項１８に記載の集積回路。
29. 前述の複数のバス線は第１の複数の非予備メモリブロックに関連付けられ、
    前記メモリアレイは第２の複数の非予備メモリブロックに関連付けられる第２の複数のバス線をさらに含み、
    前記メモリアレイは予備メモリブロックに関連付けられる第３の複数のバス線をさらに含み、
    第１の複数のバス線結合回路は前記第３の複数のバス線を第１の複数のバス線にそれぞれ結合し、
    第２の複数のバス線結合回路は前記第３の複数のバス線を第２の複数のバス線にそれぞれ結合する、請求項２８に記載の集積回路。
30. 第１および第２のタイプの予備ブロックは、第１および第２のタイプの第１の複数のメモリブロックの対、および、第１および第２のタイプの第２の複数のメモリブロックの対の間に配置される、請求項２９に記載の集積回路。
31. 集積回路をエンコードするコンピュータ読取可能な媒体であって、前記集積回路は請求項１４に記載される、コンピュータ読取可能な媒体。
32. メモリアレイと、
    メモリアレイの第１の部分と関連付けられる第１のタイプの第１の複数の線と、
    メモリアレイの第２の部分と関連付けられる第１のタイプの第２の複数の線と、
    メモリアレイの予備部分と関連付けられる第１のタイプの第３の複数の線とを含み、
    前記第３の複数の線は、メモリアレイの前記予備部分が利用されるとき第１または第２の複数の線のいずれかにそれぞれ結合され、メモリアレイの前記予備部分が利用されないときは第１または第２の複数の線のいずれにも結合されない、集積回路。
33. 複数の線は読取モード中に出力センスバス線を含む、請求項３２に記載の集積回路。
34. 複数の線はグローバルアレイ線を含む、請求項３２に記載の集積回路。
35. 第１および第２の部分は各々それぞれの複数の非予備メモリブロックを含み、
    予備部分は少なくとも１つの予備メモリブロックを含む、請求項３２に記載の集積回路。
36. 予備部分はメモリアレイの第１の部分と第２の部分との間に配置される、請求項３５に記載の集積回路。

Images