KR100615575B1 - 반도체 메모리 장치 및 이 장치의 배치 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 배치 방법을 공개한다. 이 장치는 서브 워드 라인들과 서브 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들, 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들, 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역들, 서브 메모리 셀 어레이 영역들과 센스 증폭기 영역들 위의 동일층에 동일한 방향으로 배치된 컬럼 선택 신호 라인들 및 글로벌 데이터 입출력 신호 라인들, 서브 메모리 셀 어레이 영역들과 서브 워드 라인 드라이버 영역들 위의 컬럼 선택 신호 라인들과 다른 층에 직교하는 방향으로 배치된 워드 라인들, 및 센스 증폭기 영역들 위의 워드 라인들과 동일한 방향으로 동일층과 다른 층에 각각 교대로 인접하고 소정 개수로 분리되어 배치된 제1 로컬 데이터 입출력 신호 라인들 제2 로컬 데이터 입출력 신호 라인들을 구비하여, 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 인접한 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단이 서로 교차되는 것을 특징으로 한다. 따라서, 반도체 메모리 장치의 레이 아웃 면적을 감소시킬 수 있다.

Description

반도체 메모리 장치 및 이 장치의 배치 방법{Semiconductor Memory device and arranging method of the same}
도 1은 종래의 일예의 반도체 메모리 장치의 메모리 셀 어레이 및 이의 배치 방법을 설명하기 위한 블록도이다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 배치 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 반도체 메모리 장치의 제1 실시예의 배치 방법을 설명하기 위한 도면이다.
도 4는 도 3에 나타낸 본 발명의 반도체 메모리 장치에서 로컬 데이터 입출력 신호 라인들의 스큐를 감소시키는 방법을 설명하기 위한 도면이다.
도 5는 도 3에 나타낸 본 발명의 반도체 메모리 장치에서 로컬 데이터 입출력 신호 라인들의 스큐를 감소시키는 다른 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 반도체 메모리 장치의 제2 실시예의 배치 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 반도체 메모리 장치의 제3 실시예의 배치 방법을 설명하기 위한 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 레이아웃(layout) 면적을 감소시키고, 효율적으로 활용할 수 있는 반도체 메모리 장치 및 이 장치의 배치 방법에 관한 것이다.
일반적인 반도체 메모리 장치는 메모리 셀 어레이 영역과 주변 회로 영역으로 분리되며, 데이터를 입출력하기 위한 데이터 신호 라인들(예를 들면, 로컬 데이터 입출력 라인 및 글로벌 데이터 입출력 라인)은 이들 영역들의 상부에 2개의 층으로 나누어서 배치된다.
그런데, 반도체 메모리 장치가 고집적화, 고속화함에 따라 필요한 상기 데이터 신호 라인들의 수가 증가되고 있으며, 이는 반도체 메모리 장치의 레이아웃 면적의 증가로 이어지고 있어 많은 문제점이 발생한다.
도 1은 종래의 일예의 반도체 메모리 장치의 메모리 셀 어레이 및 이의 배치 방법을 설명하기 위한 블록도로서, 10은 메모리 셀 어레이를, CJ는 접합 영역을, SWD는 서브 워드 라인 드라이버 영역을, SA는 센스 증폭기 영역을, SMCA는 서브 메모리 셀 어레이 영역을 각각 나타낸다. 그리고, MC는 메모리 셀을, BL은 비트 라인을, PX는 워드 선택신호 라인들을, NWL은 메인 워드 라인들을, SWL은 서브 워드 라인들을, CSL은 컬럼 선택 신호 라인을, LIO는 로컬 데이터 입출력 라인을, GIO는 글로벌 데이터 입출력 라인을 각각 나타낸다.
도1에 나타낸 메모리 셀 어레이(10)는 접합 영역(CJ), 서브 워드 라인 드라 이버 영역(SWD), 센스 증폭기 영역(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다. 그리고, 서브 메모리 셀 어레이 영역(SMCA)에는 서브 메모리 셀 어레이가 배치되고, 접합 영역(CJ)에는 서브 워드 라인 드라이버를 제어하기 위한 제어신호 발생회로 및 센스 증폭기를 제어하기 위한 제어신호 발생회로가 배치되고, 서브 워드 라인 드라이버 영역(SWD)에는 서브 워드 라인 드라이버들이 배치되고, 센스 증폭기 영역(SA)에는 센스 증폭기들이 배치된다.
도1에 나타낸 블록들 각각의 기능 및 신호 라인의 배치를 설명하면 다음과 같다.
서브 메모리 셀 어레이 영역(SMCA)은 서브 워드 라인(SWL)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)을 구비하고, 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다. 센스 증폭기 영역(SA)의 센스 증폭기는 비트 라인(BL)의 데이터를 증폭한다. 서브 워드 라인 드라이버 영역(SWD)은 워드 선택신호 라인(PX)과 메인 워드 라인(NWL)으로 전송되는 신호를 조합하여 서브 워드 라인(SWL)을 선택한다. 도시하지는 않았지만, 서브 워드 라인 드라이버 영역(SWD)의 서브 워드 라인 드라이버는 접합 영역(CJ)으로부터 서브 워드 라인 드라이버 제어신호 라인으로 전송되는 제어 신호에 응답하여 동작하게 된다.
서브 워드 라인(SWL)은 세로 방향으로 배치되고, 비트 라인(BL)은 가로 방향으로 배치된다. 컬럼 선택신호 라인(CSL)은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA) 위를 가로지르면서 비트 라인(BL)과 동일한 방향으로 배치되 고, 메인 워드 라인(NWL)은 서브 워드 라인 드라이버 영역(SWD) 및 서브 메모리 셀 어레이 영역(SMCA)위를 가로지르면서 서브 워드 라인(SWL)과 동일한 방향으로 배치된다. 워드 선택신호 라인(PX)은 접합 영역(CJ) 및 센스 증폭기 영역(SA)위를 가로지르면서 서브 워드 라인(SWL)과 동일한 방향으로 배치된다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 배치 방법을 설명하기 위한 도면으로서, 도 2에서 사선 없는 라인들은 1층에 배치되는 라인을, 사선으로 채워진 라인들은 2층에 배치되는 라인들을 각각 나타낸다.
도 2에서, SA는 센스 증폭기 영역을, LGIOMUX는 로컬 데이터 입출력 신호 라인(LIO)과 글로벌 데이터 입출력 신호 라인(GIO)사이의 데이터를 전송하는 로컬 글로벌 먹스 영역을, SMCA는 서브 메모리 셀 어레이 영역을, CJ는 접합 영역을, SWD는 서브 워드 라인 드라이버 영역을, C/D는 컬럼 어드레스 디코더를, IOSA는 입출력 센스 증폭기를, PERI는 로우 어드레스 디코더를 포함한 주변 회로 영역을 각각 나타낸다. 또한, LIO는 로컬 데이터 입출력 신호 라인을, GIO는 글로벌 데이터 입출력 신호 라인을, DIO는 데이터 입출력 신호 라인을, P1, 및 P2는 파워 라인을, CON은 서브 워드 라인 드라이버 제어신호 라인을 각각 나타낸다.
도 2에서 살펴보면, 로컬 데이터 입출력 신호 라인(LIO)은 센스 증폭기 영역(SA)과 접합 영역(CJ) 위를 가로지르면서 세로 방향으로 1층에 배치된다. 글로벌 데이터 입출력 신호 라인(GIO)은 센스 증폭기 영역(SA)과 서브 메모리 셀 어레이 영역(SMCA) 위를 가로지르면서 가로 방향으로 2층에 배치되고, 다시 센스 증폭기 영역(SA)과 컬럼 어드레스 디코더(C/D) 사이((1))에서는 세로 방향으로 1층에 배치 되고, 다시 서브 워드 라인 드라이버 영역(SWD) 옆의 컬럼 어드레스 디코더(C/D) 사이((2))에서는 가로 방향으로 2층에 배치되어 입출력 센스 증폭기(IOSA)로 입력된다. 데이터 입출력 신호 라인(DIO)은 입출력 센스 증폭기(IOSA)로부터 출력된 신호를 주변 회로 영역(PERI)으로 전송하는 신호 라인으로서, 입출력 센스 증폭기(IOSA) 옆에 세로 방향으로 1층에 배치된다.
입출력 센스 증폭기(IOSA)에 전원을 공급하기 위한 파워 라인(P2)은 1층에 세로 방향으로 배치되고, 서브 워드 라인 드라이버 영역(SWD)에 전원을 공급하기 위한 파워 라인(P1)은 2층에 가로 방향으로 배치된다. 일반적으로, 서브 워드 라인 드라이버 영역(SWD)은 높은 전압을 요구하므로, 파워 라인(P1)은 다른 파워 라인들보다 넓게 설계된다.
도시하지는 않았지만, 워드 선택신호 라인들(PX), 메인 워드 라인들(NWL) 및 서브 워드 라인들(SWL) 등은 1층에 로컬 데이터 입출력 라인(LIO)과 같은 방향으로 배치되고, 컬럼 선택신호 라인(CSL)은 2층에 글로벌 데이터 입출력 라인(GIO)과 같은 방향으로 배치된다. 또한, 1층 및 2층에 상기 신호 라인들이 배치되고 남은 공간에 또 다른 파워 라인들이 각각 로컬 데이터 입출력 라인(LIO) 또는 글로벌 데이터 입출력 라인(GIO)과 같은 방향으로 배치된다.
그런데, 이와 같은 구조는 몇 가지 문제점을 가지고 있다.
첫째, 로컬 데이터 입출력 신호 라인(LIO)의 수의 증가에 따라 센스 증폭기 영역(SA)의 레이 아웃 면적의 증가한다는 점이다. 로컬 데이터 입출력 신호 라인(LIO)의 수는 반도체 메모리 장치의 집적도(density) 및 동작 속도의 증가에 따라 증가한다. 다시 말하면, 반도체 메모리의 집적도(density)가 증가하게 되면, 즉, 메모리의 용량이 증가하게 되면 당연히 단위 면적에 배치되는 로컬 데이터 입출력 라인(LIO)의 수는 증가한다. 또한, 메모리의 동작 속도를 높이기 위한 일반적인 방법으로서, 반도체 메모리 장치는 리드 동작 시에는 메모리 셀 어레이로부터 한번에 출력되는 데이터의 수를 늘리고 이를 병직렬 변환하여 출력하고, 라이트 동작 시에는 그 역의 과정을 수행한다. 따라서, 메모리의 동작 속도가 증가하게 되면 필요한 로컬 데이터 입출력 신호 라인(LIO)의 수도 증가하게 된다.
그러므로, 도 2에서 나타낸 바와 같이, 로컬 데이터 입출력 신호 라인(LIO)은 센스 증폭기 영역(SA) 위에 1층에 배치되는데, 상술한 이유로 인해 로컬 데이터 입출력 신호 라인(LIO)의 수가 증가하게 되면 결과적으로 센스 증폭기 영역(SA)의 레이 아웃 면적이 증가하게 된다. 즉, 반도체 메모리 장치의 레이 아웃 면적의 효율성이 떨어진다.
다음으로, 글로벌 데이터 입출력 신호 라인(GIO)이, 도 2에 나타낸 바와 같이, 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA) 위에 가로 방향으로만 배치됨으로 인해 (1) 및 (2)의 공간이 필요해지며, 또한, 상기 (1) 및 (2)의 공간도 글로벌 데이터 입출력 신호 라인(GIO)의 수가 증가할수록 커진다는 문제가 있다.
도시하지는 않았지만, 컬럼 어드레스 디코더(C/D)에는 메모리 셀 어레이의 일부 메모리 셀이 불량일 경우에 이들 대신에 여분의 메모리 셀을 사용할 수 있도록 하는 리페어(repair) 회로를 가지고 있으며, 일반적으로 상기 리페어 회로는 퓨 즈를 이용하여 구현된다. 이 경우, 여분의 메모리 셀을 사용하기 위해서는 리페어 회로의 퓨즈를 컷팅해야 하므로, 일반적으로 컬럼 어드레스 디코더(C/D) 위로는 신호 라인들을 배치하지 않는다.
따라서, 글로벌 데이터 입출력 신호 라인(GIO)으로 전송된 데이터가 입출력 센스 증폭기(IOSA)를 통하여 주변 회로 영역(PERI)까지 도달하기 위해서는, 도 2에 나타낸 바와 같이, 글로벌 데이터 입출력 신호 라인(GIO)을 먼저 센스 증폭기 영역(SA)과 서브 메모리 셀 어레이 영역(SMCA) 위로 가로 방향으로 배치한 다음, 다시 센스 증폭기 영역(SA)과 컬럼 어드레스 디코더(C/D) 사이에서는 세로 방향으로 배치하고, 다시 컬럼 어드레스 디코더(C/D) 사이에서 가로 방향으로 배치해야 한다. 따라서, 도 2의 (1) 및 (2)의 공간이 필요해진다. 상술한 바와 같이, 반도체 메모리 장치가 고집적화, 고속화 될수록 로컬 데이터 입출력 신호 라인(LIO)의 수가 증가하므로, 글로벌 데이터 입출력 신호 라인(GIO)의 수도 증가하게 된다. 결과적으로, (1) 및 (2)의 공간이 넓어지게 되며, 이는 반도체 메모리 장치의 레이 아웃 면적을 증가시키게 되고, 경우에 따라서는 도 2에 나타낸 것과 같은 방법으로 글로벌 데이터 입출력 신호 라인(GIO)을 배치하는 것이 불가능할 수도 있다.
또한, 상술한 바와 같이 글로벌 데이터 입출력 신호 라인(GIO)을 배치하게 되면 입출력 센스 증폭기들(IOSA)은 주변 회로 영역(PERI)에 있지 못하고 컬럼 어드레스 디코더(C/D) 옆에 배치되는데, 이 경우, 주변 회로 영역(PERI)으로부터 전원이 공급되기 위해서는 별도의 파워 라인(P2)이 필요하며, 또한, 입출력 센스 증폭기(IOSA)와 주변 회로 영역(PERI) 사이에 신호를 전송하기 위한 데이터 입출력 신호 라인(DIO)도 필요해진다. 그 외에도, 파워 라인(P2)을 통하여 전원을 공급하더라도, 주변 회로 영역(PERI)으로부터 멀어질수록 전압 강하가 필수적으로 따르게되므로, 이에 따른 여러 가지 문제도 발생된다.
마지막으로, 글로벌 데이터 입출력 신호 라인(GIO)이 센스 증폭기 영역(SA)과 서브 메모리 셀 어레이 영역(SMCA) 위로 가로 방향으로 배치됨으로 인해, 로컬 데이터 입출력 신호 라인(LIO)과 글로벌 데이터 입출력 신호 라인(GIO)을 연결하는 로컬 글로벌 입출력 먹스(LGIOMUX)를 센스 증폭기 영역(SA)에 배치하여야 한다. 이 경우, 센스 증폭기 영역(SA)은 다른 회로들로 인해 공간상의 여유가 부족하므로 결과적으로 레이 아웃 면적이 증가하게 되고, 또한, 이로 인해 상기 로컬 글로벌 입출력 먹스(LGIOMUX)로부터 입출력 센스 증폭기(IOSA)에 이르는 글로벌 데이터 입출력 신호 라인(GIO)의 길이가 길어지는 문제점도 발생된다.
본 발명의 목적은 레이 아웃 면적을 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태는 서브 워드 라인들과 서브 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들, 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들, 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역들, 서브 메모리 셀 어레이 영역들과 센스 증폭기 영역들 위의 동일층에 동일한 방향으로 배치된 컬럼 선택 신호 라인들 및 글로벌 데이터 입출력 신호 라인들, 서브 메모리 셀 어레이 영역들과 서브 워드 라인 드라이버 영역들 위의 컬럼 선택 신호 라인들과 다른 층에 직교하는 방향으로 배치된 워드 라인들, 및 센스 증폭기 영역들 위의 워드 라인들과 동일한 방향으로 동일층과 다른 층에 각각 교대로 인접하고 소정 개수로 분리되어 배치된 제1 로컬 데이터 입출력 신호 라인들 제2 로컬 데이터 입출력 신호 라인들을 구비하여, 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 인접한 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단이 서로 교차되는 것을 특징으로 한다.
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상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태는 인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단은 상기 제1 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차되어 연결되고, 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단은 상기 제2 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차되어 연결되는 것을 특징으로 한다.
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상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태는 메모리 셀 어레이 및 주변 회로 영역을 구비하는 반도체 메모리 장치에 있어서, 서브 워드 라인과 서브 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들, 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들, 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역들, 주변회로 영역에 배치된 로우 어드레스 디코더, 서브 메모리 셀 어레이 영역들과 서브 워드 라인 드라이버 영역들 위의 서브 워드 라인들과 동일한 방향으로 배치된 워드 라인들, 센스 증폭기 영역들 위의 워드 라인들과 동일한 층에 동일한 방향으로 배치된 로컬 데이터 입출력 신호 라인들, 서브 메모리 셀 어레이 영역들과 센스 증폭기 영역들 위의 워드 라인들과 다른 층에 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들 및 제1 글로벌 데이터 입출력 신호 라인들, 및 서브 메모리 셀 어레이 영역들과 서브 워드 라인 드라이버 영역 위에 워드 라인들 및 컬럼 선택 신호 라인들과 다른 층에 제1 글로벌 데이터 입출력 신호 라인들과 직교하는 방향으로 배치된 제2 글로벌 데이터 입출력 신호 라인들을 구비하는 것을 특징으로 한다.
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상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태는 상기 제2 글로벌 데이터 입출력 라인들과 연결되는 입출력 센스 증폭기들이 상기 주변 회로 영역에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 형태는 워드 라인들과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들, 상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들, 상기 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역들, 및 상기 서브 워드 라인 드라이버 영역들 사이에 좌우로 배치된 접합 영역을 구비하는 반도체 메모리 장치에 있어서, 상기 센스 증폭기 영역 및 상기 서브 메모리 셀 어레이 영역 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들, 상기 센스 증폭기 영역 및 상기 접합 영역 위의 상기 워드 라인들과 동일한 층에 상기 워드 라인들과 동일한 방향으로 배치되는 로컬 데이터 입출력 신호 라인들, 상기 접합 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 워드 라인들과 다른 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치되는 서브 워드 라인 드라이버 제어신호 라인들, 및 상기 접합 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 워드 라인들 및 상기 서브 워드 라인 드라이버 제어신호 라인들과 다른 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치되는 글로벌 데이터 입출력 신호 라인들을 구비하고, 상기 로컬 데이터 입출력 신호 라인들과 상기 글로벌 데이터 입출력 신호 라인들 사이에 데이터를 전송하는 로컬 글로벌 입출력 먹스가 상기 접합 영역에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 형태는 상기 글로벌 데이터 입출력 신호 라인들은 상기 컬럼 선택 신호 라인들과 동일한 층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 형태는 상기 서브 워드 라인 드라이버 제어신호 라인들은 상기 컬럼 선택 신호 라인들과 동일한 층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1, 제2, 및 제3 형태의 상기 메모리 셀은 동적 메모리 셀인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치 방법 의 제1 형태는 워드 라인들과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들, 상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들, 상기 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역, 및 로우 어드레스 디코더를 구비하는 주변 회로 영역을 구비하는 반도체 메모리 장치의 배치 방법에 있어서, 상기 센스 증폭기 영역 위의 상기 워드 라인들과 동일한 층에 상기 워드 라인들과 동일한 방향으로 제1 로컬 데이터 입출력 라인들을 배치하는 단계, 상기 센스 증폭기 영역 위의 상기 워드 라인들과 다른 층에 상기 제1 로컬 데이터 입출력 라인들과 동일한 방향으로 제2 로컬 데이터 입출력 라인들을 배치하는 단계, 상기 서브 메모리 셀 어레이 영역 및 상기 센스 증폭기 영역 위의 상기 워드 라인들 및 상기 제2 로컬 데이터 입출력 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 컬럼 선택신호 라인들 및 제1 글로벌 데이터 입출력 라인들을 배치하는 단계, 상기 서브 메모리 셀 어레이 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 제2 로컬 데이터 입출력 라인들과 동일한 층에 상기 제1 글로벌 데이터 입출력 라인들과 직교하는 방향으로 제2 글로벌 데이터 입출력 라인들을 배치하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치 방법의 제1 형태는 상기 제2 글로벌 데이터 입출력 신호 라인들과 연결된 입출력 센스 증폭기를 상기 주변 영역에 배치하는 단계를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치 방법의 제1 형태는 상기 제1 및 제2 로컬 데이터 입출력 신호 라인들을 교대로 인접하여 배치하고, 소정 개수로 분리하며, 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단을 서로 교차시키는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치 방법의 제1 형태는 상기 제1 및 제2 로컬 데이터 입출력 신호 라인들을 소정 개수로 분리하고, 인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단을 상기 제1 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차시켜 연결하고, 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단을 상기 제2 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차시켜 연결하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치 방법의 제2 형태는 워드 라인들과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들, 상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들, 상기 서브 메모리 셀 어레이 영역 들 사이에 좌우로 배치된 센스 증폭기 영역, 및 상기 서브 워드 라인 드라이버 영역들 사이에 좌우로 배치된 접합 영역을 구비하는 반도체 메모리 장치의 배치 방법에 있어서, 상기 센스 증폭기 영역 및 상기 서브 메모리 셀 어레이 영역 위의 상기 워드 라인들과 다른 층에 상기 워드 라인과 직교하는 방향으로 컬럼 선택 신호 라인들을 배치하는 단계, 상기 센스 증폭기 영역 및 상기 접합 영역 위의 상기 워드 라인들과 동일한 층에 상기 워드 라인들과 동일한 방향으로 로컬 데이터 입출력 신호 라인들을 배치하는 단계, 상기 접합 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 워드 라인들과 다른 층에 상기 컬럼 선택신호 라인들과 동일한 방향으로 서브 워드 라인 드라이버 제어신호 라인들을 배치하는 단계, 상기 접합 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 워드 라인들 및 상기 서브 워드 라인 드라이버 제어신호 라인들과 다른 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 글로벌 데이터 입출력 신호 라인들을 배치하는 단계, 및 상기 로컬 데이터 입출력 신호 라인과 상기 글로벌 데이터 입출력 신호 라인 사이에 데이터를 전송하는 로컬 글로벌 입출력 먹스를 상기 접합 영역에 배치하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치 방법의 제2 형태는 상기 글로벌 데이터 입출력 신호 라인들을 상기 컬럼 선택신호 라인과 동일한 층에 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치 방법의 제2 형태는 상기 서브 워드 라인 드라이버 제어신호 라인들을 상기 컬럼 선택신 호 라인과 동일한 층에 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 배치 방법을 설명하면 다음과 같다.
도 3은 본 발명의 반도체 메모리 장치의 제1 실시예의 배치 방법을 설명하기 위한 도면으로서, 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA)만을 나타낸 것이다. LIO는 로컬 데이터 입출력 신호 라인을, GIO는 글로벌 데이터 입출력 신호 라인을, BL은 비트 라인을 각각 나타낸다. 또한, 도 3에서 SA는 센스 증폭기 영역을, SMCA는 서브 메모리 셀 어레이 영역을 각각 나타낸다.
도 3에서 비어있는 라인은 1층에 배치되는 라인을, 사선으로 채워진 라인은 2층에 배치되는 라인을, 점으로 채워진 라인은 3층에 배치되는 라인을 각각 나타낸다.
도 3을 도 2와 비교하여 살펴보면, 로컬 데이터 입출력 신호 라인(LIO)의 일부를 3층에 배치한 것을 제외하면 도 2의 배치와 동일하다.
즉, 도 3에 나타낸 본 발명의 반도체 메모리 장치는 로컬 데이터 입출력 신호 라인(LIO)을 모두 1층에 배치하는 것이 아니라, 그 중 일부를 3층에 배치함으로써 필요한 레이 아웃 면적을 감소시킬 수 있다. 예를 들면, 로컬 데이터 입출력 신호 라인(LIO)의 절반은 1층에 배치하고, 나머지 절반은 3층에 배치함으로써 필요한 레이 아웃 면적을 반으로 줄일 수 있다.
도 4는 도 3에 나타낸 반도체 메모리 장치에 있어서 로컬 데이터 입출력 라 인(LIO)들 사이의 스큐(skew)를 감소시키는 방법을 설명하기 위한 도면으로서, 비어있는 라인은 1층에 배치되는 라인을, 점으로 채워진 라인은 3층에 배치되는 라인을 각각 나타낸다.
즉, 도 3에 나타낸 본 발명의 반도체 메모리 장치에서는 로컬 데이터 입출력 라인(LIO)의 일부는 1층에, 나머지는 3층에 배치함으로써, 라인들 사이의 전송 속도의 차이가 발생할 수 있다. 따라서, 이를 보완하기 위해 1층에 배치된 로컬 데이터 입출력 라인(LIO)과 3층에 배치된 로컬 데이터 입출력 라인(LIO)을 서로 수직적으로 교차시켜 라인들 사이의 전송 속도의 차이 등을 감소시킬 수 있다.
즉, 1층에 배치된 로컬 데이터 입출력 라인(LIO)과 3층에 배치된 로컬 데이터 입출력 라인(LIO)은 위에서 봤을 때 교대로 배치되고, 소정 개수로 분리된다. 상기 분리된 로컬 데이터 입출력 라인들(LIO)의 분리된 지점의 일단은 소정 각도(예를 들면, 45°)로 꺾여 서로 교차된다. 교차된 지점에서 1층에 배치된 로컬 데이터 입출력 라인들(LIO) 각각과 3층에 배치된 로컬 데이터 입출력 라인들(LIO) 각각은 서로 연결된다.
도 5는 도 3에 나타낸 반도체 메모리 장치에 있어서 로컬 데이터 입출력 라인(LIO)들 사이의 스큐(skew)를 감소시키는 다른 방법을 설명하기 위한 도면으로서, 비어있는 라인은 1층에 배치되는 라인을, 점으로 채워진 라인은 3층에 배치되는 라인을 각각 나타낸다.
도 5는 1층에 배치된 로컬 데이터 입출력 라인들(LIO) 각각과 3층에 배치된 로컬 데이터 입출력 라인들(LIO) 각각을 수평적으로도 교차시킨 것을 제외하면 도 4와 동일하다. 즉, 로컬 데이터 입출력 신호 라인(LIO)들을 수직적으로 교차시킬 뿐만 아니라 동일한 층에 배치된 라인들도 수평적으로도 교차시킴으로써 로컬 데이터 입출력 신호 라인(LIO)들 사이의 전송 속도의 차이 등을 최소화 할 수 있다.
수직적으로 교차시키는 방법은 도 4에서 설명한 것과 동일하며, 수평적으로 교차시키는 방법을 설명하면 다음과 같다.
로컬 데이터 입출력 라인들(LIO)은 소정 개수로 분리된다.
1층에 배치된 인접한 로컬 데이터 입출력 라인들(LIO) 중 하나는 1층에서 소정 각도(예를 들면, 45°) 꺾이고, 다른 하나는 2층을 이용하여 소정 각도(예를 들면, 45°) 꺾여서 서로 교차된다. 그리고, 꺾여진 부분의 각 끝단은 연결된다. 마찬가지로 3층에 배치된 인접한 로컬 데이터 입출력 라인들(LIO) 중 하나는 3층에서 소정 각도(예를 들면, 45°) 꺾이고, 다른 하나는 2층을 이용하여 소정 각도(예를 들면, 45°) 꺾여서 서로 교차된다. 그리고, 꺾여진 부분의 각 끝단은 연결된다.
도 6은 본 발명의 반도체 메모리 장치의 제2 실시예의 배치 방법을 설명하기 위한 도면으로서, 글로벌 데이터 입출력 신호 라인(GIO) 및 입출력 센스 증폭기(IOSA)의 배치 방법을 설명하기 위한 도면이다. 도 6에서, 사선으로 채워진 라인은 2층에 배치되는 라인을, 점으로 채워진 라인은 3층에 배치되는 라인을 각각 나타낸다.
도시하지는 않았지만, 도 2에 나타낸 것과 마찬가지로, 센스 증폭기 영역(SA)과 접합 영역(CJ) 위를 가로지르면서 세로 방향으로 1층에 복수개의 로컬 데이터 입출력 라인(LIO)이 배치된다. 또한, 서브 메모리 셀 어레이 영역(SMCA) 및 서 브 워드 라인 드라이버 영역(SWD) 위를 가로지르면서 세로 방향으로 1층에 메인 워드 라인들 등 신호 라인들이 배치되고, 남은 공간에는 파워 라인들이 배치된다. 또한, 접합 영역(CJ)과 서브 워드 라인 드라이버 영역(SWD) 위를 가로지르면서 가로 방향으로 2층에 서브 워드 라인 드라이버 제어신호 라인 및 파워 라인이 배치된다. 마찬가지로, 도시하지는 않았지만, 센스 증폭기 영역(SA)에는 로컬 글로벌 입출력 먹스(LGIOMUX)가 배치된다.
도 6에 나타낸 본 발명의 반도체 메모리 장치를 도 2와 비교해보면, 서브 메모리 셀 어레이 영역(SMCA) 및 서브 워드 라인 드라이버 영역(SWD) 위를 가로지르면서 세로 방향으로 3층에 글로벌 데이터 입출력 라인(GIO)을 더 구비하고 있다.
즉, 로컬 데이터 입출력 라인(LIO)을 통하여 전송된 신호를 주변 회로 영역(PERI)으로 전송하기 위해 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA) 위를 가로지르면서 가로 방향으로 2층에 글로벌 데이터 입출력 라인(GIO)을 배치하고, 서브 메모리 셀 어레이 영역(SMCA) 및 서브 워드 라인 드라이버 영역(SWD) 위를 가로지르면서 세로 방향으로 3층에 다시 글로벌 데이터 입출력 라인(GIO)을 배치한다.
따라서, 도 2의 (1)의 공간이 필요 없으며, (2)의 공간도 서브 워드 라인 드라이버 영역(SWD)의 필요한 공간만 있으면 된다. 또한, 상술한 바와 같이 글로벌 데이터 입출력 라인(GIO)을 배치함으로써 글로벌 데이터 입출력 라인(GIO)이 직접 주변 회로 영역(PERI)으로 연결되고, 따라서, 입출력 센스 증폭기(IOSA)는 주변 회로 영역(PERI)에 배치될 수 있다. 그러므로, 도 2의 설명에서 지적한 파워 문제 등 도 발생하지 않는다.
도 7은 본 발명의 반도체 메모리 장치의 제3 실시예의 배치 방법을 설명하기 위한 도면으로서, 글로벌 데이터 입출력 라인(GIO) 및 로컬 글로벌 입출력 먹스(LGIOMUX)의 배치 방법을 설명하기 위한 도면이다. 도 7에서, 비어있는 라인은 1층에 배치되는 라인을, 사선으로 채워진 라인은 2층에 배치되는 라인을, 점으로 채워진 라인은 3층에 배치되는 라인을 각각 나타낸다.
즉, 도 7에 나타낸 본 발명의 반도체 메모리 장치는 글로벌 데이터 입출력 신호 라인(GIO)이 접합 영역(CJ) 및 서브 워드 라인 드라이버 영역(SWD) 위를 가로지르면서 가로 방향으로 3층에 배치되는 것을 제외하면 도 2에 나타낸 종래의 반도체 메모리 장치와 동일하다.
도 2에 나타낸 종래의 반도체 메모리 장치의 경우, 신호 라인을 배치하기 위한 2개의 메탈층을 구비하며, 1층에는 세로 방향으로 로컬 데이터 입출력 신호 라인(LIO) 등을 배치하고, 2층에는 가로 방향으로 글로벌 데이터 입출력 신호 라인 등을 배치하였다. 그런데, 접합 영역(CJ)과 서브 워드 라인 드라이버 영역(SWD) 위에는 서브 워드 라인 드라이버 제어신호 라인(CON) 및 파워 라인(P1)등이 배치되어 글로벌 데이터 입출력 신호 라인(GIO)이 배치될 공간이 없었다.
그러나, 도 7에 나타낸 본 발명의 반도체 메모리 장치의 경우에는 3개의 메탈층을 구비하여, 상기 서브 워드 라인 드라이버 제어신호 라인(CON) 및 파워 라인(P1)등이 배치된 층과 다른 층에 글로벌 데이터 입출력 신호 라인(GIO)을 배치함으로써 접합 영역(CJ) 및 서브 워드 라인 드라이버 영역(SWD) 위에 글로벌 데이터 입 출력 신호 라인(GIO)을 배치할 수 있다.
따라서, 로컬 글로벌 데이터 입출력 먹스(LGIOMUX)를 센스 증폭기 영역(SA)이 아닌 상대적으로 공간상의 여유가 있는 접합 영역(CJ)에 배치할 수 있으므로 레이 아웃 면적을 줄이고, 효율적으로 활용할 수 있으며, 또한 글로벌 데이터 입출력 신호 라인(GIO)의 길이, 즉, 데이터가 입출력 센스 앰프(IOSA)에 도달하는 길이를 감소시킬 수 있다. 또한, 도 2의 (1)의 공간(즉, 센스 증폭기(SA)와 컬럼 어드레스 디코더(C/D) 사이의 글로벌 데이터 입출력 신호 라인(GIO)을 배치하기 위한 공간)도 필요 없어진다. 또한, 부가적으로, 종래에 글로벌 데이터 입출력 신호 라인(GIO)이 배치되었던 2층에 파워 라인(P3)을 더 배치할 수 있으므로 메모리 셀 어레이의 파워를 보강할 수 있다는 장점도 있다.
즉, 본 발명의 반도체 메모리 장치는 신호 라인들을 배치하기 위한 메탈층을 3개 구비하고, 3층에 종래에 1층 또는 2층에 배치되었던 신호 라인들의 일부를 배치함으로써 레이 아웃 면적을 감소시킬 수 있다.
다시 말하면, 본 발명의 반도체 메모리 장치의 제1 실시예는 센스 증폭기 영역(SA) 및 접합 영역(CJ) 위를 가로지르면서 세로 방향으로 3층에 로컬 데이터 입출력 신호 라인(LIO)의 일부를 배치함으로써 상기 센스 증폭기 영역(SA) 및 접합 영역(CJ)의 레이 아웃 면적을 감소시킬 수 있다.
또한, 본 발명의 반도체 메모리 장치의 제2 실시예는 서브 메모리 셀 어레이 영역(SMCA) 및 서브 워드 라인 드라이버 영역(SWD) 위를 가로지르면서 세로 방향으로 3층에 글로벌 데이터 입출력 신호 라인(GIO)을 추가로 배치함으로써 도 2의 (1) 및 (2)의 공간을 없애거나 감소시킬 수 있으므로 역시 레이 아웃 면적을 감소시킬 수 있다.
또한, 본 발명의 반도체 메모리 장치의 제3 실시예는 접합 영역(CJ) 및 서브 워드 라인 드라이버 영역(SWD) 위에 가로 방향으로 글로벌 데이터 입출력 신호 라인(GIO)을 배치함으로써 로컬 글로벌 데이터 입출력 먹스(LGIOMUX)를 상대적으로 공간상의 여유가 있는 접합 영역에 배치할 수 있으므로 역시 레이 아웃 면적을 감소시킬 수 있다. 또한, 도 2의 (1)의 공간을 없앨 수 있다.
상술한 제1 및 제2 실시예의 본 발명의 반도체 메모리 장치의 신호 라인 배치 방법은 컬럼 선택 신호 라인들과 글로벌 데이터 입출력 신호 라인이 2층에 배치되고, 일부의 로컬 데이터 입출력 신호 라인 및/또는 추가로 배치되는 글로벌 데이터 입출력 신호 라인이 3층에 배치되는 것을 예로 들어 설명하였으나, 그 반대의 배치도 가능하다.
마찬가지로, 제3 실시예의 본 발명의 반도체 메모리 장치의 신호 라인 배치 방법은 서브 워드 라인 드라이버 영역을 위한 파워 라인들, 및 서브 워드 라인 드라이버 제어신호 라인 등을 컬럼 선택 신호 라인이 배치된 2층에 배치하고, 글로벌 데이터 입출력 신호 라인을 3층에 배치하는 것을 예로 들어 설명하였으나, 그 반대의 배치, 즉, 글로벌 데이터 입출력 신호 라인을 2층에 배치하고, 서브 워드 라인 드라이버 제어신호 라인 등을 3층에 배치하는 것도 가능하다. 또한, 일부의 파워 라인들을 글로벌 데이터 입출력 신호 라인과 같은 층에 배치하는 것도 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법은 신호 라인을 배치하기 위한 층을 하나 더 구비하고, 추가된 층에 로컬 데이터 입출력 신호 라인 및 글로벌 데이터 입출력 신호 라인을 배치함으로써 반도체 메모리 장치의 레이 아웃 면적을 감소시킬 수 있다.

Claims (34)

  1. 서브 워드 라인들과 상기 서브 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들;
    상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들;
    상기 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역들;
    상기 서브 메모리 셀 어레이 영역들과 상기 센스 증폭기 영역들 위의 동일층에 동일한 방향으로 배치된 컬럼 선택 신호 라인들 및 글로벌 데이터 입출력 신호 라인들;
    상기 서브 메모리 셀 어레이 영역들과 상기 서브 워드 라인 드라이버 영역들 위의 상기 컬럼 선택 신호 라인들과 다른 층에 직교하는 방향으로 배치된 워드 라인들; 및
    상기 센스 증폭기 영역들 위의 상기 워드 라인들과 동일한 방향으로 동일층과 다른 층에 각각 교대로 인접하고 소정 개수로 분리되어 배치된 제1 로컬 데이터 입출력 신호 라인들 제2 로컬 데이터 입출력 신호 라인들을 구비하여,
    상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단이 서로 교차되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단은 상기 제1 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차되어 연결되고,
    인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단은 상기 제2 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차되어 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 메모리 셀은
    동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 메모리 셀 어레이 및 주변 회로 영역을 구비하는 반도체 메모리 장치에 있어서,
    서브 워드 라인과 상기 서브 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들;
    상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들;
    상기 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역들;
    상기 주변 회로 영역에 배치된 로우 어드레스 디코더;
    상기 서브 메모리 셀 어레이 영역들과 상기 서브 워드 라인 드라이버 영역들 위의 상기 서브 워드 라인들과 동일한 방향으로 배치된 워드 라인들;
    상기 센스 증폭기 영역들 위의 상기 워드 라인들과 동일한 층에 동일한 방향으로 배치된 로컬 데이터 입출력 신호 라인들;
    상기 서브 메모리 셀 어레이 영역들과 상기 센스 증폭기 영역들 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들 및 제1 글로벌 데이터 입출력 신호 라인들; 및
    상기 서브 메모리 셀 어레이 영역들과 상기 서브 워드 라인 드라이버 영역 위에 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제1 글로벌 데이터 입출력 신호 라인들과 직교하는 방향으로 배치된 제2 글로벌 데이터 입출력 신호 라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 삭제
  10. 제8항에 있어서, 상기 메모리 셀은
    동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 반도체 메모리 장치는
    상기 제2 글로벌 데이터 입출력 라인들과 연결되는 입출력 센스 증폭기들이 상기 주변 회로 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 메모리 셀 어레이 및 주변 회로 영역을 구비하는 반도체 메모리 장치에 있어서,
    서브 워드 라인과 상기 서브 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들;
    상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들;
    상기 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역들;
    상기 주변 회로 영역에 배치된 로우 어드레스 디코더;
    상기 서브 메모리 셀 어레이 영역들과 상기 서브 워드 라인 드라이버 영역들 위의 상기 서브 워드 라인들과 동일한 방향으로 배치된 워드 라인들;
    상기 센스 증폭기 영역들 위의 상기 워드 라인들과 동일한 방향으로 동일층과 다른 층에 각각 교대로 인접하고 소정 개수로 분리되어 배치된 제1 로컬 데이터 입출력 신호 라인들 제2 로컬 데이터 입출력 신호 라인들;
    상기 서브 메모리 셀 어레이 영역들과 상기 센스 증폭기 영역들 위의 상기 워드 라인들 및 상기 제2 로컬 데이터 입출력 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들 및 제1 글로벌 데이터 입출력 신호 라인들; 및
    상기 서브 메모리 셀 어레이 영역들과 상기 서브 워드 라인 드라이버 영역 위에 상기 제2 로컬 데이터 입출력 라인들과 동일한 층에 상기 제1 글로벌 데이터 입출력 신호 라인들과 직교하는 방향으로 배치된 제2 글로벌 데이터 입출력 신호 라인들을 구비하여,
    상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단이 서로 교차되는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서, 상기 반도체 메모리 장치는
    인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단은 상기 제1 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차되어 연결되고,
    인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단은 상기 제2 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차되어 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 삭제
  17. 제12항에 있어서, 상기 메모리 셀은
    동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 워드 라인들과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들,
    상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들,
    상기 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역들, 및
    상기 서브 워드 라인 드라이버 영역들 사이에 좌우로 배치된 접합 영역을 구비하는 반도체 메모리 장치에 있어서,
    상기 센스 증폭기 영역 및 상기 서브 메모리 셀 어레이 영역 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들;
    상기 센스 증폭기 영역 및 상기 접합 영역 위의 상기 워드 라인들과 동일한 층에 상기 워드 라인들과 동일한 방향으로 배치되는 로컬 데이터 입출력 신호 라인들;
    상기 접합 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 워드 라인들과 다른 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치되는 서브 워드 라인 드라이버 제어신호 라인들; 및
    상기 접합 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 워드 라인들 및 상기 서브 워드 라인 드라이버 제어신호 라인들과 다른 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치되는 글로벌 데이터 입출력 신호 라인들을 구비하고,
    상기 로컬 데이터 입출력 신호 라인들과 상기 글로벌 데이터 입출력 신호 라 인들 사이에 데이터를 전송하는 로컬 글로벌 입출력 먹스가 상기 접합 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서, 상기 반도체 메모리 장치는
    상기 글로벌 데이터 입출력 신호 라인들은 상기 컬럼 선택 신호 라인들과 동일한 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제23항에 있어서, 상기 반도체 메모리 장치는
    상기 서브 워드 라인 드라이버 제어신호 라인들은 상기 컬럼 선택 신호 라인들과 동일한 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 워드 라인들과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들,
    상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들,
    상기 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영역, 및
    로우 어드레스 디코더를 구비하는 주변 회로 영역을 구비하는 반도체 메모리 장치의 배치 방법에 있어서,
    상기 센스 증폭기 영역 위의 상기 워드 라인들과 동일한 층에 상기 워드 라인들과 동일한 방향으로 제1 로컬 데이터 입출력 라인들을 배치하는 단계;
    상기 센스 증폭기 영역 위의 상기 워드 라인들과 다른 층에 상기 제1 로컬 데이터 입출력 라인들과 동일한 방향으로 제2 로컬 데이터 입출력 라인들을 배치하는 단계;
    상기 서브 메모리 셀 어레이 영역 및 상기 센스 증폭기 영역 위의 상기 워드 라인들 및 상기 제2 로컬 데이터 입출력 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 컬럼 선택신호 라인들 및 제1 글로벌 데이터 입출력 라인들을 배치하는 단계;
    상기 서브 메모리 셀 어레이 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 제2 로컬 데이터 입출력 라인들과 동일한 층에 상기 제1 글로벌 데이터 입출력 라인들과 직교하는 방향으로 제2 글로벌 데이터 입출력 라인들을 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  27. 제26항에 있어서, 상기 반도체 메모리 장치의 배치 방법은
    상기 제2 글로벌 데이터 입출력 신호 라인들과 연결된 입출력 센스 증폭기를 상기 주변 영역에 배치하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  28. 제26항에 있어서, 상기 반도체 메모리 장치의 배치 방법은
    상기 제1 및 제2 로컬 데이터 입출력 신호 라인들을 교대로 인접하여 배치하고, 소정 개수로 분리하며,
    상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단을 서로 교차시키는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제26항에 있어서, 상기 반도체 메모리 장치의 배치 방법는
    상기 제1 및 제2 로컬 데이터 입출력 신호 라인들을 소정 개수로 분리하고,
    인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단을 상기 제1 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차시켜 연결하고,
    인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단을 상기 제2 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차시켜 연결하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  30. 제28항에 있어서, 상기 반도체 메모리 장치의 배치 방법는
    인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단과 다 른 인접한 상기 분리된 제1 로컬 데이터 입출력 신호 라인들 각각의 일단을 상기 제1 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차시켜 연결하고,
    인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단과 다른 인접한 상기 분리된 제2 로컬 데이터 입출력 신호 라인들 각각의 일단을 상기 제2 로컬 데이터 입출력 신호 라인들이 배치된 층 및 상기 컬럼 선택 신호 라인들이 배치된 층을 이용하여 서로 교차시켜 연결하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  31. 제30항에 있어서, 상기 반도체 메모리 장치의 배치 방법은
    상기 제2 글로벌 데이터 입출력 신호 라인들과 연결된 입출력 센스 증폭기를 상기 주변 영역에 배치하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  32. 워드 라인들과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역들,
    상기 서브 메모리 셀 어레이 영역들 사이에 상하로 배치된 서브 워드 라인 드라이버 영역들,
    상기 서브 메모리 셀 어레이 영역들 사이에 좌우로 배치된 센스 증폭기 영 역, 및
    상기 서브 워드 라인 드라이버 영역들 사이에 좌우로 배치된 접합 영역을 구비하는 반도체 메모리 장치의 배치 방법에 있어서,
    상기 센스 증폭기 영역 및 상기 서브 메모리 셀 어레이 영역 위의 상기 워드 라인들과 다른 층에 상기 워드 라인과 직교하는 방향으로 컬럼 선택 신호 라인들을 배치하는 단계;
    상기 센스 증폭기 영역 및 상기 접합 영역 위의 상기 워드 라인들과 동일한 층에 상기 워드 라인들과 동일한 방향으로 로컬 데이터 입출력 신호 라인들을 배치하는 단계;
    상기 접합 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 워드 라인들과 다른 층에 상기 컬럼 선택신호 라인들과 동일한 방향으로 서브 워드 라인 드라이버 제어신호 라인들을 배치하는 단계;
    상기 접합 영역 및 상기 서브 워드 라인 드라이버 영역 위의 상기 워드 라인들 및 상기 서브 워드 라인 드라이버 제어신호 라인들과 다른 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 글로벌 데이터 입출력 신호 라인들을 배치하는 단계; 및
    상기 로컬 데이터 입출력 신호 라인과 상기 글로벌 데이터 입출력 신호 라인 사이에 데이터를 전송하는 로컬 글로벌 입출력 먹스를 상기 접합 영역에 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  33. 제32항에 있어서, 상기 반도체 메모리 장치의 배치 방법은
    상기 글로벌 데이터 입출력 신호 라인들을 상기 컬럼 선택신호 라인과 동일한 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제32항에 있어서, 상기 반도체 메모리 장치의 신호 라인 배치 방법은
    상기 서브 워드 라인 드라이버 제어신호 라인들을 상기 컬럼 선택신호 라인과 동일한 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
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