KR20010016800A - 반도체 메모리 장치의 신호 라인 배치방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 신호 라인 배치방법을 공개한다. 이 방법은 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들 각각에 연결된 복수개의 데이터 라인쌍들, 상기 복수개의 데이터 라인쌍들에 연결된 복수개의 센스 증폭기들, 및 상기 복수개의 센스 증폭기들에 연결된 복수개의 메인 데이터 라인쌍들을 구비한 반도체 메모리 장치의 신호 라인 배치방법에 있어서, 상기 복수개의 데이터 라인쌍들과 상기 복수개의 메인 데이터 라인쌍들의 신호 라인쌍들을 적어도 2개이상의 층에 배치하는 것을 특징으로 한다. 따라서, 고집적화에 따른 신호 간섭 현상을 방지할 수 있다.

Description

반도체 메모리 장치의 신호 라인 배치방법{SIGNAL LINE LAYOUT METHOD OF A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고집적화에 따른 신호 간섭 현상을 줄일 수 있는 반도체 메모리 장치의 신호 라인 배치방법에 관한 것이다.
종래의 반도체 메모리 장치의 신호 라인 배치방법은 데이터 라인과 메인 데이터 라인이 단일층에 배치되어 있으며, 이들 신호 라인들은 최소 공정 룰보다 2 ~4배 정도의 공간을 두어 배선배치를 하여, 신호 간섭 현상을 줄이도록 하고 있다.
그러나, 종래의 신호 라인 배치방법은 고집적화에 따라 신호 라인의 수가 많아지게 됨으로써 배선배치의 면적이 커지게 된다는 단점이 있다.
도1은 종래의 일실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-n), 센스 증폭기들((12-11, 12-12, ..., 12-1k), (12-21, 12-22, ..., 12-2k), ..., (12-n1, 12-n2, ..., 12-nk)), 데이터 라인쌍들((DL11, DL11B), ..., (DL1k, DL1kB), (DL21, DL21B), ..., (DL2k, DL2kB), ..., (DLn1, DL1nB), ..., (DLnk, DLnkB)), 및 메인 데이터 라인쌍들((MDL1, MDL1B), ..., (MDLk, MDLkB))로 구성되어 있다.
도1에 나타낸 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도1로부터 알 수 있듯이, 각각의 데이터 라인쌍은 독립적으로 존재하고, 센스 증폭기들은 각각의 데이터 라인쌍에 연결되고, 해당 센스 증폭기들((12-11, 12-21, ..., 12-n), (12-12, 12-22, ..., 12-n2), ...,(12-1k, 12-2k, ..., 12-nk))의 출력 신호쌍은 메인 데이터 라인쌍에 공통 연결되어 있다.
먼저, 라이트 동작시에는 데이터가 메인 데이터 라인쌍들을 통하여 전송되고, 메인 데이터 라인쌍들을 통하여 라이트 드라이버로 인가되고, 라이트 드라이버를 통하여 데이터 라인쌍들로 전송된다.
그리고, 리드 동작시에는 데이터가 데이터 라인쌍들로 전송되고, 데이터 라인쌍들로 전송된 데이터는 센스 증폭기들을 통하여 증폭되어 메인 데이터 라인쌍들로 전송된다.
그런데, 도1에 나타낸 바와 같은 신호 라인의 배치 방법이 신호 라인들이 단일층으로 배치되어 있기 때문에 고집적화가 될수록 신호 라인사이의 공간이 줄어들게 되어 신호 간섭 현상이 발생하게 된다는 문제점이 있었다.
도2는 종래의 다른 실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도로서, 이웃하는 두 개의 메모리 셀 어레이 블록들의 데이터 라인쌍들 각각이 센스 증폭기를 공유하는 경우를 나타내는 것이다.
따라서, 도2에 나타낸 반도체 메모리 장치는 메모리 셀 어레이 블록들(10-1, 10-2)에 연결된 데이터 라인쌍들((DL11, DL11B)(DL21, DL21B))의 반전 데이터 라인과 비반전 데이터 라인이 각각 공통으로 연결되어 센스 증폭기(12-11)에 연결되어 있고, 이와같은 방법으로 데이터 라인쌍들((DL1k, DL1kB)(DL2k, DL2kB))의 반전 데이터 라인과 비반전 데이터 라인이 각각 공통으로 연결되어 센스 증폭기(12-1k)에 연결되어 있다.
메모리 셀 어레이 블록들(10-(n-1), 10-n)에 연결된 데이터 라인쌍들도 상술한 바와 같은 방법으로 센스 증폭기(12-(n/2)1, 12-(n/2)k)에 연결되어 있다.
도2에 나타낸 반도체 메모리 장치도 도1에 나타낸 반도체 메모리 장치와 마찬가지로, 신호 라인이 단일층에 배치되어 있기 때문에 고집적화가 되어감에 따라서 신호 라인사이의 간격이 줄어들게 되어 신호 간섭 현상이 발생하게 된다는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 고집적화에 따른 신호 간섭 현상을 방지할 수 있는 반도체 메모리 장치의 신호 라인 배치방법을 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 라인 배치방법은 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들 각각에 연결된 복수개의 데이터 라인쌍들, 상기 복수개의 데이터 라인쌍들에 연결된 복수개의 센스 증폭기들, 및 상기 복수개의 센스 증폭기들에 연결된 복수개의 메인 데이터 라인쌍들을 구비한 반도체 메모리 장치의 신호 라인 배치방법에 있어서, 상기 복수개의 데이터 라인쌍들과 상기 복수개의 메인 데이터 라인쌍들의 신호 라인쌍들을 적어도 2개이상의 층에 배치한 것을 특징으로 한다.
도1은 종래의 일실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도이다.
도2는 종래의 다른 실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도이다.
도3은 본 발명의 제1실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도이다.
도4는 본 발명의 제2실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도이다.
도5는 본 발명의 제3실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도이다.
도6은 본 발명의 제4실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 신호 라인 배치방법을 설명하면 다음과 같다.
도3은 본 발명의 제1실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도로서, 도1에 나타낸 반도체 메모리 장치의 블록도와 동일하게 구성되어 있다. 그래서, 도1에 나타낸 블록도와 동일한 블록들은 동일 번호로 표시하였다.
도3에 나타낸 블록도와 도1에 나타낸 블록도와의 차이점은 실선으로 표시한 데이터 라인쌍과 점선으로 표시한 데이터 라인쌍이 서로 다른 층에 존재한다는 것이 서로 상이하다.
즉, 모든 데이터 라인쌍들을 하나의 층에 배치하면 신호 라인들사이의 간격이 좁아지게 되어 신호 간섭 현상이 발생하게 됨으로써 데이터 라인쌍들을 교대로 서로 다른 층에 배치하여 구성한 것이다. 메인 데이터 라인쌍들도 데이터 라인쌍들과 마찬가지 문제가 발생함으로 데이터 라인쌍들과 마찬가지로 교대로 서로 다른 층에 배치하여 구성한 것이다.
도4는 본 발명의 제2실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도로서, 도4에서 도1에 나타낸 블록도와 동일한 블록들은 동일 번호로 나타내었다.
도4에 나타낸 신호 라인 배치방법은 도3에 나타낸 방법과 마찬가지로, 신호 라인을 2층으로 배치한 것은 동일하나, 도3에 나타낸 것과 달리, 비반전 데이터 라인들과 반전 데이터 라인들을 서로 다른 층에 배치한 것이 상이하다. 또한, 메인 데이터 라인들의 배치도 데이터 라인들의 배치와 같은 방법으로 배치한 것이다.
즉, 도4에서, 실선으로 표시한 비반전 라인들을 1층에 배치하였다면, 점선으로 표시한 반전 라인들은 2층에 배치한다는 것이다.
따라서, 본 발명의 반도체 메모리 장치의 신호 라인 배치방법은 신호 라인의 배치를 2층으로 함으로써 종래 기술에서 발생하였던 신호 라인 간섭 현상을 방지할 수 있다는 것이다.
도5는 본 발명의 제3실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 블록도로서, 도2에 나타낸 반도체 메모리 장치의 블록도와 동일하게 구성되어 있다. 도5에서, 도2에 나타낸 블록들과 동일한 블록들은 동일 번호로 나타내었다.
도5에 나타낸 블록도와 도2에 나타낸 블록도의 차이점은 실선으로 표시한 데이터 및 메인 데이터 라인쌍들과 점선으로 표시한 데이터 및 메인 데이터 라인쌍들이 서로 다른 층에 배치되어 있는 것이 서로 상이하다.
도6은 본 발명의 제4실시예의 반도체 메모리 장치의 신호 라인 배치방법을 설명하기 위한 블록도로서, 도2에 나타낸 반도체 메모리 장치의 블록도와 동일하게 구성되어 있다. 도6에서, 도2에 나타낸 블록들과 동일한 블록들은 동일 번호로 나타내었다.
도6에 나타낸 블록도는 실선으로 표시한 비반전 데이터 및 메인 데이터 라인들과 점선으로 표시한 반전 데이터 및 메인 데이터 라인들이 서로 다른 층에 배치되어 구성되어 있다.
즉, 도5 및 도6에 나타낸 블록도는 도2에 나타낸 신호 라인 배치 방법의 문제점을 해결하기 위하여 신호 라인들을 2층으로 배치함으로써 고집적화에 따른 신호 간섭 현상을 방지할 수 있다는 것이다.
상술한 실시예에서는 신호 라인을 2층으로 배치하는 것만을 나타내었지만, 신호 라인을 2층이상으로 배치함으로써 고집적화에 따라 신호 라인의 간격이 좁아짐에 따른 신호 간섭 현상을 방지할 수 있게 된다.
따라서, 본 발명의 반도체 메모리 장치의 신호 라인의 배치방법은 신호 라인을 소정수의 층에 교대로 배치함으로써 신호 간섭 현상을 방지할 수 있다.

Claims (3)

  1. 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들 각각에 연결된 복수개의 데이터 라인쌍들;
    상기 복수개의 데이터 라인쌍들에 연결된 복수개의 센스 증폭기들; 및
    상기 복수개의 센스 증폭기들에 연결된 복수개의 메인 데이터 라인쌍들을 구비한 반도체 메모리 장치의 신호 라인 배치방법에 있어서,
    상기 복수개의 데이터 라인쌍들과 상기 복수개의 메인 데이터 라인쌍들의 신호 라인쌍들을 적어도 2개이상의 층에 배치한 것을 특징으로 하는 반도체 메모리 장치의 신호 라인 배치방법.
  2. 제1항에 있어서, 상기 신호 라인쌍들의
    반전 신호 라인들과 비반전 신호 라인들을 서로 다른 층에 교대로 배치한 것을 특징으로 하는 반도체 메모리 장치의 신호 라인 배치방법.
  3. 제1항에 있어서, 상기 데이터 라인쌍들과 메인 데이터 라인쌍들의 신호 라인쌍들을 서로 다른 층에 교대로 배치한 것을 특징으로 하는 반도체 메모리 장치의 신호 라인 배치방법.
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