JPH02238662A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02238662A JPH02238662A JP5796089A JP5796089A JPH02238662A JP H02238662 A JPH02238662 A JP H02238662A JP 5796089 A JP5796089 A JP 5796089A JP 5796089 A JP5796089 A JP 5796089A JP H02238662 A JPH02238662 A JP H02238662A
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- JP
- Japan
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- analog
- circuit
- digital
- semiconductor integrated
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000010586 diagram Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ゲートアレイに差動回路を搭載するようにした半導体集
積回路に関し、 回路装置全体の価格を安くすると共に、動作速度を向上
ずることを目的とし、 アナログ回路およびディジタル回路を備える半導体集積
回路であって、前記アナログ回路を構成するアナログ用
トランジスタと、該アナログ用トランジスタに配線され
るアナログ用接地線と、前記ディジタル回路を構成する
ディジタル用１〜ランジスと、該ディジタル用トランジ
スタに配線されるディジタル用接地線とを具備するよう
に構成する。
積回路に関し、 回路装置全体の価格を安くすると共に、動作速度を向上
ずることを目的とし、 アナログ回路およびディジタル回路を備える半導体集積
回路であって、前記アナログ回路を構成するアナログ用
トランジスタと、該アナログ用トランジスタに配線され
るアナログ用接地線と、前記ディジタル回路を構成する
ディジタル用１〜ランジスと、該ディジタル用トランジ
スタに配線されるディジタル用接地線とを具備するよう
に構成する。
本発明は半導体集積回路に関し、特に、ゲーＩ・アレイ
に差動回路を搭載するようにした半導体集積回路に関す
る。
に差動回路を搭載するようにした半導体集積回路に関す
る。
近年、ゲーＩ・アレイにおいて、アナログ信号を直接供
給可能とするためにオペアンプやコンバレータ等のアナ
ログ回路を入力段として搭載することが要望されている
。
給可能とするためにオペアンプやコンバレータ等のアナ
ログ回路を入力段として搭載することが要望されている
。
従来、ゲートアレイは、ディジタル回路のみを有してお
り、アナログ信号を供給するためにオペアンプやコンバ
レータ等のアナログ回路を必要とする場合には、別のア
ナログ専用の半導体集積回路を使用する必要があった。
り、アナログ信号を供給するためにオペアンプやコンバ
レータ等のアナログ回路を必要とする場合には、別のア
ナログ専用の半導体集積回路を使用する必要があった。
すなわち、従来、ゲートアレイには、オペアンプやコン
パレータ等のアナログ回路は設けられていなかった。と
ころで、オペアンプやコンバレータ等に使用するアナロ
グ用トランジスタは高い精度を必要とするため、そのチ
ャネル長はゲートアＬ・イ等のディジタル回路に使用す
るディジタル用１−ンンジスタのチャネル長よりも長く
形成する必要がある。
パレータ等のアナログ回路は設けられていなかった。と
ころで、オペアンプやコンバレータ等に使用するアナロ
グ用トランジスタは高い精度を必要とするため、そのチ
ャネル長はゲートアＬ・イ等のディジタル回路に使用す
るディジタル用１−ンンジスタのチャネル長よりも長く
形成する必要がある。
上述したように、従来のゲートアレイには、オペアンプ
やコンパレータ等のアナログ回路は設けられていなかっ
た。そのため、例えば、アナログ信号を入力とするよう
な場合には、アナログ用の半導体集積回路を別に設ける
必要があり、半導体装置全体のコストアップおよび動作
速度の低下を来すことになっていた。
やコンパレータ等のアナログ回路は設けられていなかっ
た。そのため、例えば、アナログ信号を入力とするよう
な場合には、アナログ用の半導体集積回路を別に設ける
必要があり、半導体装置全体のコストアップおよび動作
速度の低下を来すことになっていた。
このように、従来のゲートアレイに対してアナログ信号
を直接入力として使用できる半導体集積回路が、半導体
装置全体の価格の低廉化および動作速度の高速化の面か
ら要望されている。
を直接入力として使用できる半導体集積回路が、半導体
装置全体の価格の低廉化および動作速度の高速化の面か
ら要望されている。
本発明は、上述した従来のゲートアレイが有する課題に
鑑み、回路装置全体の価格を安くすると共に、動作速度
を向上することを目的とする。さらに、本発明は、同一
回路内に構成されるアナログ回路とディジタル回路との
相互干渉を抑えることを目的とする。
鑑み、回路装置全体の価格を安くすると共に、動作速度
を向上することを目的とする。さらに、本発明は、同一
回路内に構成されるアナログ回路とディジタル回路との
相互干渉を抑えることを目的とする。
第１図は本発明に係る半導体集積回路の原理を示すブロ
ソク図である。
ソク図である。
本発明によれば、アナログ回路１およびディジタル回路
２を備える半導体集積回路であって、前記アナログ回路
１を構成するアナログ用１・ランジスタ１１と、該アナ
ログ用トランジスタ１１に配線されるアナログ用接地線
１２と、前記ディジタル回路２を構成するディジタル用
トランジス２１と、該デイジタル用トランジスタ２１に
配線されるデイジクル用接地線２２とを具備することを
特徴とする半導体集積回路が提供される。
２を備える半導体集積回路であって、前記アナログ回路
１を構成するアナログ用１・ランジスタ１１と、該アナ
ログ用トランジスタ１１に配線されるアナログ用接地線
１２と、前記ディジタル回路２を構成するディジタル用
トランジス２１と、該デイジタル用トランジスタ２１に
配線されるデイジクル用接地線２２とを具備することを
特徴とする半導体集積回路が提供される。
本発明の半導体集積回路によれば、アナログ回路１を構
成するアナログ用トランジスタｌ１と、ディジタル回路
２を構成するディジタル用トランジス２１とが設けられ
、これらアナログ用トランジスタ１１に配線されるアナ
ログ用接地線１２と、ディジタル用トランジスタ２１に
配線されるディジタル用接地線２２とが独立して設けら
れている。
成するアナログ用トランジスタｌ１と、ディジタル回路
２を構成するディジタル用トランジス２１とが設けられ
、これらアナログ用トランジスタ１１に配線されるアナ
ログ用接地線１２と、ディジタル用トランジスタ２１に
配線されるディジタル用接地線２２とが独立して設けら
れている。
これによって、同一の半導体集積回路内に、例えば、デ
ィジクル回路２のゲートアレイと、該ディジタル回路２
の入力となるアナログ回路１の差動回路とを設けること
ができ、アナログ信号を直接入力として使用できるゲー
トアレイの価格を低廉化すると共に、動作速度を高速化
することができる。さらに、アナログ用トランジスタ１
１に配線されるアナログ用接地線１２と、ディジタル用
トランジスタ２１に配線されるディジタル用接地線２２
とが独立して設けられているので、同一回路内に構成さ
れるアナログ回路１とディジタル回路２との相互干渉を
抑えることができる。
ィジクル回路２のゲートアレイと、該ディジタル回路２
の入力となるアナログ回路１の差動回路とを設けること
ができ、アナログ信号を直接入力として使用できるゲー
トアレイの価格を低廉化すると共に、動作速度を高速化
することができる。さらに、アナログ用トランジスタ１
１に配線されるアナログ用接地線１２と、ディジタル用
トランジスタ２１に配線されるディジタル用接地線２２
とが独立して設けられているので、同一回路内に構成さ
れるアナログ回路１とディジタル回路２との相互干渉を
抑えることができる。
以下、図面を参照して本発明に係る半導体集積回路の実
施例を説明する。
施例を説明する。
第２図は本発明の半導体集積回路の一実施例を示す図で
あり、第３図は第２図の半導体集積回路における配線パ
ターンの一例を示す図である。これら第２図および第３
図に示されるように、本実施例の半導体集積回路は、例
えば、ＡＳＩＣとして使用されるもので、予めアナログ
回路１を構成する複数のアナログ用トランジスタ１１、
および、ディジタル回路２を構成する複数のディジタル
用トランジス２１を備えている。ここで、アナログ用ト
ランジスタ１１は、例えば、アナログ信号を直接受け取
る差動回路に使用されるものであり、高い精度が要求さ
れるために、該アナログ用トランジスタ１１のチャネル
長はディジタル用トランジスタ２１のチャネル長よりも
長く形成されている。このように、半導体集積回路内に
チャネル長の異なるアナログ用トランジスタ１１とディ
ジタル用トランジスタ２１とを設けることによって、例
えば、ゲー１・アレイ等のディジタル回路２と、該ディ
ジタル回路２の入力段を構成する差動回路等のアナログ
回路１とを同一の半導体集積回路内に形成することがで
きる。これにより、差動回路等の専用の半導体集積回路
を別に設けるよりも、半専体装置全体を低価格で構成す
ることができ、また、半導体装置全体の動作速度も向上
させることができる。
あり、第３図は第２図の半導体集積回路における配線パ
ターンの一例を示す図である。これら第２図および第３
図に示されるように、本実施例の半導体集積回路は、例
えば、ＡＳＩＣとして使用されるもので、予めアナログ
回路１を構成する複数のアナログ用トランジスタ１１、
および、ディジタル回路２を構成する複数のディジタル
用トランジス２１を備えている。ここで、アナログ用ト
ランジスタ１１は、例えば、アナログ信号を直接受け取
る差動回路に使用されるものであり、高い精度が要求さ
れるために、該アナログ用トランジスタ１１のチャネル
長はディジタル用トランジスタ２１のチャネル長よりも
長く形成されている。このように、半導体集積回路内に
チャネル長の異なるアナログ用トランジスタ１１とディ
ジタル用トランジスタ２１とを設けることによって、例
えば、ゲー１・アレイ等のディジタル回路２と、該ディ
ジタル回路２の入力段を構成する差動回路等のアナログ
回路１とを同一の半導体集積回路内に形成することがで
きる。これにより、差動回路等の専用の半導体集積回路
を別に設けるよりも、半専体装置全体を低価格で構成す
ることができ、また、半導体装置全体の動作速度も向上
させることができる。
複数のアナログ用トランジスタ１１を有するアナログ回
路１は、第２図から明らかなように、複数のディジタル
用トランジス（ベーシックセル）２１を有するディジタ
ル回路２の両側に設けられるようになされており、該ア
ナログ回路１には、アナログ用トランジスタ１１に配線
されるアナログ用接地！！１２が設けられている。また
、デイジタル回路２には、ディジタル用トランジスタ２
１に配線されるディジタル用接地線２２が設けられ、こ
れらアナログ用接地線１２とディジタル用接地線２２と
は、独立するように配線されている。これにより、同一
半導体集積回路内に形成されるアナログ回路１とディジ
タル回路２との相互干渉が抑えられることになる。
路１は、第２図から明らかなように、複数のディジタル
用トランジス（ベーシックセル）２１を有するディジタ
ル回路２の両側に設けられるようになされており、該ア
ナログ回路１には、アナログ用トランジスタ１１に配線
されるアナログ用接地！！１２が設けられている。また
、デイジタル回路２には、ディジタル用トランジスタ２
１に配線されるディジタル用接地線２２が設けられ、こ
れらアナログ用接地線１２とディジタル用接地線２２と
は、独立するように配線されている。これにより、同一
半導体集積回路内に形成されるアナログ回路１とディジ
タル回路２との相互干渉が抑えられることになる。
第４図は本発明の半導体集積回路におけるアナログ回路
の一例を示す回路図である。第２図および第３図におけ
るアナログ回路１としては、例えば、第４図に示される
ような、５つのトランジスタ１１１〜１１５で構成ざれ
る差動増幅器がある。この差動増幅器１は、例えば、デ
イジタル回路２のゲートアレイの入力段に設けられるも
のであり、前述したように、該差動増幅器１を構成する
トランジスタ１１１〜１１５（アナログ用トランジスタ
１１）のチャネル長は、高精度が要求されるため、ゲー
トアレイを構成するディジタル用トランジスタ２１のチ
ャネル長よりも長くなされている。
の一例を示す回路図である。第２図および第３図におけ
るアナログ回路１としては、例えば、第４図に示される
ような、５つのトランジスタ１１１〜１１５で構成ざれ
る差動増幅器がある。この差動増幅器１は、例えば、デ
イジタル回路２のゲートアレイの入力段に設けられるも
のであり、前述したように、該差動増幅器１を構成する
トランジスタ１１１〜１１５（アナログ用トランジスタ
１１）のチャネル長は、高精度が要求されるため、ゲー
トアレイを構成するディジタル用トランジスタ２１のチ
ャネル長よりも長くなされている。
第５図は本発明の半導体集積回路の他の実施例を示す図
である。同図に示す本実施例は、複数のディジクル用ト
ランジス（ヘーシソクセル）２１を有するディジタル回
路２が、複数のアナログ用トランジスタ１１を有するア
ナログ回路１の両側に設けられるようになされている。
である。同図に示す本実施例は、複数のディジクル用ト
ランジス（ヘーシソクセル）２１を有するディジタル回
路２が、複数のアナログ用トランジスタ１１を有するア
ナログ回路１の両側に設けられるようになされている。
本実施例においても、アナログ用トランジスタ１１に配
線されるアナログ用接地線１２と、ディジタル用トラン
ジスタ２ｌに配線されるディジタル用接地線２２とは、
独立するように配線されていて、同一回路内に形成され
るアナログ回路１とディジタル回路２との相互干渉が抑
えられるようになされている。
線されるアナログ用接地線１２と、ディジタル用トラン
ジスタ２ｌに配線されるディジタル用接地線２２とは、
独立するように配線されていて、同一回路内に形成され
るアナログ回路１とディジタル回路２との相互干渉が抑
えられるようになされている。
以上、詳述したように、本発明に係る半導体集積回路は
、アナログ回路を構成するアナログ用トランジスタとデ
ィジタル回路を構成するデイジタル用トランジスとを設
けることによって、回路装置全体の価格を安くすると共
に、動作速度を向上することができる。さらに、本発明
の半導体集積回路は、アナログ用トランジスタに配線さ
れる接地線とディジタル用トランジスタに配線される接
地線とを分離することによって、アナログ回路とディジ
タル回路との相互干渉を抑えることができる。
、アナログ回路を構成するアナログ用トランジスタとデ
ィジタル回路を構成するデイジタル用トランジスとを設
けることによって、回路装置全体の価格を安くすると共
に、動作速度を向上することができる。さらに、本発明
の半導体集積回路は、アナログ用トランジスタに配線さ
れる接地線とディジタル用トランジスタに配線される接
地線とを分離することによって、アナログ回路とディジ
タル回路との相互干渉を抑えることができる。
第１図は本発明に係る半導体集積回路の原理を示すブロ
ソク図、 第２図は本発明の半導体集積回路の一実施例を示す図、 第３図は第２図の半導体集積回路における配線パターン
の一例を示す図、 第４図は本発明の半導体集積回路におけるアナログ回路
の一例を示す回路図、 第５図は本発明の半導体集積回路の他の実施例を示す図
である。 （符号の説明） ■・・・アナログ回路、 ２・・・ディジタル回路、 １１・・・アナログ用トランジスタ、 １２・・・アナログ用接地線、 ２１・・・ディジクル用トランジスタ、２２・・・ディ
ジタル用接地線。
ソク図、 第２図は本発明の半導体集積回路の一実施例を示す図、 第３図は第２図の半導体集積回路における配線パターン
の一例を示す図、 第４図は本発明の半導体集積回路におけるアナログ回路
の一例を示す回路図、 第５図は本発明の半導体集積回路の他の実施例を示す図
である。 （符号の説明） ■・・・アナログ回路、 ２・・・ディジタル回路、 １１・・・アナログ用トランジスタ、 １２・・・アナログ用接地線、 ２１・・・ディジクル用トランジスタ、２２・・・ディ
ジタル用接地線。
Claims (1)
- 【特許請求の範囲】 １、アナログ回路（１）およびディジタル回路（２）を
備える半導体集積回路であって、前記アナログ回路を構
成するアナログ用トランジスタ（１１）と、 該アナログ用トランジスタに配線されるアナログ用接地
線（１２）と、 前記ディジタル回路を構成するディジタル用トランジス
（２１）と、 該ディジタル用トランジスタに配線されるディジタル用
接地線（２２）とを具備することを特徴とする半導体集
積回路。 ２、前記アナログ回路は差動回路を具備し、前記アナロ
グ用トランジスタは前記ディジタル用トランジスタより
もチャネル長の長いトランジスタで構成されている特許
請求の範囲第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5796089A JPH02238662A (ja) | 1989-03-13 | 1989-03-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5796089A JPH02238662A (ja) | 1989-03-13 | 1989-03-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238662A true JPH02238662A (ja) | 1990-09-20 |
Family
ID=13070583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5796089A Pending JPH02238662A (ja) | 1989-03-13 | 1989-03-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036216A (ja) * | 2005-06-24 | 2007-02-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び無線通信システム |
| JP2014239496A (ja) * | 2009-10-14 | 2014-12-18 | ケイオロジクス インク | 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路 |
| JP2021128986A (ja) * | 2020-02-12 | 2021-09-02 | 株式会社デンソー | 電子制御装置 |
-
1989
- 1989-03-13 JP JP5796089A patent/JPH02238662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036216A (ja) * | 2005-06-24 | 2007-02-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び無線通信システム |
| JP2014239496A (ja) * | 2009-10-14 | 2014-12-18 | ケイオロジクス インク | 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路 |
| JP2021128986A (ja) * | 2020-02-12 | 2021-09-02 | 株式会社デンソー | 電子制御装置 |
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