JP2021128986A - 電子制御装置 - Google Patents

Abstract

【課題】車載電子制御装置の開発期間を短縮する。【解決手段】電子制御装置は、車両に搭載されるインジェクタの電磁弁４を制御する。電子制御装置は、ＣＭＯＳ３１、コンパレータ３２およびアンプ３３を含む複数の入出力回路１１と、ゲートアレイ１２とを有する機能ＩＣ３を備える。機能ＩＣ３は、コンパレータ３２およびアンプ３３とゲートアレイ１２とが金属配線１７１，１７２，１７３によって接続されることでインジェクタの電磁弁４を制御する機能が実現される。【選択図】図３

Description

本開示は、車両に搭載される電子制御装置に関する。

従来、特定用途向けに専用設計されるＡＳＩＣと、製造後に内部の回路構成を設定可能なＦＰＧＡとが知られている。ＡＳＩＣは、Application Specific Integrated Circuitの略である。ＦＰＧＡは、Field Programmable Gate Arrayの略である。特許文献１には、ＦＰＧＡが記載されている。

国際公開第２０１６／２０７９３３号

車両に搭載される車載電子制御装置において、ＡＳＩＣは、車載電子制御装置毎に専用に設計されてＳｉ基板上に形成される。このため、車載電子制御装置の開発期間が長くなる。ＦＰＧＡは、車載電子制御装置毎に機能を自由に変更可能であるため部品開発が不要になる。しかし、ＦＰＧＡは、部品コストが高く、車載電子制御装置では採用されない。

本開示は、車載電子制御装置の開発期間を短縮することを目的とする。

本開示の一態様は、車両に搭載される制御対象（２１２）を制御する電子制御装置（１）であって、ＣＭＯＳ（３１）およびコンパレータ（３２）を含む１つまたは複数の入出力回路（１１）と、ゲートアレイ（１２）とを有する機能集積回路（３）を備える。機能集積回路は、ＣＭＯＳおよびコンパレータの少なくとも一つとゲートアレイとが金属配線（１８１，１８２）によって接続されることで制御対象を制御する機能が実現される。

このように構成された本開示の電子制御装置では、ＣＭＯＳおよびコンパレータが必要な数だけ形成されている半導体基板を予め製造して用意しておくことができる。これにより、本開示の電子制御装置では、当該電子制御装置の制御対象に応じて、ＣＭＯＳ、コンパレータおよびゲートアレイに対する金属配線による接続を半導体製造プロセスにおける配線工程で行うことによって、制御対象を制御する機能を有する機能集積回路を製造することができる。すなわち、本開示の電子制御装置では、機能集積回路の半導体製造プロセスにおける配線工程より前の工程を、制御対象に関わらず共通化することができる。これにより、本開示の電子制御装置は、機能集積回路を設計するための設計工数を低減させることができ、開発期間を短縮することができる。

また、機能集積回路の入出力回路に搭載されているＣＭＯＳおよびコンパレータは、車両のパワートレーン系およびボディ系の電子制御装置でよく利用される。このため、入出力回路に搭載されているＣＭＯＳおよびコンパレータが制御に利用されず無駄になってしまう可能性を低減することができる。

本開示の別の態様は、車両に搭載される制御対象（４）を制御する電子制御装置（１）であって、ＣＭＯＳ（３１）、コンパレータ（３２）およびアンプ（３３）を含む１つまたは複数の入出力回路（１１）と、ゲートアレイ（１２）とを有する機能集積回路（３）を備える。機能集積回路は、ＣＭＯＳ、コンパレータおよびアンプの少なくとも一つとゲートアレイとが金属配線（１７１，１７２，１７３）によって接続されることで制御対象を制御する機能が実現される。

このように構成された本開示の電子制御装置では、ＣＭＯＳ、コンパレータおよびアンプが必要な数だけ形成されている半導体基板を予め製造して用意しておくことができる。これにより、本開示の電子制御装置では、当該電子制御装置の制御対象に応じて、ＣＭＯＳ、コンパレータ、アンプおよびゲートアレイに対する金属配線による接続を半導体製造プロセスにおける配線工程で行うことによって、制御対象を制御する機能を有する機能集積回路を製造することができる。すなわち、本開示の電子制御装置では、機能集積回路の半導体製造プロセスにおける配線工程より前の工程を、制御対象に関わらず共通化することができる。これにより、本開示の電子制御装置は、機能集積回路を設計するための設計工数を低減させることができ、開発期間を短縮することができる。

また、機能集積回路の入出力回路に搭載されているＣＭＯＳ、コンパレータおよびアンプは、車両のパワートレーン系およびボディ系の電子制御装置でよく利用される。このため、入出力回路に搭載されているＣＭＯＳ、コンパレータおよびアンプが制御に利用されず無駄になってしまう可能性を低減することができる。

電子制御装置の構成を示すブロック図である。 第１実施形態の機能ＩＣの構成を示すブロック図である。 入出力回路およびゲートアレイの構成を示す回路図である。 ドライバおよび入出力回路の配置を示す図である。 第２実施形態の機能ＩＣの構成を示すブロック図である。 ドア開閉制御を説明するための回路図である。

［第１実施形態］
以下に本開示の第１実施形態を図面とともに説明する。
本実施形態の電子制御装置１は、車両に搭載され、図１に示すように、マイクロコンピュータ２と、機能ＩＣ３とを備える。ＩＣは、Integrated Circuitの略である。

マイクロコンピュータ２は、ＣＰＵ、ＲＯＭおよびＲＡＭ等を備える。マイクロコンピュータ２の各種機能は、ＣＰＵが非遷移的実体的記録媒体に格納されたプログラムを実行することにより実現される。この例では、ＲＯＭが、プログラムを格納した非遷移的実体的記録媒体に該当する。また、このプログラムの実行により、プログラムに対応する方法が実行される。なお、ＣＰＵが実行する機能の一部または全部を、一つあるいは複数のＩＣ等によりハードウェア的に構成してもよい。

マイクロコンピュータ２は、機能ＩＣ３を介して、例えばインジェクタの電磁弁４を制御する。
機能ＩＣ３は、図２に示すように、複数の入出力回路１１と、ゲートアレイ１２と、ＡＤ変換器１３と、通信部１４と、監視部１５と、電源部１６と、駆動部１７と、フラッシュメモリ１８と、リセット回路１９とを備える。

複数の入出力回路１１はそれぞれ、少なくとも１つのＣＭＯＳ３１と、少なくとも１つのコンパレータ３２と、少なくとも１つのアンプ３３とを備える。
ゲートアレイ１２は、複数の論理回路、複数のトランジスタおよび複数の抵抗器などの汎用的な回路素子が予め搭載され、用途に応じて内部接続を変更することにより回路構成を設定することが可能となるように製造されている。ゲートアレイ１２は、レジスタ４１およびレジスタ４２を備える。

ＡＤ変換器１３は、入力されたアナログ信号の電圧値をデジタル値に変換する。
通信部１４は、ＣＡＮ通信部５１と、ＬＩＮ通信部５２と、ＳＰＩ通信部５３と、ＭＳＣ通信部５４とを備える。

ＣＡＮ通信部５１は、ＣＡＮ通信プロトコルに従って、車両に搭載された複数の車載装置との間でデータ通信を行う。ＣＡＮは、Controller Area Networkの略である。ＣＡＮは登録商標である。

ＬＩＮ通信部５２は、ＬＩＮプロトコルに従って、車両に搭載された複数の車載装置との通信を制御する。ＬＩＮは、Local Interconnect Networkの略である。
ＳＰＩ通信部５３は、ＳＰＩプロトコルに従って、マイクロコンピュータ２との通信を制御する。ＳＰＩは、Serial Peripheral Interfaceの略である。

ＭＳＣ通信部５４は、マイクロセカンドチャネルに基づくマイクロコンピュータ２とのシリアル通信を制御する。ＭＳＣは、マイクロセカンドチャネルの略である。
監視部１５は、ＢＩＳＴ回路６１と、マイコン監視回路６２とを備える。ＢＩＳＴは、Built in Self Testの略である。

ＢＩＳＴ回路６１は、ゲートアレイ１２の故障を検出するためのテストを行うために機能ＩＣ３内に組み込まれた回路である。マイコン監視回路６２は、ＢＩＳＴ回路６１が故障を検出した場合に、その旨を、ＳＰＩ通信部５３を介してマイクロコンピュータ２へ通知する。

電源部１６は、昇圧コントローラ７１と、スイッチング電源７２と、レギュレータ７３と、レギュレータ７４と、スイッチング電源７５とを備える。昇圧コントローラ７１は、バッテリ電圧ＶＢを昇圧して、スイッチング電源７２へ供給する。スイッチング電源７２は、昇圧コントローラ７１からの電圧供給を受けて、６Ｖ電圧を生成して、レギュレータ７３、レギュレータ７４およびスイッチング電源７５へ供給する。レギュレータ７３は、スイッチング電源７２から電圧供給を受けて、マイクロコンピュータ２を動作させるための５Ｖ電圧および３．３Ｖ電圧を生成する。レギュレータ７４は、スイッチング電源７２から電圧供給を受けて、汎用の５Ｖ電圧を生成する。スイッチング電源７５は、スイッチング電源７２からの電圧供給を受けて、１．２Ｖ電圧を生成する。

駆動部１７は、チャージポンプ８１と、複数のハイ・ロー設定回路８２と、複数のハイサイド・プリドライバ８３と、複数の１．５Ａローサイドドライバ８４と、複数の３Ａハイサイドドライバ８５と、複数の２Ａハイサイドドライバ８６と、複数の１Ａローサイドドライバ８７と、複数の０．６Ａローサイドドライバ８８とを備える。なお、本実施形態では、駆動部１７は、２個のハイ・ロー設定回路８２と、４個のハイサイド・プリドライバ８３と、２個の１．５Ａローサイドドライバ８４と、２個の３Ａハイサイドドライバ８５と、４個の２Ａハイサイドドライバ８６と、２個の１Ａローサイドドライバ８７と、３個の０．６Ａローサイドドライバ８８とを備える。

チャージポンプ８１は、ハイサイドドライバ用の電圧供給源である。ハイ・ロー設定回路８２は、ハイサイドドライバおよびローサイドドライバの駆動および非駆動を設定する回路である。

フラッシュメモリ１８は、バッテリ電圧ＶＢの変動に対応してゲートアレイ１２を安定して動作させるための電圧補正値を記憶しており、この電圧補正値をゲートアレイ１２へ出力する。

リセット回路１９は、マイクロコンピュータ２の異常が発生した場合に、マイクロコンピュータ２へリセット信号を出力することにより、マイクロコンピュータ２全体にリセットをかける。

図３に示すように、入出力回路１１に搭載されているＣＭＯＳ３１は、ＰＭＯＳ１０１とＮＭＯＳ１０２とを備え、入力端子１０３，１０４と、出力端子１０５，１０６とが接続される。

入力端子１０３，１０４は、ＰＭＯＳ１０１およびＮＭＯＳ１０２のゲートに接続されている。入力端子１０３は、ＣＭＯＳ３１を挟んでゲートアレイ１２とは反対側に配置される。入力端子１０４は、ＣＭＯＳ３１を挟んでゲートアレイ１２と同じ側に配置される。

出力端子１０５，１０６は、ＰＭＯＳ１０１およびＮＭＯＳ１０２のドレインに接続されている。出力端子１０５は、ＣＭＯＳ３１を挟んでゲートアレイ１２とは反対側に配置される。出力端子１０６は、ＣＭＯＳ３１を挟んでゲートアレイ１２と同じ側に配置される。

コンパレータ３２には、入力端子１１１，１１２と、出力端子１１３，１１４と、ＤＡ変換器１１５とが接続される。
入力端子１１１，１１２は、コンパレータ３２の非反転入力端子に接続されている。入力端子１１１は、コンパレータ３２を挟んでゲートアレイ１２とは反対側に配置される。入力端子１１２は、コンパレータ３２を挟んでゲートアレイ１２と同じ側に配置される。

出力端子１１３，１１４は、コンパレータ３２の出力端子に接続されている。出力端子１１３は、コンパレータ３２を挟んでゲートアレイ１２とは反対側に配置される。出力端子１１４は、コンパレータ３２を挟んでゲートアレイ１２と同じ側に配置される。

ＤＡ変換器１１５は、デジタル信号を入力するための入力端子１１６を備える。ＤＡ変換器１１５の出力信号は、コンパレータ３２の反転入力端子に入力される。
アンプ３３には、入力端子１２１，１２２，１２３，１２４と、出力端子１２５，１２６とが接続される。

入力端子１２１，１２２は、アンプ３３の一方の入力端子に接続されている。入力端子１２１は、アンプ３３を挟んでゲートアレイ１２とは反対側に配置される。入力端子１２２は、アンプ３３を挟んでゲートアレイ１２と同じ側に配置される。

入力端子１２３，１２４は、アンプ３３の他方の入力端子に接続されている。入力端子１２３は、アンプ３３を挟んでゲートアレイ１２とは反対側に配置される。入力端子１２４は、アンプ３３を挟んでゲートアレイ１２と同じ側に配置される。

出力端子１２５，１２６は、アンプ３３の出力端子に接続されている。出力端子１２５は、アンプ３３を挟んでゲートアレイ１２とは反対側に配置される。出力端子１２６は、アンプ３３を挟んでゲートアレイ１２と同じ側に配置される。そして出力端子１２６は、金属配線１７１によって、ＡＤ変換器１３の入力端子１３１に接続される。

ゲートアレイ１２は、上述のレジスタ４２に加えて、更に、コンパレータ４３と、カウンタ４４と、論理積回路４５とを備える。
レジスタ４２は、マイクロコンピュータ２からＭＳＣ通信部５４を介して、デューティＤＴを示すデータと、閾値Ｖｔｈを示すデータと、第１イネーブル信号ＥＮ１とを取得する。そしてレジスタ４２は、閾値Ｖｔｈを示すデータをコンパレータ４３へ出力し、デューティＤＴを示すデータをカウンタ４４へ出力し、第１イネーブル信号ＥＮ１を論理積回路４５の第３入力端子へ出力する。

コンパレータ４３の一方の入力端子は、金属配線１７２によって、ＡＤ変換器１３の出力端子１３２に接続される。コンパレータ４３の他方の入力端子は、レジスタ４２に接続される。コンパレータ４３の出力端子は、論理積回路４５の第２入力端子に接続される。

コンパレータ４３は、一方の入力端子から入力されたデジタル信号の値が、他方の入力端子から入力されたデジタル信号の値より小さい場合に、ハイレベルの信号を出力する。
カウンタ４４は、デューティＤＴを示すデータをレジスタ４２から取得する。カウンタ４４は、予め設定された時間が経過する毎にインクリメント（すなわち、１加算）し、その値が予め設定された上限値に一致すると、再度、０からインクリメントする。そしてカウンタ４４は、その値がデューティＤＴ未満である場合にハイレベルの信号を、論理積回路４５の第４入力端子へ出力する。またカウンタ４４は、その値がデューティＤＴ以上である場合に、ローレベルの信号を論理積回路４５の第４入力端子へ出力する。

ＡＤ変換器１３が接続されている入出力回路１１とは別の入出力回路１１のコンパレータ３２の出力端子１１４は、金属配線１７３によって論理積回路４５の第１入力端子に接続されている。

論理積回路４５は、第１，２，３，４入力端子に入力される信号の信号レベルが全てハイレベルである場合に、ハイレベルの信号を出力端子から２Ａハイサイドドライバ８６へ出力する。

機能ＩＣ３は、外部入出力端子１５１，１５２，１５３を備える。外部入出力端子１５１は、金属配線１７４によってアンプ３３の入力端子１２１に接続され、機能ＩＣ３の外部に設けられている抵抗器２０１の一端に接続される。外部入出力端子１５２は、金属配線１７５によってアンプ３３の入力端子１２３に接続され、抵抗器２０１の他端に接続される。

外部入出力端子１５３は、ＡＤ変換器１３が接続されている入出力回路１１とは別の入出力回路１１のコンパレータ３２の出力端子１１３に金属配線１７６によって接続され、図示しないＩＧスイッチに接続される。これにより、外部入出力端子１５３には、ＩＧスイッチから第２イネーブル信号ＥＮ２が入力される。

２Ａハイサイドドライバ８６の出力端子は、抵抗器２０１の他端に接続される。さらに抵抗器２０１の一端は、機能ＩＣ３の外部に設けられている電磁弁４の一端が接続される。電磁弁４の他端は接地される。

このように構成された機能ＩＣ３では、論理積回路４５がハイレベルの信号を出力することにより、２Ａハイサイドドライバ８６から２Ａの電流が電磁弁４へ流れて、電磁弁４が駆動される。

アンプ３３には、抵抗器２０１の一端の電圧と、抵抗器２０１の他端の電圧が入力される。これにより、アンプ３３は、抵抗器２０１に印加される電圧の値を示すアナログ信号をＡＤ変換器１３へ出力する。そしてＡＤ変換器１３は、抵抗器２０１に印加される電圧の値を示すデジタル信号をコンパレータ４３へ出力する。従って、コンパレータ４３は、抵抗器２０１に印加される電圧が閾値Ｖｔｈ未満である場合に、ハイレベルの信号を論理積回路４５へ出力する。

またカウンタ４４は、予め設定された周期内において、デューティＤＴに相当する時間が経過するまではハイレベルの信号を論理積回路４５へ出力し、デューティＤＴに相当する時間が経過した後はローレベルの信号を論理積回路４５へ出力する。

そして論理積回路４５は、コンパレータ４３からの信号、カウンタ４４からの信号、第１イネーブル信号ＥＮ１、および、第２イネーブル信号ＥＮ２の全てがハイレベルである場合に、ハイレベルの信号を出力する。

これにより、機能ＩＣ３は、電磁弁４に過大な電流が流れないようにしながら、マイクロコンピュータ２から指示されたデューティＤＴで電磁弁４を駆動することができる。
図４に示すように、２Ａハイサイドドライバ８６は、機能ＩＣ３内において、制御対象となる電磁弁４にできる限り近くなるように配置される。さらに、２Ａハイサイドドライバ８６に接続される入出力回路１１は、接続される２Ａハイサイドドライバ８６に隣接するように配置される。

このように構成された電子制御装置１は、ＣＭＯＳ３１、コンパレータ３２およびアンプ３３を含む複数の入出力回路１１と、ゲートアレイ１２とを有する機能ＩＣ３を備える。機能ＩＣ３は、コンパレータ３２およびアンプ３３とゲートアレイ１２とが金属配線１７１，１７２，１７３によって接続されることでインジェクタの電磁弁４を制御する機能が実現される。

このように構成された電子制御装置１では、ＣＭＯＳ３１、コンパレータ３２およびアンプ３３が必要な数だけ形成されている半導体基板を予め製造して用意しておくことができる。これにより、電子制御装置１では、電子制御装置１の制御対象に応じて、ＣＭＯＳ３１、コンパレータ３２、アンプ３３およびゲートアレイ１２に対する金属配線による接続を半導体製造プロセスにおける配線工程で行うことによって、制御対象を制御する機能を有する機能ＩＣ３を製造することができる。すなわち、電子制御装置１では、機能ＩＣ３の半導体製造プロセスにおける配線工程より前の工程を、制御対象に関わらず共通化することができる。これにより、電子制御装置１は、機能ＩＣ３を設計するための設計工数を低減させることができ、開発期間を短縮することができる。

また、機能ＩＣ３の入出力回路１１に搭載されているＣＭＯＳ３１、コンパレータ３２およびアンプ３３は、車両のパワートレーン系およびボディ系の電子制御装置でよく利用される。このため、入出力回路１１に搭載されているＣＭＯＳ３１、コンパレータ３２およびアンプ３３が制御に利用されず無駄になってしまう可能性を低減することができる。

また、ＣＭＯＳ３１の入力に対して入力端子１０３，１０４が接続され、ＣＭＯＳ３１の出力に対して出力端子１０５，１０６が接続される。
コンパレータ３２の入力に対して入力端子１１１，１１２が接続され、コンパレータ３２の出力に対して出力端子１１３，１１４が接続される。

アンプ３３の一方の入力に対して入力端子１２１，１２２が接続され、アンプ３３の他方の入力に対して入力端子１２３，１２４が接続され、アンプ３３の出力に対して出力端子１２５，１２６が接続される。

これにより、電子制御装置１は、１つのＣＭＯＳ３１を、電子制御装置１の外部からの入力と、電子制御装置１の外部への出力との両方で利用することができる。すなわち、電子制御装置１は、電子制御装置１の外部からの入力と、電子制御装置１の外部への出力とで別々のＣＭＯＳ３１を備える必要がなく、入出力回路１１の構成を簡略化することができる。同様に、電子制御装置１は、１つのコンパレータ３２および１つのアンプ３３を、電子制御装置１の外部からの入力と、電子制御装置１の外部への出力との両方で利用することができ、入出力回路１１の構成を簡略化することができる。

また機能ＩＣ３は、電磁弁４を駆動するための２Ａハイサイドドライバ８６を備える。そして複数の入出力回路１１のうち、ゲートアレイ１２を介して２Ａハイサイドドライバ８６に接続される入出力回路１１は、２Ａハイサイドドライバ８６に隣接して配置される。これにより、電子制御装置１は、電磁弁４の制御性を向上させることができる。

以上説明した実施形態において、電磁弁４は制御対象に相当し、機能ＩＣ３は機能集積回路に相当する。
また、入力端子１０３，１０４および出力端子１０５，１０６はＣＭＯＳ用端子に相当し、入力端子１１１，１１２および出力端子１１３，１１４はコンパレータ用端子に相当し、入力端子１２１，１２２，１２３，１２４および出力端子１２５，１２６はアンプ用端子に相当し、２Ａハイサイドドライバ８６は駆動回路に相当する。

［第２実施形態］
以下に本開示の第２実施形態を図面とともに説明する。なお第２実施形態では、第１実施形態と異なる部分を説明する。共通する構成については同一の符号を付す。

第２実施形態の電子制御装置１は、機能ＩＣ３の構成が変更された点が第１実施形態と異なる。
第２実施形態の機能ＩＣ３は、図５に示すように、複数の入出力回路１１の構成が変更された点が第１実施形態と異なる。具体的には、複数の入出力回路１１はそれぞれ、少なくとも１つのＣＭＯＳ３１と、少なくとも１つのコンパレータ３２とを備え、アンプ３３を備えていない。

第２実施形態の機能ＩＣ３は、例えば、車両のドア開閉制御に用いられる。
具体的には、図６に示すように、運転者が車両のドアを施錠するための施錠操作を検出する操作検出スイッチ２１１が、入出力回路１１のコンパレータ３２の入力端子１１１に接続される。コンパレータ３２の出力端子１１４が金属配線１８１によってゲートアレイ１２に接続される。また、車両のドアの施錠および解錠を行うアクチュエータ２１２が、ＣＭＯＳ３１の出力端子１０５に接続される。ＣＭＯＳ３１の入力端子１０３が金属配線１８２によってゲートアレイ１２に接続される。

これにより、操作検出スイッチ２１１が施錠操作を検出すると、その旨を示す施錠操作検出信号がコンパレータ３２を介してゲートアレイ１２に入力される。ゲートアレイ１２は、施錠操作検出信号の入力を契機として、車両のドアを施錠するか否かを判断する。ゲートアレイ１２は、車両のドアを施錠すると判断した場合に、施錠指示信号をＣＭＯＳ３１へ出力する。これにより、ＣＭＯＳ３１がアクチュエータ２１２へ駆動信号を出力し、アクチュエータ２１２が車両のドアを施錠する。

このように構成された電子制御装置１は、ＣＭＯＳ３１、コンパレータ３２を含む複数の入出力回路１１と、ゲートアレイ１２とを有する機能ＩＣ３を備える。機能ＩＣ３は、ＣＭＯＳ３１およびコンパレータ３２とゲートアレイ１２とが金属配線１８１，１８２によって接続されることでアクチュエータ２１２を制御する機能が実現される。

このように構成された電子制御装置１では、ＣＭＯＳ３１およびコンパレータ３２が必要な数だけ形成されている半導体基板を予め製造して用意しておくことができる。これにより、電子制御装置１では、電子制御装置１の制御対象に応じて、ＣＭＯＳ３１、コンパレータ３２およびゲートアレイ１２に対する金属配線による接続を半導体製造プロセスにおける配線工程で行うことによって、制御対象を制御する機能を有する機能ＩＣ３を製造することができる。すなわち、電子制御装置１では、機能ＩＣ３の半導体製造プロセスにおける配線工程より前の工程を、制御対象に関わらず共通化することができる。これにより、電子制御装置１は、機能ＩＣ３を設計するための設計工数を低減させることができ、開発期間を短縮することができる。

また、機能ＩＣ３の入出力回路１１に搭載されているＣＭＯＳ３１およびコンパレータ３２は、車両のパワートレーン系およびボディ系の電子制御装置でよく利用される。このため、入出力回路１１に搭載されているＣＭＯＳ３１およびコンパレータ３２が制御に利用されず無駄になってしまう可能性を低減することができる。

以上説明した実施形態において、アクチュエータ２１２は制御対象に相当する。
以上、本開示の一実施形態について説明したが、本開示は上記実施形態に限定されるものではなく、種々変形して実施することができる。

［変形例１］
例えば上記第１実施形態では、制御対象がインジェクタの電磁弁４である形態を示した。しかし、制御対象となる電磁弁が、エアコン用バルブ、リニアソレノイドおよびポンプなどであってもよい。

［変形例２］
上記第２実施形態では、機能ＩＣ３により実現される制御がドア開閉制御である形態を示した。しかし、機能ＩＣ３により実現される制御は、アンテナ制御、電源制御、エンジンとモータの協調制御、および、モータ制御などであってもよい。なお、モータ制御のモータとしては、車両走行用モータ、バイワイヤ用モータおよびＥＰＳ制御用モータなどが挙げられる。

１…電子制御装置、３…機能ＩＣ、４…電磁弁、１１…入出力回路、１２…ゲートアレイ、３１…ＣＭＯＳ、３２…コンパレータ、３３…アンプ、１７１，１７２，１７３，１８１，１８２…金属配線、２１２…アクチュエータ

Claims (5)

1. 車両に搭載される制御対象（２１２）を制御する電子制御装置（１）であって、
   ＣＭＯＳ（３１）およびコンパレータ（３２）を含む１つまたは複数の入出力回路（１１）と、ゲートアレイ（１２）とを有し、前記ＣＭＯＳおよび前記コンパレータの少なくとも一つと前記ゲートアレイとが金属配線（１８１，１８２）によって接続されることで前記制御対象を制御する機能が実現される機能集積回路（３）を備える電子制御装置。
2. 車両に搭載される制御対象（４）を制御する電子制御装置（１）であって、
   ＣＭＯＳ（３１）、コンパレータ（３２）およびアンプ（３３）を含む１つまたは複数の入出力回路（１１）と、ゲートアレイ（１２）とを有し、前記ＣＭＯＳ、前記コンパレータおよび前記アンプの少なくとも一つと前記ゲートアレイとが金属配線（１７１，１７２，１７３）によって接続されることで前記制御対象を制御する機能が実現される機能集積回路（３）を備える電子制御装置。
3. 請求項１に記載の電子制御装置であって、
   前記ＣＭＯＳの入力および出力のそれぞれに対して２つのＣＭＯＳ用端子（１０３，１０４，１０５，１０６）が接続され、
   前記コンパレータの入力および出力のそれぞれに対して２つのコンパレータ用端子（１１１，１１２，１１３，１１４）が接続される電子制御装置。
4. 請求項２に記載の電子制御装置であって、
   前記ＣＭＯＳの入力および出力のそれぞれに対して２つのＣＭＯＳ用端子（１０３，１０４，１０５，１０６）が接続され、
   前記コンパレータの入力および出力のそれぞれに対して２つのコンパレータ用端子（１１１，１１２，１１３，１１４）が接続され、
   前記アンプの入力および出力のそれぞれに対して２つのアンプ用端子（１２１，１２２，１２３，１２４，１２５，１２６）が接続される電子制御装置。
5. 請求項１〜請求項４の何れか１項に記載の電子制御装置であって、
   前記機能集積回路は、前記制御対象を駆動するための駆動回路（８６）を備え、
   １つまたは複数の前記入出力回路のうち、前記駆動回路に接続される前記入出力回路は、前記駆動回路に隣接して配置される電子制御装置。

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