WO2019167762A1 - 制御デバイス、モータシステム、及び仮想現実システム - Google Patents

制御デバイス、モータシステム、及び仮想現実システム Download PDF

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WO2019167762A1
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circuit
terminal
control device
operational amplifier
amplifier
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PCT/JP2019/006382
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眞樹 吉永
太郎 雨貝
明子 池田
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日本電産株式会社
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P6/00—Arrangements for controlling synchronous motors or other dynamo-electric motors using electronic commutation dependent on the rotor position; Electronic commutators therefor
    • H02P6/08—Arrangements for controlling the speed or torque of a single motor

Definitions

  • the present invention relates to a control device, a motor system, and a virtual reality system.
  • the digital circuit and the analog circuit are formed in the same package.
  • noise wraps around from the digital circuit to the analog circuit, and detection values of various sensors may vary.
  • the accuracy of the rotation control may be reduced due to noise, for example.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a control device, a motor system, and a virtual reality system that can reduce a decrease in control accuracy due to noise. To do.
  • the control device of one embodiment of the present invention performs control based on an amplifier circuit that amplifies a received analog signal, a digital conversion circuit that converts an output signal of the amplifier circuit into a digital signal, and an output signal of the digital conversion circuit
  • a control circuit, and at least a first ground terminal that supplies a reference potential to the amplifier circuit and a second ground terminal that supplies a reference potential to the control circuit are electrically separated, and the amplifier circuit;
  • the digital conversion circuit and the control circuit are built in the same package.
  • the motor system of one embodiment of the present invention includes a motor, a switching circuit that generates a drive signal for driving the motor, a plurality of Hall elements that output an output signal corresponding to the rotational position of the motor, A control device, wherein each of the output signals of the plurality of Hall elements is input to the amplifier circuit as the analog signal, and based on the output signals of the plurality of Hall elements, the switching circuit To control.
  • the virtual reality system of one embodiment of the present invention includes a synchronization irradiation unit that irradiates synchronization light, a laser irradiation unit that irradiates laser light, and the laser light that the laser irradiation unit irradiates to scan a predetermined range.
  • a synchronization irradiation unit that irradiates synchronization light
  • a laser irradiation unit that irradiates laser light
  • the laser light that the laser irradiation unit irradiates to scan a predetermined range.
  • FIG. 1 is a block diagram illustrating an example of a motor system 100 according to the first embodiment.
  • the motor system 100 includes a control device 1, a hall element 20, an inverter 30, and a motor MT.
  • the hall element 20 detects the magnetism of the motor MT to be driven and outputs an output signal corresponding to the rotational position of the motor MT.
  • the motor MT is a three-phase motor, for example, and is driven (for example, rotationally driven) by a drive signal output from the inverter 30.
  • the inverter 30 (an example of a switching circuit) generates a drive signal that drives the motor MT.
  • the inverter 30 includes a switching unit 31 that generates a drive signal for driving the motor MT, and a shunt resistor 32.
  • the inverter 30 converts the current flowing through the switching unit 31 into a voltage by the shunt resistor 32 and outputs the voltage to the microcomputer 10 of the control device 1 described later as an overcurrent detection signal.
  • the control device 1 is, for example, an integrated circuit mounted in one package, and controls the motor MT via the inverter 30 based on an output signal corresponding to the rotational position of the motor MT output from the Hall element 20. . That is, the control device 1 controls the rotation of the motor MT by controlling the inverter 30 that provides a drive signal to the motor MT.
  • the control device 1 includes an amplifier circuit 11, a comparator circuit 12, a microcomputer 10, and a gate driver 13.
  • an AGND terminal T 1 that supplies a reference potential to the amplifier circuit 11 and a DGND terminal T 2 that supplies a reference potential to the microcomputer 10 are electrically separated, and an amplifier circuit 11, a comparator circuit 12,
  • the microcomputer 10 and the gate driver 13 are built in the same package.
  • the AGND terminal T1 (an example of a first ground terminal) is a ground terminal for an analog circuit, and is connected to the amplifier circuit 11 and the comparator circuit 12, for example.
  • a DGND terminal T2 (an example of a second ground terminal) is a ground terminal for a digital circuit, and is connected to the microcomputer 10 and the gate driver 13, for example.
  • description is omitted with the Hall element 20, the amplifier circuit 11, and the comparator circuit 12 as one system, but the Hall element 20, the amplifier circuit 11, and the comparator circuit 12 are configured in multiple systems ( For example, there are 3 systems).
  • the amplification circuit 11 is an analog circuit that amplifies the received analog signal with a predetermined amplification factor, and amplifies the output signal output from the Hall element 20.
  • the amplifier circuit 11 can change the setting of the predetermined amplification factor and the circuit configuration under the control of the microcomputer 10.
  • the circuit configuration is a circuit configuration using an operational amplifier circuit (op-amp) such as an inverting amplifier circuit or a non-inverting amplifier circuit. Details of the configuration of the amplifier circuit 11 will be described later with reference to FIG.
  • the comparator circuit 12 (an example of a digital conversion circuit) converts the output signal of the amplifier circuit 11 into a digital signal.
  • the comparator circuit 12 is, for example, a comparator that compares the voltage level of an input signal with a predetermined reference voltage Vref and outputs a comparison result.
  • the reference voltage Vref is generated by a constant voltage circuit using a band gap circuit or the like, for example.
  • the comparator circuit 12 when the output signal output from the amplifier circuit 11 is equal to or higher than the reference voltage Vref, the comparator circuit 12 outputs a logic state in a high state (High state).
  • the comparator circuit 12 outputs a logic state in a low state.
  • the microcomputer 10 (an example of a control circuit) is, for example, a microcomputer including a CPU (Central Processing Unit), a memory such as a RAM (Random Access Memory) and a ROM (Read Only Memory), and various interfaces.
  • the microcomputer 10 performs control based on the output signal of the comparator circuit 12.
  • the microcomputer 10 controls the inverter 30 by, for example, PWM (Pulse Width Modulation) control based on the output signal of the comparator circuit 12.
  • the microcomputer 10 outputs a PWM signal for PWM control of the inverter 30 to the gate driver 13. Further, the microcomputer 10 stops the operation of the inverter 30 when the voltage of the overcurrent detection signal output from the inverter 30 becomes equal to or higher than a predetermined threshold value.
  • the microcomputer 10 includes a setting storage unit 101.
  • the microcomputer 10 sets the gain and circuit configuration of the amplifier circuit 11 based on the gain and circuit configuration setting information set in the setting storage unit 101.
  • the microcomputer 10 sets the amplification factor and the circuit configuration of the amplifier circuit 11 by changing the setting of the output state of the general-purpose port, for example, based on the setting information.
  • the gate driver 13 is a drive circuit that converts the PWM signal output from the microcomputer 10 into a voltage level that drives the switching unit 31 of the inverter 30.
  • the gate driver 13 converts the PWM signal to a voltage level and outputs it to the inverter 30.
  • FIG. 2 is a diagram illustrating an example of the configuration of the amplifier circuit 11 in the present embodiment.
  • the amplifier circuit 11 includes an operational amplifier 111, a programmable resistor 41, and a programmable resistor 42.
  • the programmable resistor 41 and the programmable resistor 42 have the same configuration, and will be described as the programmable resistor 40 in the case where any programmable resistor included in the amplifier circuit 11 is shown or not particularly distinguished.
  • the operational amplifier 111 is, for example, an auto zero amplifier circuit composed of a null amplifier.
  • a programmable resistor 41 is connected between a + input terminal (non-inverting input terminal, Vin1) and an output terminal (Vout terminal).
  • a programmable resistor 42 is connected between a negative input terminal (inverting input terminal, Vin2) and an output terminal (Vout terminal). Details of the configuration of the operational amplifier 111 will be described later with reference to FIG.
  • the programmable resistor 41 is connected between the + IN terminal of the amplifier circuit 11, the + input terminal (Vin1) and the output terminal (Vout terminal) of the operational amplifier 111, and a + IN terminal and an output terminal (in accordance with a control signal from the microcomputer 10).
  • the connection configuration with the Vout terminal) can be changed.
  • the programmable resistor 42 is connected between the ⁇ IN terminal of the amplifier circuit 11, the ⁇ input terminal (Vin1) and the output terminal (Vout terminal) of the operational amplifier 111, and is controlled by the control signal from the microcomputer 10 to the ⁇ IN terminal.
  • the output terminal (Vout terminal) are configured to be changeable.
  • the programmable resistor 40 can change its internal resistance value and connection configuration by a control signal from the microcomputer 10, and includes resistors Ra to Rg and switches S0 to S10.
  • the resistors Ra to Rg are unit resistors for changing the resistance value, and each resistor is connected in series between the + IN terminal (or ⁇ IN terminal) and the Vout terminal via the switch S10. .
  • the + IN terminal is connected to the first terminal of the resistor Ra
  • the Vout terminal is connected to the second terminal of the resistor Rg via the switch S10
  • the resistors Ra to Rg are connected to the + IN terminal.
  • Vout terminal are connected in series.
  • the switches S1 to S8 are switches for changing the amplification factor based on the resistance ratio and the connection configuration of the resistors, both ends of each of the resistors Ra to Rg, and the + input terminal (Vin1) of the operational amplifier 111 (Or -input terminal (Vin2)).
  • the switches S1 to S8 are switched between an on state (conducting state) and an off state (non-conducting state) by a control signal from the microcomputer 10.
  • the switch S1 is connected between the first terminal of the resistor Ra and the negative input terminal (Vin2), and the switch S2 is the second terminal of the resistor Ra (or the first terminal of the resistor Rb). And -input terminal (Vin2).
  • the switch S3 is connected between the second terminal of the resistor Rb (or the first terminal of the resistor Rc) and the ⁇ input terminal (Vin2), and the switch S4 is connected to the second terminal of the resistor Rc (or
  • the switch S5 is connected between the second terminal of the resistor Rd (or the first terminal of the resistor Re) and the -input terminal (Vin2).
  • the switches S6 to S8 are similarly connected, and the switch S8 is connected between the second terminal of the resistor Rg and the negative input terminal (Vin2).
  • the switches S0 and S9 are grounding switches.
  • the switch S0 is connected between the + IN terminal (first terminal of the resistor Ra) and the ground line (AGND terminal T1), and the switch S9 is connected between the second terminal of the resistor Rg and the ground line (AGND terminal T1). Connected to.
  • the switch S10 is connected between the Vout terminal and the second terminal of the resistor Rg.
  • the programmable resistor 40 can change the amplification factor and circuit configuration of the amplifier circuit 11 by a control signal from the microcomputer 10.
  • the amplifier circuit 11 can be configured as an inverting amplifier circuit as shown in FIG.
  • the resistance ratio between the resistors R1 and R2 can be changed by controlling the switches S1 to S8 of the programmable resistor 42 by a control signal from the microcomputer 10, and the amplifier circuit 11 It is possible to change the amplification factor.
  • the switch S1 of the programmable resistor 41 is turned on, and the switch S0 of the programmable resistor 41 and the switches S2 to S10 are turned off.
  • the switch S3, the switch S4, and the switch S10 of the programmable resistor 42 are turned on, and the switch S0, the switch S1, the switch S2, and the switches S5 to S9 of the programmable resistor 42 are turned off.
  • the amplifier circuit 11 can be configured as an inverting amplifier circuit having a gain of 2 times.
  • the amplifier circuit 11 can be configured as a differential amplifier by setting a voltage dividing resistor in both the programmable resistor 41 and the programmable resistor 42.
  • the amplifier circuit 11 can be configured as a non-inverting amplifier circuit as shown in FIG. .
  • the resistance ratio between the resistors R1 and R2 can be changed by controlling the switches S1 to S8 of the programmable resistor 42 by a control signal from the microcomputer 10, and the amplifier circuit 11 It is possible to change the amplification factor.
  • the switch S1 of the programmable resistor 41 is turned on, and the switch S0 of the programmable resistor 41 and the switches S2 to S10 are turned off. To do. Also, the switches S0, S4, S5, and S10 of the programmable resistor 42 are turned on, and the switches S1 to S3 and the switches S6 to S9 of the programmable resistor 42 are turned off.
  • the amplifier circuit 11 can be configured as a non-inverting amplifier circuit having a gain of 2 times.
  • FIG. 5 is a diagram illustrating an example of the operational amplifier 111 configured by a null amplifier according to the present embodiment.
  • the operational amplifier 111 includes an operational amplifier OP1, an operational amplifier OP2, a three-pole switch SW1, a three-pole switch SW2, a capacitor C1, and a capacitor C2.
  • the operational amplifier 111 is an auto-zero amplifier circuit having a first state in which the offset voltage of the operational amplifier OP2 is adjusted and a second state in which the offset voltage of the operational amplifier OP1 is adjusted by the output of the operational amplifier OP2 in which the offset voltage is adjusted in the first state. is there.
  • the operational amplifier OP1 (an example of a first operational amplifier) is an operational amplifier having a REF terminal as a null terminal, and an output signal obtained by amplifying an input signal (an input signal at the ⁇ terminal of the operational amplifier 111 or an input signal at the + terminal). Is output to the Vout terminal.
  • the operational amplifier OP2 (an example of the second operational amplifier) is an operational amplifier including a REF terminal as a null terminal, and adjusts an offset voltage of the operational amplifier OP1.
  • the operational amplifier OP1 and the operational amplifier OP2 are elements having similar characteristics, for example, elements formed on the same material in the control device 1 of the same package.
  • the common terminal of the three-pole switch SW1 is connected to the + input terminal of the operational amplifier OP2.
  • the S terminal of the three-pole switch SW1 is connected to the + input terminal of the operational amplifier OP1.
  • the Z terminal of the three-pole switch SW1 is connected to the negative input terminal of the operational amplifier OP2 and the negative input terminal of the operational amplifier OP1.
  • the three-pole switch SW2 has a common terminal connected to the output terminal of the operational amplifier OP2, an S terminal connected to the REF terminal of the operational amplifier OP1, and a Z terminal connected to the REF terminal of the operational amplifier OP2.
  • the case where the common terminal and the Z terminal are in a conductive state is the above-described first state, and the common terminal and the S terminal are in a conductive state. This is the second state described above.
  • the capacitor C1 is connected between the REF terminal of the operational amplifier OP1 and the ground line (AGND terminal T1), and the capacitor C2 is connected between the REF terminal of the operational amplifier OP2 and the ground line (AGND terminal T1).
  • FIG. 6 is a diagram illustrating an example of the wiring of the power supply line of the control device 1 in the present embodiment.
  • the control device 1 includes an AGND terminal T1, a DGND terminal T2, a VccA terminal T3, and a VccD terminal T4 as power supply terminals.
  • the DGND terminal T2 is a ground terminal for the digital circuit 14, and the AGND terminal T1 is a ground terminal for the analog circuit 15.
  • the AGND terminal T1 and the DGND terminal T2 are electrically separated so that noise generated in the digital circuit 14 does not enter the analog circuit 15 via the ground terminal. .
  • the VccA terminal T3 is a power supply terminal that supplies voltage to the analog circuit
  • the VccD terminal T4 is a power supply terminal that supplies voltage to the digital circuit 14.
  • the digital circuit 14 includes the microcomputer 10 and the gate driver 13 described above.
  • the analog circuit 15 includes an amplifier circuit 11 and a comparator circuit 12. In the analog circuit 15, an analog signal such as an output signal of the Hall element 20 is supplied to the Vin input terminal.
  • the digital circuit 14 is connected to the VccD terminal T4 via the wiring LN1, and is connected to the DGND terminal T2 via the wiring LN2.
  • the wiring LN1 and the wiring LN2 are arranged as a twisted pair wire (see the paired portion SCT).
  • the wiring LN1 and the wiring LN2 are formed to be a twisted pair.
  • the structure twisted on the surface parallel to the surface where a package is mounted may be sufficient as a twisted pair wire, and the structure twisted in the direction orthogonal to the said surface may be sufficient.
  • a bypass capacitor C3 is disposed in the vicinity of the digital circuit 14 and between the wiring LN1 and the wiring LN2.
  • the bypass capacitor C3 functions as a smoothing capacitor that smoothes the voltage between the wiring LN1 and the wiring LN2.
  • the digital circuit 14 can reduce the parasitic inductance and noise of the wiring LN1 and the wiring LN2 by using the wiring LN1 and the wiring LN2 as the twisted pair wires described above. Further, since the digital circuit 14 can reduce the parasitic inductance of the wiring LN1 and the wiring LN2, the high frequency impedance of the bypass capacitor C3 can be reduced and noise can be reduced.
  • the microcomputer 10 of the control device 1 sets the amplification factor and circuit configuration of the amplifier circuit 11 based on the amplification factor and circuit configuration setting information set in the setting storage unit 101.
  • the amplifier circuit 11 is set with the switches S0 to S10 of the programmable resistor 40, for example, with a circuit configuration and an amplification factor as shown in FIG. 3 or FIG.
  • the amplifier circuit 11 amplifies the output signal and outputs an output signal such as a waveform W1 shown in FIG. Output to.
  • the comparator circuit 12 compares the voltage level of the waveform W1 of the input output signal of the amplifier circuit 11 with the reference voltage Vref, and outputs a comparison result such as the waveform W2 shown in FIG. .
  • the comparator circuit 12 converts the output signal of the amplifier circuit 11 into a digital signal.
  • the microcomputer 10 generates a PWM signal based on the output signal of the comparator circuit 12 converted into the digital signal, and outputs the generated PWM signal to the gate driver 13.
  • the gate driver 13 converts the PWM signal output from the microcomputer 10 into a voltage level that drives the switching unit 31 of the inverter 30, and outputs the voltage level to the inverter 30.
  • the inverter 30 generates a drive signal for the motor MT based on the PWM signal output from the gate driver 13 and subjected to level conversion, and supplies the generated drive signal to the motor MT to drive the motor MT. .
  • the operation of the operational amplifier 111 configured with a null amplifier will be described with reference to FIG. 5 described above.
  • the three-pole switch SW1 and the three-pole switch SW2 are switched based on an operation clock supplied from a clock supply unit (not shown).
  • the operation clock repeats the first state and the second state alternately. That is, the first state and the second state are alternately switched by the operation clock.
  • the common terminal and the Z terminal of the three-pole switch SW1 and the three-pole switch SW2 are connected. Thereby, the negative input terminal and the positive input terminal of the operational amplifier OP2 are connected.
  • the offset voltage of the operational amplifier OP2 is output from the output terminal of the operational amplifier OP2, and is input to the REF terminal (null terminal) of the operational amplifier OP2.
  • the capacitor C2 is charged with the offset voltage of the operational amplifier OP2.
  • the first state corresponds to the auto zero phase.
  • the operational amplifier OP2 In the second state, the common terminal and the S terminal of the three-pole switch SW1 and the three-pole switch SW2 are connected. A voltage indicating the offset voltage of the operational amplifier OP2 charged in the capacitor C2 in the first state is input to the REF terminal (null terminal) of the operational amplifier OP2. Therefore, the operational amplifier OP2 operates in a state where the offset voltage is corrected in the second state. In the second state, the same input signal as that of the operational amplifier OP1 is input to the operational amplifier OP2. Here, the second state corresponds to the amplification phase.
  • the operational amplifier 111 has two operation modes of an auto zero phase (first state) and an amplification phase (second state).
  • the operational amplifier 111 performs offset correction in the auto-zero phase and performs output that has been offset corrected in the amplification phase. Thereby, the operational amplifier 111 can correct and reduce the offset voltage.
  • the 1 / f noise (or flicker noise) increases in the low frequency band, but the low frequency noise can be handled as an offset voltage that changes slowly. Therefore, the operational amplifier 111 can significantly reduce the influence of 1 / f noise.
  • the control device 1 includes the amplifier circuit 11, the comparator circuit 12 (digital conversion circuit), and the microcomputer 10 (control circuit).
  • the amplifier circuit 11 amplifies the received analog signal (for example, the output signal of the Hall element 20).
  • the comparator circuit 12 converts the output signal of the amplifier circuit 11 into a digital signal (see waveform W2 in FIG. 7).
  • the microcomputer 10 (control circuit) performs control based on the output signal of the comparator circuit 12.
  • the control device 1 is electrically connected to at least an AGND terminal T1 (first ground terminal) for supplying a reference potential to the amplifier circuit 11 and a DGND terminal T2 (second ground terminal) for supplying a reference potential to the microcomputer 10.
  • the amplifier circuit 11, the comparator circuit 12, and the microcomputer 10 are built in the same package.
  • the control device 1 since the AGND terminal T1 and the DGND terminal T2 are electrically separated from each other in the control device 1 according to the present embodiment, noise generated in the microcomputer 10 is an analog circuit via the DGND terminal T2 and the AGND terminal T1. 15 (amplifying circuit 11 and comparator circuit 12) can be prevented. Therefore, since the control device 1 according to the present embodiment can convert an analog signal into a digital signal with high accuracy, for example, a decrease in detection accuracy of position information can be reduced. Therefore, the control device 1 according to the present embodiment can reduce a decrease in control accuracy due to noise.
  • noise ⁇ Vgnd generated at the GND terminal is expressed by the following formula (1).
  • Lw represents the parasitic inductance of the wire connected to the GND terminal
  • ( ⁇ i / ⁇ t) represents the change in current per unit time. Since the digital circuit 14 such as the microcomputer 10 operates in synchronization with the clock signal, the value of ( ⁇ i / ⁇ t) is very large compared to the analog circuit 15. Therefore, the noise ⁇ Vgnd of the digital circuit 14 is larger than that of the analog circuit 15. In the control device 1 according to the present embodiment, the noise ⁇ Vgnd of the analog circuit 15 wraps around the analog circuit 15 through the DGND terminal T2 and the AGND terminal T1 by electrically separating the AGND terminal T1 and the DGND terminal T2. Can be prevented.
  • a waveform W3 shown in FIG. 7 is a voltage waveform of the output signal of the amplifier circuit in the related art when the AGND terminal T1 and the DGND terminal T2 are formed as a common GND terminal for comparison.
  • a waveform W4 is a voltage waveform of the output signal of the comparator circuit in the subsequent stage of the amplifier circuit in the prior art.
  • the noise since noise of the digital circuit wraps around the amplifier circuit via the common GND terminal, the noise is superimposed on the output signal as shown by the waveform W3. Further, due to noise, the jitter JT1 is generated in the output signal of the subsequent comparator circuit as shown by the waveform W4.
  • control device 1 in the control device 1 according to the present embodiment, noise wraparound does not occur, so that the noise of the output signal of the amplifier circuit 11 is reduced as in the waveform W1 shown in FIG. Therefore, the occurrence of jitter can be suppressed in the output signal of the subsequent comparator circuit 12 as shown by the waveform W2.
  • the control device 1 according to the present embodiment can convert an analog signal into a digital signal with high accuracy, and can reduce a decrease in position information detection accuracy due to noise.
  • control device 1 according to the present embodiment includes a programmable resistor 40 that can change the amplification factor or the circuit configuration of the amplifier circuit 11.
  • the control device 1 according to the present embodiment can adjust the amplification factor of the amplifier circuit 11, and can increase the detection accuracy of the analog signal.
  • the control device 1 according to the present embodiment can change the circuit configuration of the amplifier circuit 11 as shown in FIGS. 3 and 4, for example, the versatility of the control device 1 can be improved.
  • FIG. 8 is a diagram illustrating an example of an external terminal of the control device 1 in the present embodiment. In FIG. 8, while showing the example of the external terminal of the conventional control device 90 when the programmable resistance 40 is not provided, for comparison, the example of the terminal of the control device 1 by this embodiment is shown.
  • the external terminal example of the conventional control device 90 requires three terminals for one operational amplifier (operational amplifier). For this reason, when four operational amplifiers are provided, a total of 12 terminals of OP1P terminal to OP4P terminal, OP1N terminal to OP4N terminal, and OP1O terminal to OP4O terminal are required.
  • control device 1 since the control device 1 according to the present embodiment has two terminals for one operational amplifier (amplifier circuit 11), there are a total of eight terminals of OP1P terminal to OP4P terminal and OP1N terminal to OP4N terminal. Compared to the control device 90, four terminals can be reduced. Therefore, the number of external terminals of the control device 1 can be reduced as compared with the conventional control device 90 even if the AGND terminal T1 and the DGND terminal T2 are separated and the VccA terminal T3 and the VccD terminal T4 are separated.
  • control device 1 can reduce the external terminals for the amplifier circuit 11 by including the programmable resistor 40, and without increasing the external terminals, the above-described AGND terminal T1 and DGND terminal. T2 can be separated.
  • the amplifier circuit 11 includes an operational amplifier OP1 (first operational amplifier) that amplifies an input signal and outputs an output signal, and an operational amplifier OP2 (second operational amplifier) that adjusts an offset voltage of the operational amplifier OP1.
  • Operational amplifier The amplifier circuit 11 has an auto zero amplifier circuit having a first state in which the offset voltage of the operational amplifier OP2 is adjusted, and a second state in which the offset voltage of the operational amplifier OP1 is adjusted by the output of the operational amplifier OP2 in which the offset voltage is adjusted in the first state. It is.
  • the motor system 100 includes a motor MT, an inverter 30 (switching circuit), a plurality of hall elements 20, and the control device 1.
  • the inverter 30 generates a drive signal that drives the motor MT.
  • the plurality of Hall elements 20 output an output signal corresponding to the rotational position of the motor MT.
  • the control device 1 inputs the output signals of the plurality of hall elements 20 to the amplifier circuit 11 as analog signals, and controls the inverter 30 based on the output signals of the plurality of hall elements 20.
  • the motor system 100 according to the present embodiment can reduce a decrease in detection accuracy of position information due to noise in the control device 1 described above, and therefore can reduce a decrease in accuracy of rotation speed control of the motor MT. it can.
  • FIG. 9 is a diagram illustrating a configuration example of the VR system 150 according to the present embodiment. Specifically, FIG. 9 is a diagram illustrating a space in which the VR system 150 is installed. In the following description, a space where the VR system 150 is installed may be simply referred to as a space.
  • the XY plane is a plane parallel to the floor of the space.
  • the Z axis is an axis indicating the height direction of the space.
  • the positive direction of the X axis is described as right or right direction
  • the negative direction of the X axis is described as left or left direction.
  • a VR (Virtual Reality) system 150 (an example of a virtual reality system) includes a motor system 100, a synchronous irradiation unit 50, a laser irradiation unit 60, a head-mounted display device 70, a mirror. M.
  • the motor system 100 includes the control device 1, the hall element 20, the inverter 30, and the motor MT described in the first embodiment.
  • the same components as those in the first embodiment described above are denoted by the same reference numerals and description thereof is omitted.
  • the synchronous irradiation unit 50 is, for example, an LED (Light Emitting Diode) light or the like, and irradiates the entire predetermined range AR in the space with synchronous light with a predetermined sense of time.
  • the laser irradiation unit 60 irradiates the mirror M with the laser light L, and irradiates the space with the laser light reflected by the mirror M.
  • the mirror M is connected to the rotating shaft of the motor MT, and the angle of the mirror M with respect to the incident angle of the laser light L is changed as the motor MT is driven.
  • the mirror M is configured to be able to scan the X axis and the Y axis with the laser beam L by driving the motor MT, whereby the VR system 150 scans the laser beam L within a predetermined range AR. To do.
  • the VR system 150 scans the laser light L in a predetermined range AR in synchronization with the irradiation of the synchronous light.
  • the head-mounted display device 70 is, for example, VR goggles.
  • the head-mounted display device 70 includes a plurality of light receiving sensors CC.
  • the light receiving sensor CC is a sensor that receives the synchronous light irradiated by the synchronous irradiation unit 50 and the laser light L irradiated by the laser irradiation unit 60 via the mirror M.
  • the VR system scans the range AR with the laser light L at a predetermined time interval.
  • the head-mounted display device 70 is mounted on the head in the range AR based on the light reception angle of the laser light L of each light receiving sensor CC, the time difference from the reception of the synchronization light until each light receiving sensor CC receives the laser light L, and the like.
  • the position and orientation of the mold display device 70 (experienced person P) are detected.
  • the head-mounted display device 70 has, for example, the position of the head-mounted display device 70 at the position of the head-mounted display device 70 based on the time difference from the light reception time of the laser light L scanned on the X axis with the reception of the synchronization light as the reference time.
  • the angle of the X axis with respect to the mirror M is detected.
  • the head-mounted display device 70 specifies the Y-axis scanning start time from the reference time because the X-axis scanning time is predetermined.
  • the head-mounted display device 70 determines the angle of the Y axis relative to the mirror M at the position of the head-mounted display device 70 based on the time difference between the scan start time of the Y axis and the light reception time of the laser light L scanned on the Y axis. To detect.
  • the head-mounted display device 70 detects the position and orientation of the head-mounted display device 70 (experienced person P) in the range AR based on the detected X-axis angle and Y-axis angle.
  • the head-mounted display device 70 displays an image (video) corresponding to the position and orientation of the head-mounted display device 70 (experienced person P) in the detected range AR. Thereby, the to-be-experienced person P can experience VR (virtual reality).
  • the head-mounted display device 70 arranges the light receiving sensor CC in the height direction, detects the orientation of the subject P in the three-dimensional direction including the orientation in the Z-axis direction in addition to the orientation in the XY plane, An image may be displayed based on the detected direction.
  • the VR system 150 (virtual reality system) according to the present embodiment includes the synchronous irradiation unit 50, the laser irradiation unit 60, the motor system 100, and the head-mounted display device 70.
  • the synchronous irradiation part 50 irradiates synchronous light.
  • the laser irradiation unit 60 emits laser light.
  • the motor system 100 scans the laser beam irradiated by the laser irradiation unit 60 and irradiates the predetermined range AR.
  • the head-mounted display device 70 receives the synchronization light and the laser light, detects the position in the predetermined range AR based on the time difference between the synchronization light and the laser light, and displays an image corresponding to the position. Since the VR system 150 according to the present embodiment includes the motor system 100 according to the first embodiment, the motor system 100 can reduce deterioration in accuracy of the rotational speed control of the motor MT due to noise. In the system 150, the scanning of the laser beam is stable.
  • the VR system 150 may have difficulty in irradiating the laser light L at a stable speed in the range AR. .
  • the head-mounted display device 70 cannot measure an appropriate position and orientation because the irradiation speed of the laser light L in the range AR varies.
  • the display of the image does not match the movement of the user P, and the user P may feel uncomfortable (VR sickness).
  • the VR system 150 can irradiate the laser beam L at a stable speed in the range AR. Therefore, the head-mounted display device 70 can display an image according to an appropriate position and orientation, and the experience person P feels discomfort (VR sickness) by the image of the head-mounted display device 70. This can be suppressed.
  • control device 1 may be an LSI (Large Scale Integration) or an ASIC (Application Specific Integrated Circuit) FPGA (Field-Programmable Gate Array). Further, the control device 1 may be a device in which a plurality of LSIs are mounted in one package using a technique such as MCP (Multi Chip Package).
  • MCP Multi Chip Package
  • the amplifier circuit 11 includes the two programmable resistors 40
  • the present invention is not limited thereto, and the amplifier circuit 11 may include any one of the two. Good.
  • the programmable resistor 40 may be applied to the comparator circuit 12 to configure a comparator with a Schmitt function.
  • the example in which the comparator circuit 12 is applied as an example of the digital conversion circuit has been described.
  • the present invention is not limited to this, and other circuits such as an ADC (Analog to Digital Converter) may be used. You may make it use.
  • ADC Analog to Digital Converter
  • the control device 1 controls the three-phase motor (motor MT).
  • the control device 1 is not limited to this, and controls the motor having four or more phases. Also good.
  • the control device 1 may be used for a control circuit in a motor for rotating an impeller (feather) such as a ceiling fan, for example.
  • the rotational speed fluctuation is reduced, so that noise and vibration can be reduced in the ceiling fan as the host system.
  • the control device 1 may be used in a control circuit in a paper feeding motor of an OA device such as a copier. By using the configuration of the present invention, since the rotational speed fluctuation is reduced, printing errors can be further reduced.
  • SYMBOLS 1 Control device, 10 ... Microcomputer, 11 ... Amplifier circuit, 12 ... Comparator circuit, 13 ... Gate driver, 14 ... Digital circuit, 15 ... Analog circuit, 20 ... Hall element, 30 ... Inverter, 31 ... Switching part, 32 ... Shunt resistor, 40, 41, 42 ... programmable resistor, 50 ... synchronous irradiation unit, 60 ... laser irradiation unit, 70 ... head mounted display device, 100 ... motor system, 101 ... setting storage unit, 111, OP1, OP2 ... Operational amplifier, 150 ... VR system, C1, C2 ... capacitor, C3 ... bypass capacitor, M ... mirror, R1, R2, Ra-Rg ... resistor, S0-S10 ... switch, SW1, SW2 ... tripolar switch, T1 ... AGND terminal , T2 ... DGND terminal

Abstract

受信したアナログ信号を増幅する増幅回路と、前記増幅回路の出力信号をデジタル信号に変換するデジタル変換回路と、前記デジタル変換回路の出力信号に基づく制御を行う制御回路とを備え、少なくとも前記増幅回路に基準電位を供給する第１グランド端子と、前記制御回路に基準電位を供給する第２グランド端子とが電気的に分離されて、前記増幅回路と、前記デジタル変換回路と、前記制御回路とが同一のパッケージ内に内蔵されている、制御デバイス。

Description

制御デバイス、モータシステム、及び仮想現実システム
　本発明は、制御デバイス、モータシステム、及び仮想現実システムに関する。
　従来、デジタル信号を扱うデジタル回路と、アナログ信号を扱うアナログ回路とを用いて、モータの動作を制御する技術が開示されている。
日本国公開公報：特開２０１７－１５８２３０号公報
　ここで、基板の実装面積をより小さくするためには、デジタル回路と、アナログ回路とが、同一のパッケージ内に形成されることが好ましい。しかしながら、デジタル回路と、アナログ回路とを同一のパッケージ内に設ける場合、例えば、デジタル回路からアナログ回路にノイズの回り込みが発生し、種々のセンサの検出値がばらつく場合があった。このように、従来のモータの動作を制御する技術において、ノイズにより、例えば、回転制御の精度が低下する可能性があった。
　本発明は、上記問題を解決すべくなされたもので、その目的は、ノイズによる制御精度の低下を低減することができる制御デバイス、モータシステム、及び仮想現実システムを提供することを目的の一つとする。
　本発明の一態様の制御デバイスは、受信したアナログ信号を増幅する増幅回路と、前記増幅回路の出力信号をデジタル信号に変換するデジタル変換回路と、前記デジタル変換回路の出力信号に基づく制御を行う制御回路とを備え、少なくとも前記増幅回路に基準電位を供給する第１グランド端子と、前記制御回路に基準電位を供給する第２グランド端子とが電気的に分離されて、前記増幅回路と、前記デジタル変換回路と、前記制御回路とが同一のパッケージ内に内蔵されている。
　また、本発明の一態様のモータシステムは、モータと、前記モータを駆動する駆動信号を生成するスイッチング回路と、前記モータの回転位置に応じた出力信号を出力する複数のホール素子と、上記の制御デバイスとを備え、前記制御デバイスは、前記複数のホール素子のそれぞれの出力信号が前記アナログ信号として前記増幅回路に入力され、前記複数のホール素子のそれぞれの出力信号に基づいて、前記スイッチング回路を制御する。
　また、本発明の一態様の仮想現実システムは、同期光を照射する同期照射部と、レーザ光を照射するレーザ照射部と、前記レーザ照射部が照射する前記レーザ光を走査させて所定の範囲に照射させる、上記のモータシステムと、前記同期光と前記レーザ光とを受光し、前記同期光と前記レーザ光との時間差に基づいて、前記所定の範囲における位置を検出し、前記位置に応じた画像を表示する頭部装着型表示装置とを備える。
　本発明によれば、ノイズによる制御精度の低下を低減することができる。
第１の実施形態によるモータシステムの一例を示すブロック図である。 第１の実施形態における増幅回路の構成の一例を示す図である。 第１の実施形態における増幅回路を反転増幅回路に設定した場合の一例を示す図である。 第１の実施形態における増幅回路を非反転増幅回路に設定した場合の一例を示す図である。 第１の実施形態におけるヌルアンプで構成したオペアンプの一例を示す図である。 第１実施形態における制御デバイスの電源ラインの配線の一例を示す図である。 第１の実施形態における増幅回路及びコンパレータ回路の動作の一例を説明する図である。 第１の実施形態における制御デバイスの端子例を示す図である。 第２の実施形態におけるＶＲシステムの構成例を示す図である。
　以下、本発明の一実施形態による制御デバイス、モータシステム、及び仮想現実システムについて、図面を参照して説明する。
　［第１の実施形態］
　図１は、第１の実施形態によるモータシステム１００の一例を示すブロック図である。
　図１に示すように、モータシステム１００は、制御デバイス１と、ホール素子２０と、インバータ３０と、モータＭＴとを備える。
　ホール素子２０は、駆動されるモータＭＴの磁気を検出し、モータＭＴの回転位置に応じた出力信号を出力する。
　モータＭＴは、例えば、三相モータであり、インバータ３０から出力された駆動信号により、駆動（例えば、回転駆動）される。
　インバータ３０（スイッチング回路の一例）は、モータＭＴを駆動する駆動信号を生成する。インバータ３０は、モータＭＴを駆動する駆動信号を生成するスイッチング部３１と、シャント抵抗３２とを備える。インバータ３０は、シャント抵抗３２により、スイッチング部３１に流れる電流を電圧に変換し、過電流検出信号として、後述する制御デバイス１のマイコン１０に出力する。
　制御デバイス１は、例えば、１つのパッケージに実装された集積回路であり、ホール素子２０が出力するモータＭＴの回転位置に応じた出力信号に基づいて、インバータ３０を介して、モータＭＴを制御する。すなわち、制御デバイス１は、モータＭＴに駆動信号を提供するインバータ３０を制御することで、モータＭＴの回転を制御する。
　また、制御デバイス１は、増幅回路１１と、コンパレータ回路１２と、マイコン１０と、ゲートドライバ１３とを備える。制御デバイス１において、少なくとも増幅回路１１に基準電位を供給するＡＧＮＤ端子Ｔ１と、マイコン１０に基準電位を供給するＤＧＮＤ端子Ｔ２とが電気的に分離されて、増幅回路１１と、コンパレータ回路１２と、マイコン１０と、ゲートドライバ１３とが同一のパッケージ内に内蔵されている。
　ＡＧＮＤ端子Ｔ１（第１グランド端子の一例）は、アナログ回路用のグランド端子であり、例えば、増幅回路１１及びコンパレータ回路１２に接続されている。また、ＤＧＮＤ端子Ｔ２（第２グランド端子の一例）は、デジタル回路用のグランド端子であり、例えば、マイコン１０及びゲートドライバ１３に接続されている。
　なお、図１では、説明の都合上、ホール素子２０、増幅回路１１、及びコンパレータ回路１２を１系統として記載を省略するが、ホール素子２０、増幅回路１１、及びコンパレータ回路１２は、複数系統（例えば、３系統）あるものとする。
　増幅回路１１は、受信したアナログ信号を所定の増幅率で増幅するアナログ回路であり、ホール素子２０が出力した出力信号を増幅する。増幅回路１１は、マイコン１０からの制御によって、所定の増幅率の設定及び回路構成を変更可能である。ここで、回路構成とは、例えば、反転増幅回路や非反転増幅回路などの演算増幅回路（オペアンプ）を利用した回路構成である。また、増幅回路１１の構成の詳細については、図２を参照して後述する。
　コンパレータ回路１２（デジタル変換回路の一例）は、増幅回路１１の出力信号をデジタル信号に変換する。コンパレータ回路１２は、例えば、入力された信号の電圧レベルと、所定の参照電圧Ｖｒｅｆとを比較し、比較結果を出力するコンパレータである。ここで、参照電圧Ｖｒｅｆは、例えば、バンドギャップ回路などを用いた定電圧回路によって生成される。コンパレータ回路１２は、例えば、増幅回路１１から出力された出力信号が、参照電圧Ｖｒｅｆ以上である場合に、ハイ状態（Ｈｉｇｈ状態）の論理状態を出力する。また、コンパレータ回路１２は、例えば、増幅回路１１から出力された出力信号が、参照電圧Ｖｒｅｆより低い場合に、ロウ状態（Ｌｏｗ状態）の論理状態を出力する。
　マイコン１０（制御回路の一例）は、例えば、ＣＰＵ（Central Processing Unit）と、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read Only Memory）等のメモリと、各種インターフェースとを備えるマイクロコンピュータである。マイコン１０は、コンパレータ回路１２の出力信号に基づく制御を行う。マイコン１０は、コンパレータ回路１２の出力信号に基づいて、例えば、ＰＷＭ（パルス幅変調：Pulse Width Modulation）制御によりインバータ３０を制御する。マイコン１０は、インバータ３０をＰＷＭ制御するＰＷＭ信号を、ゲートドライバ１３に出力する。また、マイコン１０は、インバータ３０から出力された過電流検出信号の電圧が所定の閾値以上になった場合に、インバータ３０の動作を停止させる。
　また、マイコン１０は、設定記憶部１０１を備える。マイコン１０は、設定記憶部１０１に設定された増幅率及び回路構成の設定情報に基づいて、増幅回路１１の増幅率及び回路構成の設定を行う。マイコン１０は、設定情報に基づいて、例えば、汎用ポートの出力状態を設定変更することで、増幅回路１１の増幅率及び回路構成の設定を行う。
　ゲートドライバ１３は、マイコン１０が出力したＰＷＭ信号を、インバータ３０のスイッチング部３１を駆動する電圧レベルに変換する駆動回路である。ゲートドライバ１３は、ＰＷＭ信号を電圧レベル変換して、インバータ３０に出力する。
　次に、図２を参照して、本実施形態における増幅回路１１の構成について説明する。
　図２は、本実施形態における増幅回路１１の構成の一例を示す図である。
　図２に示すように、増幅回路１１は、オペアンプ１１１と、プログラマブル抵抗４１と、プログラマブル抵抗４２とを備える。
　なお、プログラマブル抵抗４１と、プログラマブル抵抗４２とは、同一の構成であり、増幅回路１１が備える任意のプログラマブル抵抗を示す場合、又は特に区別しない場合には、プログラマブル抵抗４０として説明する。
　オペアンプ１１１は、例えば、ヌルアンプで構成されたオートゼロアンプ回路である。オペアンプ１１１は、＋入力端子（非反転入力端子，Ｖｉｎ１）と、出力端子（Ｖｏｕｔ端子）との間に、プログラマブル抵抗４１が接続されている。また、オペアンプ１１１は、－入力端子（反転入力端子，Ｖｉｎ２）と、出力端子（Ｖｏｕｔ端子）との間に、プログラマブル抵抗４２が接続されている。なお、オペアンプ１１１の構成の詳細については、図５を参照して後述する。
　プログラマブル抵抗４１は、増幅回路１１の＋ＩＮ端子と、オペアンプ１１１の＋入力端子（Ｖｉｎ１）及び出力端子（Ｖｏｕｔ端子）との間に接続され、マイコン１０からの制御信号により、＋ＩＮ端子と出力端子（Ｖｏｕｔ端子）との接続構成を変更可能に構成されている。
　また、プログラマブル抵抗４２は、増幅回路１１の－ＩＮ端子と、オペアンプ１１１の－入力端子（Ｖｉｎ１）及び出力端子（Ｖｏｕｔ端子）との間に接続され、マイコン１０からの制御信号により、－ＩＮ端子と出力端子（Ｖｏｕｔ端子）との接続構成を変更可能に構成されている。
　プログラマブル抵抗４０は、マイコン１０からの制御信号により、内部の抵抗値及び接続構成を変更可能であり、抵抗Ｒａ～抵抗Ｒｇと、スイッチＳ０～スイッチＳ１０とを備えている。
　抵抗Ｒａ～抵抗Ｒｇは、抵抗値を変更するための単位抵抗であり、＋ＩＮ端子（又は－ＩＮ端）とＶｏｕｔ端子との間に、スイッチＳ１０を介して、各抵抗が直列に接続されている。例えば、プログラマブル抵抗４１において、＋ＩＮ端子が抵抗Ｒａの第１端子に接続され、Ｖｏｕｔ端子がスイッチＳ１０を介して抵抗Ｒｇの第２端子に接続され、抵抗Ｒａ～抵抗Ｒｇの各抵抗が、＋ＩＮ端子とＶｏｕｔ端子との間に直列に接続されている。
　スイッチＳ１～スイッチＳ８は、抵抗比による増幅率と、抵抗の接続構成とを設定変更するためのスイッチであり、抵抗Ｒａ～抵抗Ｒｇの各抵抗の両端と、オペアンプ１１１の＋入力端子（Ｖｉｎ１）（又は－入力端子（Ｖｉｎ２））との間に接続されている。スイッチＳ１～スイッチＳ８は、マイコン１０からの制御信号により、オン状態（導通状態）と、オフ状態（非導通状態）とが切り替えられる。
　例えば、プログラマブル抵抗４０において、スイッチＳ１は、抵抗Ｒａの第１端子と－入力端子（Ｖｉｎ２）との間に接続され、スイッチＳ２は、抵抗Ｒａの第２端子（又は抵抗Ｒｂの第１端子）と－入力端子（Ｖｉｎ２）との間に接続される。また、同様に、スイッチＳ３は、抵抗Ｒｂの第２端子（又は抵抗Ｒｃの第１端子）と－入力端子（Ｖｉｎ２）との間に接続され、スイッチＳ４は、抵抗Ｒｃの第２端子（又は抵抗Ｒｄの第１端子）と－入力端子（Ｖｉｎ２）との間に接続され、スイッチＳ５は、抵抗Ｒｄの第２端子（又は抵抗Ｒｅの第１端子）と－入力端子（Ｖｉｎ２）との間に接続される。また、スイッチＳ６～スイッチＳ８も同様に接続され、スイッチＳ８は、抵抗Ｒｇの第２端子と－入力端子（Ｖｉｎ２）との間に接続される。
　また、スイッチＳ０及びスイッチＳ９は、接地用のスイッチである。スイッチＳ０は、＋ＩＮ端子（抵抗Ｒａの第１端子）とグランド線（ＡＧＮＤ端子Ｔ１）との間に接続され、スイッチＳ９は、抵抗Ｒｇの第２端子とグランド線（ＡＧＮＤ端子Ｔ１）との間に接続される。また、スイッチＳ１０は、Ｖｏｕｔ端子と、抵抗Ｒｇの第２端子との間に接続される。
　プログラマブル抵抗４０は、マイコン１０からの制御信号により、増幅回路１１の増幅率及び回路構成を変更可能である。例えば、マイコン１０からの制御信号により、プログラマブル抵抗４２のスイッチＳ０～スイッチＳ１０を制御することで、図３に示すように、増幅回路１１を反転増幅回路に構成することが可能である。また、この場合、マイコン１０からの制御信号により、プログラマブル抵抗４２のスイッチＳ１～スイッチＳ８を制御することで、抵抗Ｒ１と抵抗Ｒ２との抵抗比を変更することが可能であり、増幅回路１１の増幅率を変更することが可能である。
　例えば、２倍の増幅率（ゲイン）の反転増幅回路を構成する場合には、プログラマブル抵抗４１のスイッチＳ１をオン状態にし、プログラマブル抵抗４１のスイッチＳ０、及びスイッチＳ２～スイッチＳ１０をオフ状態にする。また、プログラマブル抵抗４２のスイッチＳ３、スイッチＳ４、及びスイッチＳ１０をオン状態にし、プログラマブル抵抗４２のスイッチＳ０、スイッチＳ１、スイッチＳ２、及びスイッチＳ５～スイッチＳ９をオフ状態にする。このように、プログラマブル抵抗４１及びプログラマブル抵抗４２を設定することにより、増幅回路１１をゲイン２倍の反転増幅回路に構成することができる。
　また、図示は省略するが、プログラマブル抵抗４１とプログラマブル抵抗４２との両方に分圧抵抗を設定することにより、増幅回路１１を差動アンプに構成することが可能である。
　また、例えば、マイコン１０からの制御信号により、プログラマブル抵抗４２のスイッチＳ０～スイッチＳ１０を制御することで、図４に示すように、増幅回路１１を非反転増幅回路に構成することが可能である。また、この場合、マイコン１０からの制御信号により、プログラマブル抵抗４２のスイッチＳ１～スイッチＳ８を制御することで、抵抗Ｒ１と抵抗Ｒ２との抵抗比を変更することが可能であり、増幅回路１１の増幅率を変更することが可能である。
　例えば、２倍の増幅率（ゲイン）の非反転増幅回路を構成する場合には、プログラマブル抵抗４１のスイッチＳ１をオン状態にし、プログラマブル抵抗４１のスイッチＳ０、及びスイッチＳ２～スイッチＳ１０をオフ状態にする。また、プログラマブル抵抗４２のスイッチＳ０、スイッチＳ４、スイッチＳ５、及びスイッチＳ１０をオン状態にし、プログラマブル抵抗４２のスイッチＳ１～スイッチＳ３、及びスイッチＳ６～スイッチＳ９をオフ状態にする。このように、プログラマブル抵抗４１及びプログラマブル抵抗４２を設定することにより、増幅回路１１をゲイン２倍の非反転増幅回路に構成することができる。
　次に、図５を参照して、上述したオペアンプ１１１の構成の詳細について説明する。
　図５は、本実施形態におけるヌルアンプで構成したオペアンプ１１１の一例を示す図である。
　図５に示すように、オペアンプ１１１は、オペアンプＯＰ１と、オペアンプＯＰ２と、三極スイッチＳＷ１と、三極スイッチＳＷ２と、コンデンサＣ１と、コンデンサＣ２とを備える。オペアンプ１１１は、オペアンプＯＰ２のオフセット電圧を調整する第１状態と、第１状態においてオフセット電圧が調整されたオペアンプＯＰ２の出力によってオペアンプＯＰ１のオフセット電圧を調整する第２状態とを有するオートゼロアンプ回路である。
　オペアンプＯＰ１（第１演算増幅器の一例）は、ヌル端子としてＲＥＦ端子を備える演算増幅器であり、入力される入力信号（オペアンプ１１１の－端子の入力信号又は＋端子の入力信号）を増幅した出力信号をＶｏｕｔ端子に出力する。
　オペアンプＯＰ２（第２演算増幅器の一例）は、ヌル端子としてＲＥＦ端子を備える演算増幅器であり、オペアンプＯＰ１のオフセット電圧の調整を行う。
　オペアンプＯＰ１及びオペアンプＯＰ２は、同様の特性を有する素子であり、例えば、同一パッケージの制御デバイス１内の同一材料に形成された素子である。
　三極スイッチＳＷ１の共通端子は、オペアンプＯＰ２の＋入力端子に接続される。三極スイッチＳＷ１のＳ端子は、オペアンプＯＰ１の＋入力端子に接続される。三極スイッチＳＷ１のＺ端子は、オペアンプＯＰ２の－入力端子とオペアンプＯＰ１の－入力端子とに接続される。
　三極スイッチＳＷ２は、共通端子が、オペアンプＯＰ２の出力端子に、Ｓ端子が、オペアンプＯＰ１のＲＥＦ端子に、Ｚ端子が、オペアンプＯＰ２のＲＥＦ端子に、それぞれ接続されている。
　ここで、三極スイッチＳＷ１及び三極スイッチＳＷ２において、共通端子とＺ端子とが導通状態である場合が、上述した第１の状態であり、共通端子とＳ端子とが導通状態である場合が、上述した第２の状態である。
　コンデンサＣ１は、オペアンプＯＰ１のＲＥＦ端子とグランド線（ＡＧＮＤ端子Ｔ１）との間に接続され、コンデンサＣ２は、オペアンプＯＰ２のＲＥＦ端子とグランド線（ＡＧＮＤ端子Ｔ１）との間に接続されている。
　図６は、本実施形態における制御デバイス１の電源ラインの配線の一例を示す図である。
　図６に示すように、制御デバイス１は、電源端子として、ＡＧＮＤ端子Ｔ１と、ＤＧＮＤ端子Ｔ２と、ＶｃｃＡ端子Ｔ３と、ＶｃｃＤ端子Ｔ４とを備える。ＤＧＮＤ端子Ｔ２は、デジタル回路１４用のグランド端子であり、ＡＧＮＤ端子Ｔ１は、アナログ回路１５用のグランド端子である。本実施形態よる制御デバイス１では、ＡＧＮＤ端子Ｔ１とＤＧＮＤ端子Ｔ２とが、電気的に分離されておりデジタル回路１４で発生したノイズが、グランド端子を介してアナログ回路１５に回り込まないようにしている。
　また、ＶｃｃＡ端子Ｔ３は、アナログ回路１５に電圧供給する電源端子であり、ＶｃｃＤ端子Ｔ４は、デジタル回路１４に電圧供給する電源端子である。ここで、デジタル回路１４には、上述したマイコン１０及びゲートドライバ１３が含まれる。アナログ回路１５には、増幅回路１１及びコンパレータ回路１２が含まれる。また、アナログ回路１５は、ホール素子２０の出力信号などのアナログ信号が、Ｖｉｎ入力端子に供給されるものとする。
　デジタル回路１４は、ＶｃｃＤ端子Ｔ４と配線ＬＮ１を介して接続され、ＤＧＮＤ端子Ｔ２と配線ＬＮ２を介して接続されている。また、配線ＬＮ１と配線ＬＮ２とは、撚り対線として配置される（対線箇所ＳＣＴを参照）。具体的には、配線ＬＮ１と、配線ＬＮ２とは、撚り対線となるように形成される。なお、撚り対線は、パッケージが実装される面と平行な面上において撚られる構成であってもよく、当該面とは直交する方向に撚られる構成であってもよい。
　また、デジタル回路１４の近傍であって、配線ＬＮ１と、配線ＬＮ２との間に、バイパスコンデンサＣ３が配置される。バイパスコンデンサＣ３は、配線ＬＮ１と、配線ＬＮ２との間の電圧を平滑化する平滑コンデンサとして機能する。
　なお、デジタル回路１４は、配線ＬＮ１と配線ＬＮ２とを上述した撚り対線にすることで、配線ＬＮ１及び配線ＬＮ２の寄生インダクタンス及びノイズを低減することができる。また、デジタル回路１４は、配線ＬＮ１及び配線ＬＮ２の寄生インダクタンスを低減できるため、バイパスコンデンサＣ３の高周波インピーダンスを低減することができ、ノイズを低減することができる。
　次に、図面を参照して、本実施形態による制御デバイス１及びモータシステム１００の動作について説明する。
　まず、再び図１を参照して、制御デバイス１及びモータシステム１００の全体の動作について説明する。
　制御デバイス１のマイコン１０は、設定記憶部１０１に設定された増幅率及び回路構成の設定情報に基づいて、増幅回路１１の増幅率及び回路構成の設定を行う。これにより、増幅回路１１は、プログラマブル抵抗４０のスイッチＳ０～スイッチＳ１０が設定され、例えば、図３又は図４に示すような回路構成及び増幅率に設定される。
　次に、ホール素子２０が、モータＭＴの回転位置に応じた出力信号を出力すると、増幅回路１１は、この出力信号を増幅して、図７に示す波形Ｗ１のような出力信号をコンパレータ回路１２に出力する。
　次に、コンパレータ回路１２は、入力された増幅回路１１の出力信号の波形Ｗ１の電圧レベルと、参照電圧Ｖｒｅｆとを比較し、図７に示す波形Ｗ２のような比較結果をマイコン１０に出力する。コンパレータ回路１２は、増幅回路１１の出力信号をデジタル信号に変換する。
　次に、マイコン１０は、デジタル信号に変換されたコンパレータ回路１２の出力信号に基づいて、ＰＷＭ信号を生成し、生成したＰＷＭ信号をゲートドライバ１３に出力する。
　次に、ゲートドライバ１３は、マイコン１０が出力したＰＷＭ信号を、インバータ３０のスイッチング部３１を駆動する電圧レベルに変換して、インバータ３０に出力する。
　次に、インバータ３０は、ゲートドライバ１３から出力され、レベル変換されたＰＷＭ信号に基づいて、モータＭＴの駆動信号を生成し、生成した駆動信号をモータＭＴに供給して、モータＭＴを駆動させる。
　次に、上述した図５を参照して、ヌルアンプで構成したオペアンプ１１１の動作について説明する。
　図５において、三極スイッチＳＷ１及び三極スイッチＳＷ２は、不図示のクロック供給部から供給される動作クロックに基づいて切り替えられる。動作クロックには、第１状態と、第２状態とを交互に繰り返す。すなわち、第１状態と、第２状態とは、動作クロックによって、交互に切り替えられる。
　第１状態において、三極スイッチＳＷ１及び三極スイッチＳＷ２は、共通端子とＺ端子とが接続される。これにより、オペアンプＯＰ２の－入力端子と、＋入力端子とが接続される。オペアンプＯＰ２の出力端子からは、オペアンプＯＰ２のオフセット電圧が出力され、オペアンプＯＰ２のＲＥＦ端子（ヌル端子）に入力される。また、コンデンサＣ２には、オペアンプＯＰ２のオフセット電圧がチャージされる。ここで、第１状態は、オートゼロフェーズに対応する。
　また、第２状態において、三極スイッチＳＷ１及び三極スイッチＳＷ２は、共通端子とＳ端子とが接続される。オペアンプＯＰ２のＲＥＦ端子（ヌル端子）には、第１状態においてコンデンサＣ２にチャージされたオペアンプＯＰ２のオフセット電圧を示す電圧が入力される。したがって、オペアンプＯＰ２は、第２状態において、オフセット電圧が補正された状態によって動作する。また、第２状態において、オペアンプＯＰ２には、オペアンプＯＰ１と同様の入力信号が入力される。ここで、第２状態は、増幅フェーズに対応する。
　上述したように、オペアンプ１１１は、オートゼロフェーズ（第１状態）と、増幅フェーズ（第２状態）との２つの動作モードを有している。オペアンプ１１１は、オートゼロフェーズによりオフセット補正を行い、増幅フェーズによりオフセット補正された出力を行う。これにより、オペアンプ１１１は、オフセット電圧を補正し、低減することができる。なお、１／ｆノイズ（又はフリッカノイズ）は、低周波帯域において、大きくなるが、低周波ノイズはゆっくりと変化するオフセット電圧として扱うことができる。そのため、オペアンプ１１１は、１／ｆノイズの影響を大幅に削減することができる。
　以上説明したように、本実施形態による制御デバイス１は、増幅回路１１と、コンパレータ回路１２（デジタル変換回路）と、マイコン１０（制御回路）とを備える。増幅回路１１は、受信したアナログ信号（例えば、ホール素子２０の出力信号）を増幅する。コンパレータ回路１２は、増幅回路１１の出力信号をデジタル信号（図７の波形Ｗ２参照）に変換する。マイコン１０（制御回路）は、コンパレータ回路１２の出力信号に基づく制御を行う。さらに、制御デバイス１は、少なくとも増幅回路１１に基準電位を供給するＡＧＮＤ端子Ｔ１（第１グランド端子）と、マイコン１０に基準電位を供給するＤＧＮＤ端子Ｔ２（第２グランド端子）とが電気的に分離されて、増幅回路１１と、コンパレータ回路１２と、マイコン１０とが同一のパッケージ内に内蔵されている。
　これにより、本実施形態による制御デバイス１は、ＡＧＮＤ端子Ｔ１とＤＧＮＤ端子Ｔ２とが電気的に分離されているため、マイコン１０において発生したノイズが、ＤＧＮＤ端子Ｔ２及びＡＧＮＤ端子Ｔ１を介してアナログ回路１５（増幅回路１１及びコンパレータ回路１２）に回り込むことを防止できる。よって、本実施形態による制御デバイス１は、アナログ信号を精度良くデジタル信号に変換できるため、例えば、位置情報の検出精度の低下を低減することができる。したがって、本実施形態による制御デバイス１は、ノイズによる制御精度の低下を低減することができる。
　なお、一般にＧＮＤ端子（グランド端子）に発生するノイズΔＶｇｎｄは、以下の数式（１）により表される。
　ΔＶｇｎｄ　＝　Ｌｗ×Δｉ／Δｔ　・・・　（１）
　ここで、Ｌｗは、ＧＮＤ端子に接続されるワイヤの寄生インダクタンスを示し、（Δｉ／Δｔ）は、単位時間当たりの電流変化を示している。
　マイコン１０などのデジタル回路１４は、クロック信号に同期して動作しているため、アナログ回路１５に比べて（Δｉ／Δｔ）の値が非常に大きくなる。そのため、デジタル回路１４のノイズΔＶｇｎｄは、アナログ回路１５に比べて大きくなる。本実施形態による制御デバイス１では、ＡＧＮＤ端子Ｔ１とＤＧＮＤ端子Ｔ２とを電気的に分離することで、アナログ回路１５のノイズΔＶｇｎｄが、ＤＧＮＤ端子Ｔ２及びＡＧＮＤ端子Ｔ１を介してアナログ回路１５に回り込むことを防止できる。
　また、例えば、図７に示す波形Ｗ３は、比較のために、ＡＧＮＤ端子Ｔ１とＤＧＮＤ端子Ｔ２とが共通のＧＮＤ端子として形成されている場合の従来技術における増幅回路の出力信号の電圧波形である。また、波形Ｗ４は、従来技術における増幅回路の後段にあるコンパレータ回路の出力信号の電圧波形である。
　従来技術では、共通のＧＮＤ端子を介して、デジタル回路のノイズが増幅回路に回り込むため、波形Ｗ３に示すように、出力信号にノイズが重畳される。また、ノイズにより、後段のコンパレータ回路の出力信号は、波形Ｗ４に示すようにジッターＪＴ１が発生する。
　これに対して、本実施形態による制御デバイス１では、ノイズの回り込みが発生しないため、図７に示す波形Ｗ１のように、増幅回路１１の出力信号のノイズが低減される。そのため、後段のコンパレータ回路１２の出力信号において、波形Ｗ２に示すように、ジッターの発生を抑制することができる。
　このように、本実施形態による制御デバイス１は、アナログ信号を精度良くデジタル信号に変換でき、ノイズによる位置情報の検出精度の低下を低減することができる。
　また、本実施形態による制御デバイス１は、増幅回路１１の増幅率又は回路構成を変更可能なプログラマブル抵抗４０を備える。
　これにより、本実施形態による制御デバイス１は、増幅回路１１の増幅率を調整することが可能になり、アナログ信号の検出精度を高めることができる。また、本実施形態による制御デバイス１は、例えば、図３及び図４に示すように増幅回路１１の回路構成を変更することができるため、制御デバイス１の汎用性を高めることができる。
　また、本実施形態による制御デバイス１は、プログラマブル抵抗４０を備えるため、図８に示すように、増幅回路１１用の外部端子を低減することができ、外部端子を増やさずに、上述したＡＧＮＤ端子Ｔ１とＤＧＮＤ端子Ｔ２とを分離することができる。
　図８は、本実施形態における制御デバイス１の外部端子例を示す図である。
　図８では、プログラマブル抵抗４０を備えていない場合の従来の制御デバイス９０の外部端子例を、比較のために示すとともに、本実施形態による制御デバイス１の端子例を示している。
　図８に示すように、従来の制御デバイス９０の外部端子例では、１つのオペアンプ（演算増幅器）に対して３端子必要である。そのため、オペアンプを４系統備える場合には、ＯＰ１Ｐ端子～ＯＰ４Ｐ端子、ＯＰ１Ｎ端子～ＯＰ４Ｎ端子、及びＯＰ１Ｏ端子～ＯＰ４Ｏ端子の合計１２端子が必要になる。
　これに対して、本実施形態による制御デバイス１では、１つのオペアンプ（増幅回路１１）に対して２端子となるため、ＯＰ１Ｐ端子～ＯＰ４Ｐ端子、及びＯＰ１Ｎ端子～ＯＰ４Ｎ端子の合計８端子となり、従来の制御デバイス９０に比べて、４端子削減することができる。そのため、ＡＧＮＤ端子Ｔ１とＤＧＮＤ端子Ｔ２とを分離するとともに、ＶｃｃＡ端子Ｔ３とＶｃｃＤ端子Ｔ４とを分離しても、制御デバイス１の外部端子数を従来の制御デバイス９０よりも低減することができる。
　このように、本実施形態による制御デバイス１は、プログラマブル抵抗４０を備えることにより、増幅回路１１用の外部端子を低減することができ、外部端子を増やさずに、上述したＡＧＮＤ端子Ｔ１とＤＧＮＤ端子Ｔ２とを分離することができる。
　また、本実施形態では、増幅回路１１は、入力される入力信号を増幅して出力信号を出力するオペアンプＯＰ１（第１演算増幅器）と、オペアンプＯＰ１のオフセット電圧の調整を行うオペアンプＯＰ２（第２演算増幅器）と、を備える。増幅回路１１は、オペアンプＯＰ２のオフセット電圧を調整する第１状態と、第１状態においてオフセット電圧が調整されたオペアンプＯＰ２の出力によってオペアンプＯＰ１のオフセット電圧を調整する第２状態とを有するオートゼロアンプ回路である。
　これにより、本実施形態による制御デバイス１は、１／ｆノイズを低減することができるため、ノイズによる位置情報の検出精度の低下をさらに低減することができる。
　また、本実施形態によるモータシステム１００は、モータＭＴと、インバータ３０（スイッチング回路）と、複数のホール素子２０と、制御デバイス１とを備える。インバータ３０は、モータＭＴを駆動する駆動信号を生成する。複数のホール素子２０は、モータＭＴの回転位置に応じた出力信号を出力する。制御デバイス１は、複数のホール素子２０のそれぞれの出力信号がアナログ信号として増幅回路１１に入力され、複数のホール素子２０のそれぞれの出力信号に基づいて、インバータ３０を制御する。　これにより、本実施形態によるモータシステム１００は、上述した制御デバイス１において、ノイズによる位置情報の検出精度の低下を低減することができるため、モータＭＴの回転速度制御の精度低下を低減することができる。
［第２の実施形態］
　次に、図面を参照して、第２の実施形態によるＶＲシステム１５０について説明する。
　図９は、本実施形態によるＶＲシステム１５０の構成例を示す図である。具体的には、図９は、ＶＲシステム１５０が設置される空間を示す図である。以降の説明において、ＶＲシステム１５０が設置される空間を単に空間と記載することがある。
　また、空間の方向を説明する場合、ＸＹＺ直交座標系を用いて説明する。図９に示される一例において、ＸＹ平面は、空間の床面と平行な面である。また、Ｚ軸は、空間の高さ方向を示す軸である。以降の説明において、Ｘ軸の正の方向を右、又は右方向と記載し、Ｘ軸の負の方向を左、又は左方向と記載する。
　図９に示すように、ＶＲ（Virtual Reality）システム１５０（仮想現実システムの一例）は、モータシステム１００と、同期照射部５０と、レーザ照射部６０と、頭部装着型表示装置７０と、ミラーＭとを備える。また、モータシステム１００は、第１の実施形態において説明した、制御デバイス１と、ホール素子２０と、インバータ３０と、モータＭＴとを備える。
　なお、図９において、上述した第１実施形態と同様の構成については、同一の符号を付して説明を省略する。
　同期照射部５０は、例えば、ＬＥＤ（Light Emitting Diode）ライトなどであり、空間内の所定の範囲ＡＲ全体に、所定の時間感覚で同期光を照射する。
　レーザ照射部６０は、レーザ光ＬをミラーＭに照射し、ミラーＭによって反射されたレーザ光を、空間に照射する。
　ミラーＭは、モータＭＴの回転軸に接続されており、ミラーＭのレーザ光Ｌの入射角に対する角度は、モータＭＴの駆動に伴って変化される。また、ミラーＭは、モータＭＴの駆動によって、レーザ光ＬによるＸ軸の走査及びＹ軸の走査が可能な構成であり、これにより、ＶＲシステム１５０は、所定の範囲ＡＲにレーザ光Ｌを走査する。なお、ＶＲシステム１５０は、同期光を照射に同期させて、所定の範囲ＡＲにレーザ光Ｌを走査する。
　範囲ＡＲには、頭部に装着されて用いられる頭部装着型表示装置７０を装着した被体験者Ｐが存在する。頭部装着型表示装置７０は、例えば、ＶＲゴーグルである。頭部装着型表示装置７０には、複数の受光センサＣＣが備えられる。受光センサＣＣは、同期照射部５０が照射する同期光と、レーザ照射部６０がミラーＭを介して照射するレーザ光Ｌとを受光するセンサである。
　ＶＲシステムは、所定の時間間隔においてレーザ光Ｌを範囲ＡＲに対して走査する。頭部装着型表示装置７０は、各受光センサＣＣのレーザ光Ｌの受光角度や、同期光の受光から各受光センサＣＣがレーザ光Ｌを受光するまでの時間差等から、範囲ＡＲにおける頭部装着型表示装置７０（被体験者Ｐ）の位置及び向きを検出する。
　具体的に、頭部装着型表示装置７０は、例えば、同期光の受光を基準時刻として、Ｘ軸を走査したレーザ光Ｌの受光時刻との時間差により、頭部装着型表示装置７０の位置におけるミラーＭに対するＸ軸の角度を検出する。また、頭部装着型表示装置７０は、Ｘ軸の走査時間は予め定められているため、基準時刻からＹ軸の走査開始時刻を特定する。頭部装着型表示装置７０は、Ｙ軸の走査開始時刻とＹ軸を走査したレーザ光Ｌの受光時刻との時間差により、頭部装着型表示装置７０の位置におけるミラーＭに対するＹ軸の角度を検出する。頭部装着型表示装置７０は、検出したＸ軸の角度、及びＹ軸の角度に基づいて、範囲ＡＲにおける頭部装着型表示装置７０（被体験者Ｐ）の位置及び向きを検出する。
　また、頭部装着型表示装置７０は、検出した範囲ＡＲにおける頭部装着型表示装置７０（被体験者Ｐ）の位置及び向きに応じた画像（映像）を表示する。これにより、被体験者Ｐは、ＶＲ（仮想現実）を体験することができる。
　なお、頭部装着型表示装置７０は、高さ方向に受光センサＣＣを配置し、ＸＹ平面における向きの他、Ｚ軸方向の向きを含む三次元方向の被体験者Ｐの向きを検出し、検出した方向に基づいて画像を表示してもよい。
　以上説明したように、本実施形態によるＶＲシステム１５０（仮想現実システム）は、同期照射部５０と、レーザ照射部６０と、モータシステム１００と、頭部装着型表示装置７０とを備える。同期照射部５０は、同期光を照射する。レーザ照射部６０は、レーザ光を照射する。モータシステム１００は、レーザ照射部６０が照射するレーザ光を走査させて所定の範囲ＡＲに照射させる。頭部装着型表示装置７０は、同期光とレーザ光とを受光し、同期光とレーザ光との時間差に基づいて、所定の範囲ＡＲにおける位置を検出し、位置に応じた画像を表示する。
　本実施形態によるＶＲシステム１５０は、第１の実施形態のモータシステム１００を備える構成により、モータシステム１００では、ノイズによるモータMTの回転速度制御の精度の悪化を低減できることから、本実施形態によるＶＲシステム１５０は、レーザ光の走査が安定する。
　ここで、モータシステム１００の増幅回路１１が増幅した出力信号にノイズが重畳する場合、ＶＲシステム１５０は、範囲ＡＲにおいて、安定した速度でレーザ光Ｌを照射することが困難である可能性がある。この場合、頭部装着型表示装置７０は、適切に当該頭部装着型表示装置７０（被体験者Ｐ）の位置を検出することが困難となる。具体的には、頭部装着型表示装置７０は、範囲ＡＲ内におけるレーザ光Ｌの照射速度がぶれることにより、頭部装着型表示装置７０は適切な位置及び向きを測定することができず、画像の表示が被体験者Pの動きと合致せず、被体験者Ｐは、不快感（ＶＲ酔い）を感じる場合がある。
　本実施形態によるＶＲシステム１５０は、範囲ＡＲにおいて、安定した速度でレーザ光Ｌを照射することができる。そのため、頭部装着型表示装置７０は、適切な位置および向きに応じた画像を表示することができ、被体験者Ｐが頭部装着型表示装置７０の画像によって不快感（ＶＲ酔い）を感じることを抑制することができる。
　なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
　例えば、上記の各実施形態による制御デバイス１は、ＬＳＩ（Large Scale Integration）やＡＳＩＣ（Application Specific Integrated Circuit）ＦＰＧＡ（Field-Programmable Gate Array）であってもよい。また、制御デバイス１は、ＭＣＰ（Multi Chip Package）などの技術を利用して、複数のＬＳＩを１つのパッケージに実装したものであってもよい。
　また、上記の各実施形態において、増幅回路１１は、２つのプログラマブル抵抗４０を備える例を説明したがこれに限定されるものではなく、２つのうちのいずれか１つを備えるものであってもよい。また、コンパレータ回路１２に対しても同様に、プログラマブル抵抗４０を適用し、シュミット機能付きのコンパレータを構成するようにしてもよい。
　また、上記の各実施形態において、デジタル変換回路の一例として、コンパレータ回路１２を適用する例を説明したが、これに限定されるものではなく、ＡＤＣ（Analog to Digital Converter）などの他の回路を用いるようにしてもよい。
　また、上記の各実施形態において、制御デバイス１は、三相モータ（モータＭＴ）を制御する例を説明したが、これに限定されるものではなく、４相以上のモータを制御するようにしてもよい。
　また、制御デバイス１は、例えば、シーリングファン等のインペラ（羽）を回転させるためのモータにおける制御回路に用いられてもよい。本発明の構成を用いることで、回転速度のフレが低減されるため、上位システムとなるシーリングファンにおいて、騒音・振動を低減することができる。　また、制御デバイス１は、例えば、コピー機等のＯＡ機器の紙送り用のモータにおける制御回路に用いられてもよい。本発明の構成を用いることで、回転速度のフレが低減されるため、より印字ミスを低減することができる。
　１…制御デバイス、１０…マイコン、１１…増幅回路、１２…コンパレータ回路、１３…ゲートドライバ、１４…デジタル回路、１５…アナログ回路、２０…ホール素子、３０…インバータ、３１…スイッチング部、３２…シャント抵抗、４０，４１，４２…プログラマブル抵抗、５０…同期照射部、６０…レーザ照射部、７０…頭部装着型表示装置、１００…モータシステム、１０１…設定記憶部、１１１，ＯＰ１，ＯＰ２…オペアンプ、１５０…ＶＲシステム、Ｃ１，Ｃ２…コンデンサ、Ｃ３…バイパスコンデンサ、Ｍ…ミラー、Ｒ１，Ｒ２，Ｒａ～Ｒｇ…抵抗、Ｓ０～Ｓ１０…スイッチ、ＳＷ１，ＳＷ２…三極スイッチ、Ｔ１…ＡＧＮＤ端子、Ｔ２…ＤＧＮＤ端子

Claims (5)

  1. 　受信したアナログ信号を増幅する増幅回路と、
    　前記増幅回路の出力信号をデジタル信号に変換するデジタル変換回路と、
    　前記デジタル変換回路の出力信号に基づく制御を行う制御回路と
    　を備え、
    　少なくとも前記増幅回路に基準電位を供給する第１グランド端子と、前記制御回路に基準電位を供給する第２グランド端子とが電気的に分離されて、前記増幅回路と、前記デジタル変換回路と、前記制御回路とが同一のパッケージ内に内蔵されている
    　制御デバイス。
  2. 　前記増幅回路の増幅率又は回路構成を変更可能なプログラマブル抵抗を備える
    　請求項１に記載の制御デバイス。
  3. 　前記増幅回路は、
    　入力される入力信号を増幅して出力信号を出力する第１演算増幅器と、前記第１演算増幅器のオフセット電圧の調整を行う第２演算増幅器と、を備え、前記第２演算増幅器のオフセット電圧を調整する第１状態と、前記第１状態においてオフセット電圧が調整された前記第２演算増幅器の出力によって前記第１演算増幅器のオフセット電圧を調整する第２状態とを有するオートゼロアンプ回路である
    　請求項１又は請求項２に記載の制御デバイス。
  4. 　モータと、
    　前記モータを駆動する駆動信号を生成するスイッチング回路と、
    　前記モータの回転位置に応じた出力信号を出力する複数のホール素子と、
    　請求項１から請求項３のいずれか一項に記載の制御デバイスと
    　を備え、
    　前記制御デバイスは、前記複数のホール素子のそれぞれの出力信号が前記アナログ信号として前記増幅回路に入力され、前記複数のホール素子のそれぞれの出力信号に基づいて、前記スイッチング回路を制御する
    　モータシステム。
  5. 　同期光を照射する同期照射部と、
    　レーザ光を照射するレーザ照射部と、
    　前記レーザ照射部が照射する前記レーザ光を走査させて所定の範囲に照射させる、請求項４に記載のモータシステムと、
    　前記同期光と前記レーザ光とを受光し、前記同期光と前記レーザ光との時間差に基づいて、前記所定の範囲における位置を検出し、前記位置に応じた画像を表示する頭部装着型表示装置と
    　を備える仮想現実システム。
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