JPH04346265A

JPH04346265A - マスタスライス方式パワーｉｃ

Info

Publication number: JPH04346265A
Application number: JP11897991A
Authority: JP
Inventors: Hiroto Tanaka; 裕人田中
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1991-05-24
Filing date: 1991-05-24
Publication date: 1992-12-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電力駆動，電力制御等に
利用されるパワーＩＣに係り、特にセミカスタム方式の
パワーＩＣに関する。

【０００２】

【従来の技術】主に、モータ，ソレノイド，及びランプ
等の駆動制御や、自動車，音響機器，テレビ等の高電圧
回路に用いられるパワーＩＣは、従来、フルカスタム方
式による設計，製作が主流であった。しかし、フルカス
タム方式では、設計時間が長期化し、かつ高価になるこ
とから、近年では設計開発期間を短くできるスタンダー
トセル方式でパワーＩＣを製作する傾向が強まっている
。このスタンダートセル方式では、予め半導体メーカが
用意する標準的な回路（セル）を利用してＩＣ設計を行
うので、設計開発期間の短縮が可能である。

【０００３】しかしながら、スタンダートセル方式では
、フルカスタム方式と同様に拡散工程からＩＣを製作す
るので、設計開発期間は短縮できるものの、製造期間は
フルカスタム方式と同様に長くなり、製造コストも割高
となる。このため、最近では、図７に示す、アメリカ合
衆国のマイクレル社（Ｍｉｃｒｅｌ，Ｉｎｃ．）製のＭ
ＰＤ８０２０（商品名）のように、パワー回路部（パワ
ーアレイ部）１０−１，１０−２とディジタル回路部（
ＣＭＯＳゲートアレイ部）２０をマスタスライス方式に
より、そして、アナログ回路部３０のみを各種パラメー
タ設定可能なスタンダートセル方式で製造できるパワー
ＩＣも製品化されるようになってきている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記Ｍ
ＰＤ８０２０のようなパワーＩＣも、アナログ回路部３
０はスタンダートセル方式で製造するようになっている
ため、全ての回路をスタンダートセル方式で製造するパ
ワーＩＣよりも、開発コストを低減でき、また、設計開
発時間も短縮できるものの、製造ＴＡＴ（Ｔｕｒｎ　Ａ
ｒｏｕｎｄ　Ｔｉｍｅ）の短縮化は望めなく、短期間で
の納期を望むユーザにとっては、まだ不満が残るもので
あった。

【０００５】本発明の課題は、パワー駆動回路，ディジ
タル回路，及びアナログ回路の各回路を１チップ上に短
期間で製造可能なセミカスタム方式のパワーＩＣを実現
することである。

【０００６】

【課題を解決するための手段】本発明のパワーＩＣは、
パワー素子をアレイ状に多数配置して成り、上記基本セ
ル間等を配線する配線工程を残すのみのパワー素子アレ
イ領域と、ディジタル論理を構成するのに必要な最小セ
ルである基本セルをアレイ状に多数配置して成り、上記
基本セル間等を配線する配線工程を残すのみのディジタ
ル回路用ゲートアレイ領域と、アナログ回路を形成する
のに適した半導体素子，及び抵抗，キャパシタ等をアレ
イ状に多数配置して成り、上記半導体素子，抵抗，及び
キャパシタ間等を配線する配線工程を残すのみのリニア
アレイ領域とを有することを特徴とする。

【０００７】上記構成のパワーＩＣにおいて、例えば、
請求項２記載のように、前記ディジタル回路用ゲートア
レイ領域と前記リニアアレイ領域とが、隣接して配置さ
れるようにするのが好ましい。また、例えば、請求項３
記載のように、前記パワー素子アレイ領域と前記リニア
アレイ領域が、互いに隣接しない位置に配置されるよう
にするのが好ましい。

【０００８】さらに、前記パワー素子アレイ領域に配置
されるパワー素子に、例えば、請求項４，５記載のよう
に、バイポーラ素子、またはＤＭＯＳ素子を用いるよう
にしてもよい。

【０００９】また、前記ディジタル回路用ゲートアレイ
領域の基本セルを、例えば請求項６，７記載のように、
ＭＯＳトランジスタまたはバイポーラトランジスタで構
成するようにしてもよい。

【００１０】さらに、前記リニアアレイ領域に配置され
る半導体素子に、例えば、請求項８，９記載のように、
バイポーラトランジスタまたはＭＯＳトランジスタを用
いるようにしてもよい。

【００１１】

【作用】本発明によれば、回路設計が終了した後は、パ
ワー素子アレイ領域内の必要なパワー素子間の配線と必
要なパワー素子に対する電源供給並びに接地用の配線、
ディジタル回路用ゲートアレイ領域内の必要な基本セル
間の配線と必要な各基本セルに対する電源供給並びに接
地用の配線、及びリニアアレイ領域内の必要な半導体素
子，抵抗，並びにキャパシタ間の配線と必要な上記半導
体素子，抵抗，並びにキャパシタに対する電源供給，接
地用の配線を行う配線工程を行うだけで、所望のパワー
駆動回路，ディジタル回路，及びアナログ回路が形成さ
れたパワーＩＣを製造できる。したがって、パワー駆動
回路，ディジタル回路，及びアナログ回路の各回路につ
いて広範な回路構成を、１チップ上に、従来よりも短期
間で製造することが可能になる。

【００１２】また、請求項２記載のように、ディジタル
回路用ゲートアレイ領域とリニアアレイ領域とを隣接し
て配置するようにすれば、Ｄ／ＡコンバータやＡ／Ｄコ
ンバータ等のようなアナログ回路とディジタル回路とが
隣在する回路において、アナログ回路を高速で駆動能力
に優れたバイポーラトランジスタで、ディジタル回路を
低消費電力で高集積化に優れたＣＭＯＳトランジスタで
形成することにより、高性能でかつコンパクトなアナロ
グディジタル混在回路を実現できる。

【００１３】さらに、請求項３記載のように、パワー素
子アレイ領域とリニアアレイ領域とを、互いに隣接しな
いように遠く離して配置することにより、リニアアレイ
領域に形成されるノイズに対して敏感な小信号駆動のア
ナログ回路を、パワー素子領域に形成される大きな電位
変動、リーク電流を伴う大駆動回路から遠く離して配置
できる。

【００１４】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。図１は、本発明の一実施例のパワーＩＣ１
のチップ構成を示す図である。

【００１５】同図に示すように、チップの上方には複数
のパワー出力用セル２ａがアレイ状に配置されたパワー
駆動回路形成用のパワーアレイ部２が配設され、それら
各パワー出力セル２ａに対応する形で、それらのセル２
ａの上方に、複数のパワー駆動信号出力用のパワー部用
出力パッド７ａが配設されている。

【００１６】また、上記パワーアレイ部２に隣接して、
その下方にバイポーラトランジスタや抵抗，キャパシタ
がアレイ状に配置されたアナログ回路形成用の第１のバ
イポーラ・リニアアレイ部４１が配設されている。

【００１７】さらに、上記第１のバイポーラ・リニアア
レイ部４１の下方に位置するチップの中央部には、ＣＭ
ＯＳトランジスタの論理回路（基本セル）がアレイ上に
配置されているディジタル論理回路形成用のゲートアレ
イであるＣＭＯＳゲートアレイ部３が配設され、そのＣ
ＭＯＳゲートアレイ部３の両側には、そのＣＭＯＳゲー
トアレイ部３に対する電源供給並びに入出力回路形成用
の複数のＩ／Ｏセル５ａがアレイ状に配置されたＣＭＯ
ＳＩ／Ｏセルアレイ部５が配設されている。また、それ
らのＣＭＯＳＩ／Ｏセルアレイ部５に隣接するチップの
外周には、上記ＣＭＯＳゲートアレイ部３に形成される
ディジタル回路への電源供給及びそのディジタル回路へ
のディジタル入出力信号を外部に対し入出力するために
使用されるアレイ状に配置された複数のＣＭＯＳ部用Ｉ
／Ｏパッド７ｂが配設されている。

【００１８】また、さらに、上記ＣＭＯＳゲートアレイ
部３の下方（チップの下側）には、上記第１のバイポー
ラ・リニアアレイ部４１と同様に、バイポーラトランジ
スタや抵抗，キャパシタがアレイ状に配置されたアナロ
グ回路形成用の第２のバイポーラ・リニアアレイ部４２
が配設されている。そして、そのバイポーラ・リニアア
レイ部４２の両側及び下方には、そのリニアアレイ部４
２用の電源供給並びに入出力回路形成用の複数のＩ／Ｏ
セル６ａがアレイ状に配置されたバイポーラＩ／Ｏアレ
イ部６が配設されている。そして、そのバイポーラＩ／
Ｏアレイ部６の周囲（チップの外周）には、上記第２の
バイポーラ・リニアアレイ部４２に形成されるアナログ
回路への電源供給、及び各アナログ回路に対するアナロ
グの入出力信号を外部に対し入出力するために使用され
る複数のバイポーラ部用Ｉ／Ｏバッド７ｃが配置されて
いる。

【００１９】上記構成のパワーＩＣ１において、パワー
出力を行うパワーアレイ部２、ディジタル論理回路形成
用のＣＭＯＳゲートアレイ部３、及び小信号のアナログ
処理を行うアナログ回路形成用の第１及び第２のバイポ
ーラ・リニアアレイ部４１，４２は、全てマスタスライ
ス方式により設計・製造できるようになっている。した
がって、回路設計終了後、配線工程のみを行うことによ
り、直ちに所望の機能を有するパワーＩＣを製造でき、
設計及び製造に要するＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ
　Ｔｉｍｅ）を従来よりも著しく短縮できるようになっ
ている。

【００２０】また、ＣＭＯＳゲートアレイ部３と第１及
び第２のバイポーラ・リニアアレイ部４１，４２を隣接
して配置させる構成としているため、Ｂｉ−ＣＭＯＳ回
路技術を用いて、高速なアナログ回路，アナログ−ディ
ジタル混在回路及びバッファ回路を実現することが可能
となっている。

【００２１】さらに、パワー出力を行うパワーアレイ部
２と第２のバイポーラ・リニアアレイ部４２を遠く離し
て配置する構成としているので、パワーアレイ部２に形
成される大きな電位変動，リーク電流を伴う大電流駆動
回路により、第２のバイポーラ・リニアアレイ部４２に
ノイズに対して敏感な小信号駆動のアナログ信号処理回
路を形成しても、そのアナログ信号処理回路が、誤動作
しないように配慮されている。尚、この第２のバイポー
ラ・リニアアレイ部４２のノイズに対する対策としては
、必要に応じて、複数の電源，接地系を設けたり、チッ
プ内部に基準となる電源回路を設けるというような処置
を、配線マスクを切り替えることにより、配線工程で臨
機応変に対処することも可能である。

【００２２】次に、上記構成のパワーＩＣ１を用いた設
計手順を説明する。まず、チップ製造の最終工程である
配線工程の前までの全ての製造工程を行い、チップ上に
全ての基本ゲート（セル）を、アレイ状に形成しておく
。

【００２３】その後、製品仕様が決定した段階で、回路
設計を行い、配線パターンのレイアウトを決定する。そ
して、その配線パターンレイアウトに対応する配線工程
用のマスクを製作し、そのマスクを用いて配線工程を行
い、所望の機能を有するパワーＩＣを製造する。

【００２４】このとき、複数系統の電源線，接地線が必
要となった場合、同じ回路構成でもチップ上の配置を変
えたい場合、または、パワー出力の定格を変えたい場合
等が生じても、上記配線工程での配線パターニングによ
り対処可能である。尚、パワー出力定格の変更は、チッ
プ製造後の後工程のプロセスであるボンディング工程に
おいて行うことも可能である。

【００２５】次に、上記パワーＩＣ１の具体的な基本ゲ
ート（セル）の配列構成の一例を、図２に示す。同図に
示す例では、パワーアレイ部２には、ＰＮＰバイポーラ
トランジスタ２０１ａ，ＮＰＮバイポーラトランジスタ
２０１ｂ，２０２の３個のバイポーラトランジスタが、
アレイ状に配置されており、上記バイポーラトランジス
タ２０１ａと２０１ｂは、１個のパワーアレイユニット
２０１を構成している。

【００２６】次に、第１のバイポーラアレイ部４１には
、ＰＮＰバイポーラトランジスタ４０１，ＮＰＮバイポ
ーラトランジスタ４０２，４０３，４０４の４個のバイ
ポーラトランジスタと、抵抗４１１，４１２，４１３，
４１４，４１５の５個の抵抗がアレイ状に配置されてい
る。

【００２７】さらに、ＣＭＯＳゲートアレイ部３には、
ＰチャンネルＭＯＳトランジスタ４０１ａ，３０２ａ，
・・・及びＮチャンネルＭＯＳトランジスタ３０１ｂ，
３０２ｂ，・・・が、それぞれ上段と下段に、アレイ状
に配置されている。

【００２８】次に、図２に示す構成のパワーＩＣ１を用
いて製作できる具体的な回路の一例を、図３に示す。同
図に示す回路は、パワーアレイ部２と第１のバイポーラ
・リニアアレイ部４１で使用する電源電圧Ｖ１　が、Ｃ
ＭＯＳゲートアレイ部３で使用する電源電圧Ｖ２　より
も高い場合の回路の例であり、第１のバイポーラ・リニ
アアレイ部４１のＰＮＰバイポーラトランジスタ２０１
ａとＮＰＮバイポーラトランジスタ２０１ｂとから成る
１個のパワーアレイユニット２０１で、ハーフブリッジ
を構成したモータ駆動回路である。この回路において、
出力段の駆動（図３においては、パワーアレイユニット
２０１の出力が対応している）を、さらに大きくしたい
場合には、図中において破線で示す部分に対しても配線
を施すか、さらには上記パワーアレイユニット２０１と
同じ構成の複数のパワーアレイユニットをパワーアレイ
部２に形成し、それらの各パワーアレイユニットに対し
、図３に示す回路と同様の制御回路を、第１のバイポー
ラ・リニアアレイ部４１及びＣＭＯＳゲートアレイ部３
において形成し、各パワーアレイユニットの出力を、パ
ワーＩＣ１上での配線、もしくは、ボンディングワイヤ
により、該当する全てのパターン部用出力パッド７ａを
チップ外で結線することにより実現できる。

【００２９】このように、使用するパワーアレイユニッ
トの増減，ボンディングワイヤにて結線するパワー部用
出力パッド７ａの個数等の変更を、ＩＣ製造の最後の工
程である配線工程、あるいはＩＣ完成後の後工程プロセ
スであるワイヤボンディングにより、ブリッジ出力の仕
様（出力電流定格等）をフレキシブルに（柔軟に）変更
できる。

【００３０】また、パワーアレイ部２に、図３に示すハ
ーフブリッジ２０１を２組形成し、ＣＭＯＳゲートアレ
イ部３に上記各ハーフブリッジを個別に制御する制御回
路を形成することにより、フルブリッジ（Ｈブリッジ）
を形成することも可能である。そして、このフルブリッ
ジの形成により、モータの正・逆回転を行うパワーモジ
ュールを、パワーＩＣ１を用いて１チップで実現できる
。

【００３１】さらに、図２に示す構成のパワーＩＣ１を
用いて実現できる他の回路例を、図４，図５に示す。図
４は、パワーアレイ部２のＮＰＮバイポーラトランジス
タ２０１ｂ，２０２ｂ、第１のバイポーラ・リニアアレ
イ部４１の抵抗４１３、及びＣＭＯＳゲートアレイ部３
の特に図示していない複数のＭＯＳ　　ＦＥＴを用いて
形成したオープンコレクタ構成の回路の一例であり、図
５は、パワーアレイ部２のＮＰＮトランジスタ２０１ｂ
，２０２ｂ、及びＣＭＯＳゲートアレイ部３のＰチャン
ネルＭＯＳ　　ＦＥＴ３０２ａ、ＮチャンネルＭＯＳ　
　ＦＥＴ３０１ｂ，３０２ｂ等を用いて形成したトーテ
ムポール型出力バッファの回路の一例である。また、図
４，図５に示す回路以外にも、モータ用のローサイド・
スイッチ（Ｌｏｗ　Ｓｉｄｅ　Ｓｗｉｔｃｈ）、自動車
のランプやソレノイドを駆動するために用いられるハイ
サイド・スイッチ（Ｈｉｇｈ　Ｓｉｄｅ　Ｓｗｉｔｃｈ
）　等のスイッチ回路の他に、照明回路，高周波回路等
も実現可能である。尚、上記各回路においても、上述し
た図３に示す回路と同様に、出力仕様の拡張性及びフレ
キシブル性が可能である。

【００３２】さらに、特に、具体的な回路構成は、図示
しないが、ＣＭＯＳゲートアレイ部３と第２のバイポー
ラ・リニアアレイ部４２を用いて、Ｄ／Ａコンバータ（
ディジタル／アナログ変換器），Ａ／Ｄコンバータ（ア
ナログ／ディジタル変換器）等のような、アナログ回路
とディジタル回路が隣接して形成される回路も実現でき
る。この場合、アナログ回路は、速度，駆動能力，増幅
器の感度や雑音といったアナログ性能の「質」に優れた
バイポーラトランジスタが配設された第２のバイポーラ
・リニアアレイ部４２に形成し、ディジタル回路は、低
消費電力で大規模なロジックが集積可能なＣＭＯＳトラ
ンジスタが配設されたＣＭＯＳゲートアレイ部３に形成
する。このことにより、それぞれの回路を、バイポーラ
トランジスタあるいはＣＭＯＳトランジスタといった単
一のデバイスで形成するよりも、より高性能で、よりコ
ンパクト（小型）にアナログ−ディジタル混在回路を製
作できる。

【００３３】また、従来の単一のデバイスで構成された
アレイは、その大部分がディジタル回路専用のアレイ（
ゲートアレイ）であったり、アナログ回路専用のアレイ
（リニアアレイ）であったため、Ｄ／Ａコンバータ，Ａ
／Ｄコンバータ等のアナログ・ディジタル混在の回路は
、従来のセミカスタムＩＣで実現できなかったが、本実
施例のパワーＩＣ１では、容易に実現できる。

【００３４】次に、図６に本発明の第２実施例であるパ
ワーＩＣ１００の構成を示す。まず、チップの四隅には
、フルカスタム方式で設計・製造される４個の回路部１
８が配設され、それらの各回路部１８の外側の２辺に沿
って、複数の信号処理部Ｉ／ＯセルＡａがアレイ状に配
列されて成る信号処理部Ｉ／ＯセルＡが配設されている
。また、チップの上方と下方には、上記回路部１８に挟
まれて、マスタスライス方式で設計・製造される、第２
のバイポーラ・リニアアレイ部１４２が配設されている
。そして、これら第２のバイポーラ・リニアアレイ部１
４２のチップ外周側の辺に沿って、上記回路部１８の場
合と同様に、複数の信号処理部Ｉ／ＯセルＡａから成る
信号処理部用Ｉ／Ｏアレイ部Ａが配設されている。さら
に、チップの中央には、マスタスライス方式（ゲートア
レイ方式）で設計・製造されるＣＭＯＳゲートアレイ部
１３が配設され、そのＣＭＯＳゲートアレイ部１３の上
辺・下辺に沿って複数のＣＭＯＳ　　Ｉ／Ｏセル１５ａ
がアレイ状に配列されて成るＣＭＯＳ　　Ｉ／Ｏアレイ
部１５が配設されている。また、上記ＣＭＯＳゲートア
レイ部１３の両側には、２個の第１のバイポーラ・リニ
アアレイ部１４１が配設され、さらに、それらの第１の
バイポーラ・リニアアレイ部１４１の外側に、マスタス
ライス方式で設計・製造される複数のパワーセル１２ａ
がアレイ状に配列されて成るパワーアレイ１２が配設さ
れている。そして、チップの外周には、上記パワーアレ
イ部１２に沿って複数のパワー部用出力パッド１７ａが
アレイ状に配設されると共に、上記信号処理部用Ｉ／Ｏ
アレイ部Ａに沿って複数の信号処理部用出力パッド１７
ｂがアレイ状に配設されている。

【００３５】このように、パワーＩＣ１００は、チップ
の外周側の２辺にパワー駆動回路形成用のパワーアレイ
部１２を、他の２辺にアナログ回路形成用の第２のバイ
ポーラ・リニアアレイ部１４２を配し、チップの中央に
ディジタル回路形成用のＣＭＯＳゲートアレイ部１３を
配した構成となっている。尚、上記構成のパワーＩＣ１
００において、ＣＭＯＳ　　Ｉ／Ｏアレイ部１５は、チ
ップの外周に配設された信号処理部用Ｉ／Ｏアレイ部Ａ
で共用するようにすれば省略することも可能である。

【００３６】このパワーＩＣ１００は、チップの四隅に
フルカスタム方式で設計・製造する回路部１８を設けた
点が特徴であり、この回路部１８には、例えばチップ・
マスタにおいて共通に使用される回路群（例えば、過電
流，過電圧，過熱等の保護回路群や内部基準電圧発生回
路、さらには、自己診断機能を実現するために必要な負
荷の短絡や開放、上記各保護回路群の監視を行って過電
流，過電圧，過熱等を、外部のマイクロコンピュータに
伝えるためのインターフェース回路等）を、予め形成し
ておくことができる。

【００３７】最近、自動車，ＯＡ（Ｏｆｆｉｃｅ　Ａｕ
ｔｏｍａｔｉｏｎ）機器，ＦＡ（Ｆａｃｔｏｒｙ　Ａｕ
ｔｏｍａｔｉｏｎ）機器，及び民生機器の分野では、小
型，軽量，及び高い信頼性を有するシステムを得るため
に、用途に応じた種々の機能を組み込め、上記自己診断
機能を有する、いわゆるインテリジェントパワーＩＣに
対する要求が急速に高まっており、上記パワーＩＣ１０
０は、この要求を満足するインテリジェントパワーＩＣ
を提供するものである。

【００３８】尚、上記第１及び第２の実施例のパワーＩ
Ｃ１，１００のいずれにおいても、パワー駆動回路形成
用のパワーアレイ部２，１２は、バイポーラ素子のゲー
トアレイの代わりにＤＭＯＳ（Ｄｏｕｂｌｅ　ｄｉｆｆ
ｕｓｅｄ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）　　素子のゲートアレイを用いてもよく、
ディジタル回路形成用のＣＭＯＳゲートアレイ部３，１
３の一部は、Ｉ２　Ｌ（Ｉｎｔｅｇｒａｔｅｄ　Ｉｎｊ
ｅｃｔｉｏｎ　Ｌｏｇｉｃ），ＥＣＬ（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）等のバイポーラトランジ
スタの基本セルで構成するようにしてもよい。さらに、
アナログ回路形成用のバイポーラ・リニアアレイ部４１
，４２，１４１，１４２は、ＣＭＯＳ　　ＦＥＴによる
リニアアレイに置き換えても良い。その他、１チップに
集積可能なデバイスの組み合せであれば、それらのいず
れの組み合せを用いても、パワーアレイ部，ディジタル
回路ゲートアレイ部，及びリニアアレイ部を構成するこ
とが可能である。

【００３９】また、パワーアレイ部，ディジタル回路ゲ
ートアレイ部，及びリニアアレイ部の各回路ブロックの
相互配置も、上記パワーＩＣ１，１００のような構成に
限定されるものではなく、用途等に応じて、任意に配置
関係を決定するようにして良い。

【００４０】

【発明の効果】本発明によれば、回路設計後、配線工程
を行うだけで、パワー素子アレイ領域，ディジタル回路
用アレイ領域，リニアアレイ領域に、それぞれパワー駆
動回路，ディジタル回路，アナログ回路を形成できるの
で、多種多様な仕様に対応する、ディジタル信号処理回
路，アナログ信号処理回路、所定のパワー定格のパワー
駆動回路が形成されるチップを、短期間で製造できる。したがって、インテリジェントパワーＩＣ分野において
、少量・多品種生産，短納期生産，低コスト生産等に多
大な進歩を寄与することが可能である。

【００４１】また、上記パワー素子アレイ領域，ディジ
タル回路用アレイ領域，及びリニアアレイ領域の相互配
置も自由に設定できるので、パワー駆動回路，ディジタ
ル回路，アナログ回路の各回路の最適な配置を容易に行
うことができる。さらに、ディジタル回路用アレイ領域
とリニアアレイ領域とを隣接して配置することにより、
従来のマスタスライス方式のＩＣでは不可能であったア
ナログ・ディジタル混在回路，ＢｉＣＭＯＳ回路（ディ
ジタル回路用アレイ領域にＣＭＯＳトランジスタを用い
、リニアアレイ領域にバイポーラトランジスタを用いる
）を容易に実現できる。

【００４２】さらに、配線工程で、配線パターンを自由
にレイアウトできるので、下記の■〜■に示すような配
置を行うことにより、パワー駆動回路部、あるいはディ
ジタル回路から発生するノイズが、アナログ回路に影響
を及ぼさないように、パワー駆動回路と微小信号処理の
アナログ回路とを１チップ上に形成することが容易にで
きる。

【００４３】■リニアアレイ領域をパワー素子アレイ領
域から遠く離して配置する。■配線工程において、電源
線，接地線を複数系統配置し、パワー素子領域とリニア
領域あるいはディジタル回路ゲートアレイ領域も含めて
、電源線，接地線を分離して使用する。

【００４４】■ノイズを出し易い回路、ノイズに弱い回
路を、回路設計の段階で調べておき、上記２つの回路の
最適な相互配置を行う。さらに、パワー素子アレイ領域
に配置される出力段のパワーユニットとそのパワーユニ
ットに付随するパッドをアレイ状に配置することにより
、ＩＣ作成後の後工程の１つであるボンディング工程で
、出力電流定格を任意に設定することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のパワーＩＣのチップ構成を
示す図である。

【図２】上記一実施例のパワーＩＣ上に設けられるパワ
ーアレイ部、第１のバイポーラ・リニアアレイ部、及び
ＣＭＯＳゲートアレイ部における具体的なアレイ構造の
一例を示す図である。

【図３】上記一実施例のパワーＩＣに形成されるハーフ
ブリッジの構成を示す図である。

【図４】上記一実施例のパワーＩＣに形成されるオープ
ンコレクタ構成の回路を示す図である。

【図５】上記一実施例のパワーＩＣに形成されるトーテ
ムポール型出力バッファの構成を示す図である。

【図６】本発明の他の実施例のパワーＩＣのチップ構成
を示す図である。

【図７】従来の、アナログ部以外のパワー部，ディジタ
ル部の両領域をマスタスライス方式で設計・製造可能な
パワーＩＣを示す図である。

【符号の説明】

１，１００　　パワーＩＣ２，１２　　パワーアレイ部（パワー素子アレイ領域）
３，１３　　ＣＭＯＳゲート部（ディジタル回路用ゲー
トアレイ領域）４１，１４１　　第１のバイポーラ・リニアアレイ部（
リニアアレイ領域）４２，１４２　　第２のバイポーラ・リニアアレイ部（
リニアアレイ領域）

Claims

【特許請求の範囲】

【請求項１】パワー素子をアレイ状に多数配置して成り
、上記基本セル間等を配線する配線工程を残すのみのパ
ワー素子アレイ領域と、所定の半導体素子から成るディ
ジタル論理を構成するに必要な最小セルである基本セル
をアレイ状に多数配置して成り、上記基本セル間等を配
線する配線工程を残すのみのディジタル回路用ゲートア
レイ領域と、アナログ回路を形成するのに適した半導体
素子，及び、抵抗，キャパシタ等をアレイ状に多数配置
して成り、上記半導体素子，抵抗，及びキャパシタ間等
を配線する配線工程を残すのみのリニアアレイ領域と、
を有することを特徴とするマスタスライス方式パワーＩ
Ｃ。
【請求項２】前記ディジタル回路用ゲートアレイ領域と
前記リニアアレイ領域とが、隣接して配置されているこ
とを特徴とする請求項１記載のマスタスライス方式パワ
ーＩＣ。
【請求項３】前記パワー素子アレイ領域と前記リニアア
レイ領域が、互いに隣接しない位置に配置されているこ
とを特徴とする請求項１または２記載のマスタスライス
方式パワーＩＣ。
【請求項４】前記パワー素子アレイ領域に配置されるパ
ワー素子は、バイポーラ素子であることを特徴とする請
求項１，２または３記載のマスタスライス方式パワーＩ
Ｃ。
【請求項５】前記パワー素子アレイ領域に配置されるパ
ワー素子は、ＤＭＯＳ素子であることを特徴とする請求
項１，２，または３記載のマスタスライス方式パワーＩ
Ｃ。
【請求項６】前記ディジタル回路用ゲートアレイ領域の
基本セルは、ＭＯＳトランジスタで構成されていること
を特徴とする請求項１，２，３，４または５記載のマス
タスライス方式パワーＩＣ。
【請求項７】前記ディジタル回路用ゲートアレイ領域の
基本セルは、バイポーラトランジスタで構成されている
ことを特徴とする請求項１，２，３，４，または５記載
のマスタスライス方式パワーＩＣ。
【請求項８】前記リニアアレイ領域に配置される半導体
素子は、バイポーラトランジスタであることを特徴とす
る請求項１，２，３，４，５，６または７記載のマスタ
スライス方式パワーＩＣ。
【請求項９】前記リニアアレイ領域に配置される半導体
素子は、ＭＯＳトランジスタであることを特徴とする請
求項１，２，３，４，５，６または７記載のマスタスラ
イス方式パワーＩＣ。