JPH01248535A

JPH01248535A - セミカスタム集積回路

Info

Publication number: JPH01248535A
Application number: JP7549788A
Authority: JP
Inventors: Haruji Futami; 二見　治司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-29
Filing date: 1988-03-29
Publication date: 1989-10-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は短期間で所望の回路構成を実現可能とするセミ
カスタム集積回路に関し、特にアナログ回路とデジタル
回路を混在して実現することが可能なセミカスタム集積
回路に関する。

〔従来の技術〕

従来、デジタル回路の分野では、複数個のトランジスタ
からなる単位論理ゲートをチップ上に規則的に配置し、
これらを種々の回路に応じてゲート間配線を設計して得
られる「ゲート・アレイ」と称するセミカスタム集積回
路（以下、セミカスタムＩＣと記す）が広く利用されて
いる。同様に、アナログ回路の分野においても、トラン
ジスタ。

抵抗、容量等を複数個配置しておき、各素子を配線する
ことによって所望の回路を実現する「アナログ・アレー
」もしくは「リニア・アレー」と称するセミカスタムＩ
Ｃも利用されるようになっている。

これらセミカスタムＩＣは、あらかじめ下地となる基板
が用意されていれば、配線の設計完了後２〜４週間とい
う短納期で所望する回路を有するＩＣが実現できるため
、最近の各種システムの開発期間の短縮化に大きく役立
っている。

〔発明が解決しようとする課題〕

しかしながら、最近のシステムの多くは、デジタル信号
とアナログ信号を同一システム内で処理するものも多く
、たとえデジタル部、アナログ部のそれぞれは従来のセ
ミカスタムＩＣにおいて実現できても、アナログ、デジ
タル回路の境界領域の部分は、ディスクリート素子や、
アナログ・デジタル変換用ＩＣを設計あるいは外付けし
なければならないのが現状である。このため、このよう
なアナログ・デジタル回路構成のカスタムＩＣにおける
システム全体の開発期間の短縮化、セットの小型化、ロ
ーコスト化等の障害となる場合も発生している。

本発明は、アナログ・デジタル回路を同時に構成でき、
しかもアナログ・デジタル回路相互の変換回路をも含有
するセミカスタムＩＣを提供することを目的としている
。

〔課題を解決するための手段〕

本発明のセミカスタムＩＣは、半導体基板上に形成する
素子領域を、デジタル回路を構成するための素子を配置
した領域と、アナログ回路を構成するための素子を配置
した領域と、アナログ・デジタル信号相互の変換回路を
構成するための素子を配置した領域とで構成している。

〔作用〕

上述した構成では、半導体基板にアナログ・デジタル回
路相互の変換回路を含んでいるので、外付は部品や設計
変更が不要とされ、開発時間等を短縮し、短時間での回
路構成が実現される。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の第１の実施例の平面レイアウト図であ
り、ここではＣＭＯ３技術を用いたものを例示している
。

即ち、半導体基板１上に、Ｐチャンネル、Ｎチャンネル
トランジスタを対として配置した論理ゲートを構成する
ためのゲートアレー配置領域２と、トランジスタ、抵抗
、容量の各素子を多数個規則的に配置してアナログ回路
を構成するためのアナログ回路構成用配置領域３と、ア
ナログ・デジタル変換回路を実現するための抵抗素子の
アレー状配置や、基準電圧回路、比較回路、カウンタ、
スイッチ等を構成するために必要な素子１機能ブロック
を配置したアナログ・デジタル変換回路構成用配’Ｉｔ
　ＳＭ域４を配設し、かつその周囲には複数個のパッド
５を配設している。

前記ゲートアレー配置領域２は、第２図（ａ）に示すよ
うな単位セル領域６を有し、この単位セル令頁域６には
Ｐチャネル、ＭＯＳ）ランジスタを形成する拡散領域開
口部７およびバイアスコンタクト用開口部８が設けられ
ており、拡散領域開口部７の直上に形成されたゲートポ
リシリコン領域９により、ＮチャネルＭＯ３）ランジス
タ１０゜ＰチャネルＭＯＳトランジスタ１１が夫々２個
ずつ形成される。これら４個のトランジスタを最小単位
として内部配線することにより各種の論理ゲートブロッ
クを構成する。第２図（ｂ）は、これら内部ＭＯ３）ラ
ンジスタを回路記号により示したものである。左側にＮ
チャネルＭＯ３）ランジスタ１０、右側にＰチャネルＭ
Ｏ３）ランジスタ１１を夫々配置している。

前記アナログ回路構成用配置領域３は、例えば第３図に
示すように、トランジスタ、抵抗、容量等の各素子を同
一形状で規則的に配列したアレーを配置した構成として
いる。ここでは、Ｐチャネルトランジスタアレー１２．
ゲートポリシリコンを用いた抵抗アレー１３．Ｎチャネ
ルトランジスタアレー１４．ゲート酸化膜を絶縁物とす
るＭＯ３容量アレー１５を夫々２個づつ配置している。

なお、これら各アレー内部に含む素子数、アレーの数、
配置方法については、実現しようとするシステムの規模
により適当な個数、方法が選択可能である。

前記アナログ・デジタル変換回路構成用配置領域３は、
その領域の素子を用いて、アナログ信号からデジタル信
号への変換回路（Ａ　Ｄ　Ｃ：　Ａｎａｌｏｇｔｏ　Ｄ
ｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）　、及びデジタル
信号からアナログ信号への変換回路（Ｄ　Ａ　Ｃ：　Ｄ
ｉｇｉｔａｌ　ｔ。

Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）を構成できるよう
に設定される。

例えば、アナログ・デジタル変換回路の分解能を最大６
ビツトまでと仮定した場合には、第４図に示すような素
子配置で構成される。即ち、同図において、基準電圧発
生回路ブロック１６を２個。

オペアンプ回路ブロック１７を４個、６４個のスイッチ
を並べたスイッチアレー１８を２個、最大入力６ビツト
で最大出力端子数６４個を有するデコーダ回路１９を２
個、Ｄタイプフリップフロップ等からなるカウンタ構成
用ブロック２０を２個。

抵抗値１００Ω程度の抵抗素子を約７０個程度配置した
抵抗アレーブロック２１を２個夫々配置している。

このような配置のアナログ・デジタル変換回路構成用配
置領域４内の内部配線を行うことにより、以下のような
回路構成が実現できる。

（Ａ）抵抗ストリング方式ＤＡＣ（最大６ビツト）・・
・２個（Ｂ）逐次比較方式ＡＤＣ（最大６ビツト）十抵抗スト
リング方式ＤＡＣ（最大６ビツト）（Ｃ）逐次比較方式
ＡＤＣ（最大６ビツト）・・・２個即ち、（Ａ）は第５図（ａ）に示すように、基準発生回
路ブロック１６．オペアンプ回路ブロック１７．電流ス
イッチアレー１８．デコーダ回路１９、抵抗アレーブロ
ック２１を接続することにより、ＤＡＣ回路２個が実現
できる。この回路では、デコーダ回路１９の入力端子２
２に６ビツトのデジタル信号を入力すると、アナログ出
力端子２３に入力値に対応したアナログ電圧が出力され
る。

また、（Ｂ）は（Ａ）で示したＤＡＣと、オペアンプ回
路ブロック１７を電圧比較器として用い、更にカウンタ
ー構成用ブロック２０を用いて接続することによって実
現できる。

第５図（ｂ）は、ＡＤＣの構成を示したものであり、２
４はＲＳフリップフロップ、２５はＡＮＤゲート、２６
はシフトレジスタ、２７はデータ保持用レジスタであり
、これらはカウンタ構成用ブロック２０に内蔵されてい
るものである。２８は第５図（ａ）に示したＤＡＣであ
り、この回路をそのまま利用する。

この回路では、アナログ入力端子２９にアナログ信号を
入力する一方、クロック入力端子３０より入力されるク
ロック信号をシステムのサイクル時間としてスタート信
号入力端子３１に変換スタートのパルスを入力すると、
ＡＤＣは変換動作を開始し、その結果としてデジタル値
出力端子３２には入力されたアナログ信号に対応したデ
ジタル信号が得られる。

（Ｃ）は、前記したＡＤＣを２個構成することによって
得られることは明らかである。

このように、本実施例のセミカスタムＩＣは、実現しよ
うとするアナログ・デジタル混在回路におけるアナログ
・デジタル変換回路の構成や分解能を配線設計にて変更
することが可能であり、応用範囲が広いという利点を有
する。

第６図は本発明の第２実施例の平面レイアウト図である
。

この実施例では、同一の半導体基板１上にＣＭＯ３）ラ
ンジスタと、）イイポーラトランジスタを同時に形成し
たＢ　ｉ−ＣＭＯ３（パイ・シーモス）技術を適用した
例を示している。

即ち、ゲートアレー配置領域３３は第１実施例と同様に
ＣＭＯＳトランジスタにて構成され、またアナログ回路
構成用配置領域３４内のトランジスタはバイポーラＮＰ
Ｎ　）ランジスタ及びバイポーラＰＮＰ　）ランジスタ
が使用される。更に、アナログ・デジタル変換回路構成
用配置領域３５では、抵抗アレー以外の各ブロックはバ
イポーラトランジスタを用いて構成される。なお、５は
パッドである。

この実施例では、アナログ回路部およびアナログ・デジ
タル変換回路部にバイポーラトランジスタを使用してい
るため、アナログ回路の特性が０ＭＯ３技術よりも向上
し、アナログ・デジタル変換回路も、オペアンプ回路、
スイッチング回路の性能向上によってより高速、高精度
な変換回路が実現可能であるという利点がある。

更に、アナログ回路構成用配置領域３４にあるバイポー
ラトランジスタ、抵抗を用いて高速なＥＣＬ論理ゲート
、及びＥＣＬ、ＣＭＯＳレベル変換回路を構成すること
により、アナログ・デジタル混在回路ばかりでなく、バ
イポーラＥＣＬ論理回路からＣＭＯ３論理回路までの広
範囲な速度領域を有するデジタルセミカスタム論理ＩＣ
も実現できることは明らかである。

〔発明の効果〕

以上説明したように本発明は、半導体基板上にデジタル
回路を構成するための素子領域とアナログ回路を構成す
るための素子領域を形成するとともに、アナログ・デジ
タル信号相互の変換回路を構成するための素子領域を形
成しているので、外付は部品や設計変更が不要とされ、
従来では困難であったデジタル信号とアナログ信号の境
界領域を短期間にＩＣ化ができ、セミカスタム集積回路
の利用範囲を大巾に広げられるという効果がある。

【図面の簡単な説明】

第１図は、本発明の第１実施例の平面レイアウト図、第
２図（ａ）及び第２図（ｂ）はゲートアレー配置領域の
単位セル領域の平面図及びシンボル図、第３図はアナロ
グ回路構成用配置領域の素子配置を示した平面図、第４
図はアナログ・デジタル変換回路構成用配置領域の素子
配置を示した平面図、第５図（ａ）及び第５図（ｂ）は
本実施例で実現できるＤＡＣ，ＡＤＣの各変換回路図、
第６図は本発明の第２実施例の平面レイアウト図である
。１・・・半導体基板、２・・・ゲートアレー配置領域、
３・・・アナログ回路構成用配置領域、４・・・アナロ
グ・デジタル変換回路構成用配置領域、５・・・パッド
、６・・・単位セル領域、７・・・拡散領域開口部、８
・・・バイアスコンタクト用開口部、９・・・ゲートポ
リシリコン領域、１０・・・ＮチャネルＭＯ３）ランジ
スタ、１１・・・ＰチャネルＭＯ３Ｉ−ランジスタ、１
２・・・Ｐチャネルトランジスタアレー、１３・・・抵
抗アレー、１４・・・Ｎチャネルトランジスタアレー、
１５・・・容量アレー、１６・・・基準電圧発生ブロッ
ク、１７・・・オペアンプ回路ブロック、１８・・・ス
イッチアレー、１９・・・デコーダ回路、２０・・・カ
ウンタ構成ブロック、２１・・・抵抗アレーブロック、
２２・・・デコーダ回路入力端子、２３・・・アナログ
出力端子、２４・・・ＲＳフリップフロップ、２５・・
・ＡＮＤゲート、２６・・・シフトレジスタ、２７・・
・レジスタ、２８・・・ＤＡＣ，２９・・・アナログ入
力端子、３０・・・クロック入力端子、３１・・・スタ
ート信号入力端子、３２・・・デジタル値出力端子、３
３・・・ゲートアレー配置領域、３４・・・アナログ回
路構成用配置領域、３５・・・アナログ・デジタル変化
回路構成用配置領域。第１図第２図（ａ）第３図１９１」アレー第５図Ｒ５７ンツフフＯヤフ゛　　　ＡＮＤブでト第６図

Claims

【特許請求の範囲】

１、半導体基板上にトランジスタ、抵抗、容量等の素子
領域を配設し、これらを相互に配線することにより所望
の回路を構成可能としたセミカスタム集積回路において
、前記素子領域を、デジタル回路を構成するための素子
を配置した領域と、アナログ回路を構成するための素子
を配置した領域と、アナログ・デジタル信号相互の変換
回路を構成するための素子を配置した領域とで構成した
ことを特徴とするセミカスタム集積回路。