JPS632352A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はスタンダードセル方式大規模集積回路（ＬＳＩ
）のレイアウト技法によって構成される半導体装置にお
いて、 外部回路とインターフェースを行なうバッファ回路を基
本機能ブロックのセルを組合わせて構成することにより
、 論理設計仕様の変更に対してもより少ない種類のセルに
より、所望のバッファ回路を構成できるようにしたもの
である。

〔産業上の利用分野〕

本発明はスタンダードセル方式ＬＳＩのレイアウト技法
によって構成される半導体装置、特にバッファ回路に関
する。

（従来の技術〕 より高密度でチップ面積の小なるＬＳＩを設計するため
に、従来より各種の方式が提案されているが、その一つ
としてスタンダードセル方式が知られている。このスタ
ンダードセル方式では、何種類かの橢能ブロックを、予
めレイアウト設計したセルとしてライブラリに登録して
おぎ、与えられた論理設計仕様に基づいてこれらに対す
る配置・配′６設計を行なって、所望のＬＳＩを実現す
る。

このスタンダードセル方式はチップ毎にすべてのマスク
を作製する必要があるから、ゲートアレイと比べて開発
費や開発期間の点で不利である。

しかし、スタンダードセル方式ではセル列の間の配線領
域（チャネル）の寸法が固定されていないので、より柔
軟性に富む高密度な設計が可能で、またゲートアレイに
比べて同等の機能を小さなチップ上に実現できるので製
造コストは安くなる。

更に、このスタンダードセル方式では、ゲートアレイの
場合より多様なシステムをセミカスタムＬＳＩに１チツ
プ化でき、任意の大きさのメモリなどをＬＳＩに組込め
る特長がある。

〔発明が解決しようとする問題点〕

このスタンダードセル方式のレイアウト技法によって構
成されるＬＳＩでは、外部回路とＬＳＩ内部回路とのイ
ンターフェースを行なう入カバッファ回路、出力バッフ
７回路及び双方向の人出力バッフ７回路は、セルとして
催の内部論理セルと同様にセルライブラリに登録してお
り、入カバッフ７回路、出力バッフ７回路などの単一機
能（１つの論理回路）に対してはただ１つのパターンを
登録しており、入力インターフェースを変えたり、出力
駆動能力を変える場合には、それに応じたセルが必要に
なり、双方向の人出力バッフ７回路を作る場合の組合わ
せを考えるとセル数が非常に多く必要となってしまうと
いう問題点があった。

本発明は上記の点に鑑みて創作されたもので、少ない種
類のセルにより、多様な論理設計仕様のバッファ回路を
構成し得る半導体装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の半導体装置は、基本は能ブロックを予めレイア
ウト設計したセルとして登録してあるライブラリからの
基本機能ブロックのセルを用いて、少なくとも人カバッ
フ７回路、出力バッフ７回路及び双方向の人出力バッフ
ァ回路のうち一つ以上を有する構成としたものである。

〔作用〕

本発明のセルは、パッド、入力保護回路、入力トランジ
スタ、出力トランジスタ及びトライステート論理回路な
どの基本機能ブロックを予めレイアウト設計したもので
、各々は入力バッファ回路。

出力バッファ回路９人出力バッファ回路の回路の一部を
構成する基本機能しか有さない。

このため、入力バッファ回路、出力バッファ回路、入出
力バッファ回路は、上記の各基本機能ブロックのセルを
適宜選択してそれらを組合わせることにより、構成する
ことができる。

〔実施例〕

第１図は本発明で使用されるセルの各実施例を示す。同
図（ａ）はパッド用セル１で、外部からの入力信号が供
給され、また内部回路からの出力信号を外部へ出力する
端子である。第１図（ｂ）は入力保護回路用セル２で、
第２図（ａ）に示す如き等何回路の構成とされである。

第２図（ａ）において、入力端子と出力端子との間に抵
抗（拡散抵抗）Ｒ＋及びＲ２が直列に接続されており、
また抵抗Ｒ＋　とグランドとの間にはダイオードＤ＋が
接続され、抵抗Ｒ２と電源電圧との間にはダイオードＤ
２が接続されている。この入力保護回路は、例えばＣＭ
ＯＳインバータのゲート入力側に設けられ、電源電圧以
上及びグラウンド電位以下の大振幅の電圧がＣＭＯＳイ
ンバータに入力されて破壊されてしまうことを防止する
。

また、第１図（Ｃ）に３で示すセルは入力トランジスタ
用セルで、第２図（ｂ）に示す如く、ＰチャンネルＭＯ
８型トランジスタＱＩ及びＮヂャンネルＭＯ８型トラン
ジスタＱ２よりなる第１のＣＭＯＳトランジスタの出力
端子が、ＰチャンネルＭＯ３型トランジスタＱ３及びＮ
チャンネル〜１０Ｓ型トランジスタＱ４よりなる第２の
ＣＭＯＳトランジスタのゲート入力端子に接続される構
成とされである。

また、第１図（ｄ）及び（ｅ）に４及び５で示すセルは
、出力トランジスタ用セルで、回路構成が異なり、セル
の大きさが異なる。第２図（Ｃ）は出力トランジスタ用
セル４の等価回路を示し、この出力トランジスタはＰチ
ャンネルＭＯ８型トランジスタＱ５のゲートに入力Ａが
供給されると共に、ＮチャンネルＭＯ３型トランジスタ
Ｑ６のゲートに入力Ｂが供給され、かつ、両トランジス
タＱｓ及びＱＢの両ドレインより出力Ｘが取り出される
構成である。

これに対し、出力トランジスタ用セル５の等価回路は第
２図（ｄ）に示す如く、ＰヂャンネルＭｏＳ型トランジ
スタＱ７とＮチャンネルＭＯ３型トランジスタＱ８のゲ
ート同士、ドレイン同士が各々接続されたＣＭＯＳトラ
ンジスタ構成とされており、出力端子より２信号Ａ、Ｂ
が分岐して出力される構成とされである。

出力トランジスタ用セル４及び５は、第２図（Ｃ）及び
（ｄ）に示した等価回路かられかるように、各々２個の
ＭＯ８型トランジスタよりなるが、出力トランジスタ用
セル５は出力トランジスタ用セル４を駆動する程度の小
なる駆動能力でよいのに対し、出力トランジスタ用セル
４はＬＳＩの外部の負荷に接続されるため、比較的大な
る駆動能力が要求され、このことから、出力トランジス
タ用セル４内のトランジスタＱ５及びＱＢのゲート幅の
方が出力トランジスタ用セル５内のトランジスタＱ７及
びＱＢのゲート幅よりかなり大となる。このため、第１
図（ｄ＞及び（ｅ）に示すように、出力トランジスタ用
セル４の方が出力トランジスタ用セル５に比し大なる大
きさどなる。

また、第１図（ｆ）に示すセル６はダミー・セル、同図
（ｇ）に示すセルフはトライステート論理回路用セルを
示す。ダミー・セル６は実際には基板コンタクト用パタ
ーンで、最終のセルの大きさを所定の矩形形状とするた
めにある。トライステート論理回路用セルフの等価回路
は第２図（ｅ）に示す如く、ＰヂャンネルＭＯ３型トラ
ンジスタＱ９　、　Ｑ１２’　、　Ｑ１０及びＱ１５と
ＮチｖンネルＭｏｓ型トランジスタＱＩＯ、Ｑｕ　、　
Ｑ１０及びＱ１６とよりなる。

上記の第１図（ａ）〜（ｅ）及び（（ＩＪ）に示した各
セル１〜５及び７は、基本機能ブロックを予めレイアウ
ト設計したセルでライブラリに登録されている。また、
例えばパッド用セル１、入力保護用セル２、入力トラン
ジスタ用セル３及びダミー・セル６の幅は互いに同じ値
ａに選定されており、また出力トランジスタ用セル４，
５及びトライステート論理回路用セルフの幅は互いに同
一の［ｊｂに選定されている。しかし、このセル１〜７
の各高さは、互いに異なる。

次に、本発明のバッファ回路の構成について説明する。

第３図は入力バッフ７回路の構成図を示す。入力バッフ
７回路１０はパッド用セル１、入力保護回路用セル２及
び入力トランジスタ用セル３とが高さ方向に配列されて
構成されており、全体として高さが２で、また幅がａの
大きさのセルを構成する。

また、出力バッファ回路は、第４図に１１で示す如く、
パッド用セル１の幅方向に隣接して出力トランジスタ用
セル４が配置され、出力トランジスタ用セル４の上に出
力トランジスタ用セル５が配置され、また、パッド用セ
ル１の上にダミー・セル６が配置された構成とされであ
る。これにより、出力バッフ７回路１１は、全体として
高さがｍで、幅が（ａ＋ｂ）の大きさの矩形状のセルに
より構成される。また、出力バッファ回路１１の出力ト
ランジスタ用セル５の等価回路中、トランジスタＱ７及
びＱＢの両ドレインの共通接続点が、出力トランジスタ
用セル４の等価回路のトランジスタＱｓ　、Ｑｓの各ゲ
ートに別々に接続される構成とされである。

上記の出力バラフッ回路１１中の出力トランジスタ用セ
ル５の代りにトライステート論理回路用セルフを用いる
と、第５図に示す如きトライステート付ぎ出力バッファ
回路１２を構成することができる。このトライステート
論理回路用セルフど出力トランジスタ用セル４との間の
接続は、第２図（ｅ）に示すトライステート論理回路用
セルフの２つの出力端子を、第２図（Ｃ）に示す出力ト
ランジスタ用セル４内のトランジスタＱｓ　、　Ｑｓの
各ゲートに別々に接続することにより行なわれる。

これにより、第２図（ｅ）に示す入力Ｃがハイレベルの
ときは第２図（Ｃ）に示す入力へがハイレベル、入力Ｂ
がローレベルとなるので、トランジスタＱ５及びＱ６の
共通接続点はハイインピーダンス状態となる。−方、第
２図（ｅ）に示す入力Ｃがローレベルのときはトランジ
スタＱ＋ａ及びＱ１３がオン、トランジスタＱ１２及び
Ｑ１４がオフとなるので、第２図（Ｃ）に示す入力Ａ、
Ｂは共にトライステート論理回路用セルフの入力Ａの逆
相の信号となり、よって出力トランジスタ用セル４の出
力Ｘは上記入ノｊＡと同−論理レベルの信号となる。

また、第６図に示す如く、パッド用セル１．入力保護回
路用セル２及び入力トランジスタ用セル３を順次その高
さ方向に配置し、かつ、これに隣接して出力トランジス
タ用セル４とトライステート論理回路用セルフとを高さ
方向に配置することにより、全体として矩形形状の入出
力双方向の人出力バッフ７回路１３のセルが構成される
。

外部回路（図示せず）からの入力信号はパッド用セル１
、入力［１１回路用セル２及び入力トランジスタ用セル
３を順次通して内部回路（図示せず）へ導かれる。−方
、内部回路からの出力信号はトライステート論理回路用
セルフ、出力トランジスタ用セル４及びパッド用セル１
を順次通して外部回路へ取り出される。

このように、本発明によれば、基本機能ブロックに関す
るセル１〜５．７をライブラリに登録してあるので、例
えば０ＭＯ８，ＴＴＬ及びＥＣＬの３種類にインターフ
ェースするものとすると、出力トランジスタ用セル４は
全部で３種類でよく、またこれに出力バッファ回路の駆
動能力が異なるもの２種類とした場合は出力トランジス
タ用セル５を２種類とずればよく、合計では５種類でよ
い。

また、本発明では入出力バッフ７回路用のセルは不要で
あり、上記セル１〜４及び７０組合せにより、入出力バ
ッファ回路１３のセルを構成できる。

これに対し、従来は、入力バッファ回路、出力バッフ７
回路及び入出力バッファ回路を各々１つのセルとしてラ
イブラリに登録していたので、上記の場合は、入力バッ
フ７回路が３種類、出力バツフ７回路、トライステート
付き出力バッファ回路ともに２種類ずつ、双方向の入出
力バッファ回路を６種類用意しなければならず、セルの
数が多くなってしまう。

なお、基本機能ブロックに関するセルト〜５゜７には、
プルアップ抵抗やプルダウン抵抗が設けられていてもよ
い。また、全体の半導体装置には上記の入力バッファ回
路１０．出カバソファ回路１１、トライステート付き出
力バッファ回路１２゜人出力バッフ７回路１３のうち、
適宜必要に応じて使用されることは勿論である。

〔発明の効果〕

上述の如く、本発明によれば、基本機能ブ［１ツクを予
めレイアウト設計したセルをライブラリに登録し、これ
らを適宜組合せて所望のバッフ７回路のセルを構成する
ようにしたので、入力バッファ回路、出力バッファ回路
及び人出力バッファ回路の各々のセル全体を夫々ライブ
ラリとして登録しておいた従来に比し、少ない種類のセ
ルにより所望のバッファ回路を構成することができ、将
来、種類が増えても本発明ではその一部分の基本機能ブ
ロックの種類の追加で済み、しかも入出力バッファ回路
は基本機能ブロックのセルを適宜組合わせて構成するこ
とができるから、従来に比しライブラリに登録する種類
の追加数をはるかに少なくすることができ、よってユー
ザーの多種多様な要求に対して短い開発期間、少ない開
発費用でこれに対応した半導体装置を構成することがで
きる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明で使用されるセルの各実施例を示す図、 第２図は本発明で使用される各セルの等何回路を示す図
、 第３図は本発明による入力バッファ回路の（１４成図、 第４図は本発明による出力バッファ回路の構成図、 第５図は本発明によるトライステート付き出力バッフ７
回路の構成図、 第６図は本発明による入出力バフフッ回路の構成図であ
る。 図において、 １はパッド用セル、 ２は入力保護回路用セル、 ３は入力トランジスタ用セル、 ４．５は出力トランジスタ用セル、 ６はダミー・セル、 ７はトライステート論理回路用セル、 １０は入力バッファ回路、 １１は出力バッファ回路、 １２はトライステート付き出力バッファ回路、１３は入
出力バラフッ回路である。 ネ堅刈で矢用之東ｈセ１−各Ｗ熊帰「４余↑回第１図 （Ｃ）　　　　　　　　　　　　（ｄ）第２図 第３図　　　　　　第４図 第５図　　　　　　第６図

Claims (1)

【特許請求の範囲】
1. スタンダードセル方式大規模集積回路のレイアウト技法
   によつて構成される半導体装置において、パッド、入力
   保護回路、入力トランジスタ、出力トランジスタ及びト
   ライステート論理回路などの各基本機能ブロックを予め
   レイアウト設計したセル（１〜５，７）として登録して
   あるライブラリからの該基本機能ブロックのセルを用い
   て構成された、少なくとも入力バッファ回路（１０）、
   出力バッファ回路（１１，１２）及び双方向の入出力バ
   ッファ回路（１３）のうち一つ以上を有することを特徴
   とする半導体装置。