JPS632352A - 半導体装置 - Google Patents
半導体装置Info
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- JPS632352A JPS632352A JP14589286A JP14589286A JPS632352A JP S632352 A JPS632352 A JP S632352A JP 14589286 A JP14589286 A JP 14589286A JP 14589286 A JP14589286 A JP 14589286A JP S632352 A JPS632352 A JP S632352A
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- Japan
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- cell
- cells
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- circuit
- output
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 10
- 230000002457 bidirectional effect Effects 0.000 claims description 4
- 230000004048 modification Effects 0.000 abstract 1
- 238000012986 modification Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はスタンダードセル方式大規模集積回路(LSI
)のレイアウト技法によって構成される半導体装置にお
いて、 外部回路とインターフェースを行なうバッファ回路を基
本機能ブロックのセルを組合わせて構成することにより
、 論理設計仕様の変更に対してもより少ない種類のセルに
より、所望のバッファ回路を構成できるようにしたもの
である。
)のレイアウト技法によって構成される半導体装置にお
いて、 外部回路とインターフェースを行なうバッファ回路を基
本機能ブロックのセルを組合わせて構成することにより
、 論理設計仕様の変更に対してもより少ない種類のセルに
より、所望のバッファ回路を構成できるようにしたもの
である。
本発明はスタンダードセル方式LSIのレイアウト技法
によって構成される半導体装置、特にバッファ回路に関
する。
によって構成される半導体装置、特にバッファ回路に関
する。
(従来の技術〕
より高密度でチップ面積の小なるLSIを設計するため
に、従来より各種の方式が提案されているが、その一つ
としてスタンダードセル方式が知られている。このスタ
ンダードセル方式では、何種類かの橢能ブロックを、予
めレイアウト設計したセルとしてライブラリに登録して
おぎ、与えられた論理設計仕様に基づいてこれらに対す
る配置・配′6設計を行なって、所望のLSIを実現す
る。
に、従来より各種の方式が提案されているが、その一つ
としてスタンダードセル方式が知られている。このスタ
ンダードセル方式では、何種類かの橢能ブロックを、予
めレイアウト設計したセルとしてライブラリに登録して
おぎ、与えられた論理設計仕様に基づいてこれらに対す
る配置・配′6設計を行なって、所望のLSIを実現す
る。
このスタンダードセル方式はチップ毎にすべてのマスク
を作製する必要があるから、ゲートアレイと比べて開発
費や開発期間の点で不利である。
を作製する必要があるから、ゲートアレイと比べて開発
費や開発期間の点で不利である。
しかし、スタンダードセル方式ではセル列の間の配線領
域(チャネル)の寸法が固定されていないので、より柔
軟性に富む高密度な設計が可能で、またゲートアレイに
比べて同等の機能を小さなチップ上に実現できるので製
造コストは安くなる。
域(チャネル)の寸法が固定されていないので、より柔
軟性に富む高密度な設計が可能で、またゲートアレイに
比べて同等の機能を小さなチップ上に実現できるので製
造コストは安くなる。
更に、このスタンダードセル方式では、ゲートアレイの
場合より多様なシステムをセミカスタムLSIに1チツ
プ化でき、任意の大きさのメモリなどをLSIに組込め
る特長がある。
場合より多様なシステムをセミカスタムLSIに1チツ
プ化でき、任意の大きさのメモリなどをLSIに組込め
る特長がある。
このスタンダードセル方式のレイアウト技法によって構
成されるLSIでは、外部回路とLSI内部回路とのイ
ンターフェースを行なう入カバッファ回路、出力バッフ
7回路及び双方向の人出力バッフ7回路は、セルとして
催の内部論理セルと同様にセルライブラリに登録してお
り、入カバッフ7回路、出力バッフ7回路などの単一機
能(1つの論理回路)に対してはただ1つのパターンを
登録しており、入力インターフェースを変えたり、出力
駆動能力を変える場合には、それに応じたセルが必要に
なり、双方向の人出力バッフ7回路を作る場合の組合わ
せを考えるとセル数が非常に多く必要となってしまうと
いう問題点があった。
成されるLSIでは、外部回路とLSI内部回路とのイ
ンターフェースを行なう入カバッファ回路、出力バッフ
7回路及び双方向の人出力バッフ7回路は、セルとして
催の内部論理セルと同様にセルライブラリに登録してお
り、入カバッフ7回路、出力バッフ7回路などの単一機
能(1つの論理回路)に対してはただ1つのパターンを
登録しており、入力インターフェースを変えたり、出力
駆動能力を変える場合には、それに応じたセルが必要に
なり、双方向の人出力バッフ7回路を作る場合の組合わ
せを考えるとセル数が非常に多く必要となってしまうと
いう問題点があった。
本発明は上記の点に鑑みて創作されたもので、少ない種
類のセルにより、多様な論理設計仕様のバッファ回路を
構成し得る半導体装置を提供することを目的とする。
類のセルにより、多様な論理設計仕様のバッファ回路を
構成し得る半導体装置を提供することを目的とする。
本発明の半導体装置は、基本は能ブロックを予めレイア
ウト設計したセルとして登録してあるライブラリからの
基本機能ブロックのセルを用いて、少なくとも人カバッ
フ7回路、出力バッフ7回路及び双方向の人出力バッフ
ァ回路のうち一つ以上を有する構成としたものである。
ウト設計したセルとして登録してあるライブラリからの
基本機能ブロックのセルを用いて、少なくとも人カバッ
フ7回路、出力バッフ7回路及び双方向の人出力バッフ
ァ回路のうち一つ以上を有する構成としたものである。
本発明のセルは、パッド、入力保護回路、入力トランジ
スタ、出力トランジスタ及びトライステート論理回路な
どの基本機能ブロックを予めレイアウト設計したもので
、各々は入力バッファ回路。
スタ、出力トランジスタ及びトライステート論理回路な
どの基本機能ブロックを予めレイアウト設計したもので
、各々は入力バッファ回路。
出力バッファ回路9人出力バッファ回路の回路の一部を
構成する基本機能しか有さない。
構成する基本機能しか有さない。
このため、入力バッファ回路、出力バッファ回路、入出
力バッファ回路は、上記の各基本機能ブロックのセルを
適宜選択してそれらを組合わせることにより、構成する
ことができる。
力バッファ回路は、上記の各基本機能ブロックのセルを
適宜選択してそれらを組合わせることにより、構成する
ことができる。
第1図は本発明で使用されるセルの各実施例を示す。同
図(a)はパッド用セル1で、外部からの入力信号が供
給され、また内部回路からの出力信号を外部へ出力する
端子である。第1図(b)は入力保護回路用セル2で、
第2図(a)に示す如き等何回路の構成とされである。
図(a)はパッド用セル1で、外部からの入力信号が供
給され、また内部回路からの出力信号を外部へ出力する
端子である。第1図(b)は入力保護回路用セル2で、
第2図(a)に示す如き等何回路の構成とされである。
第2図(a)において、入力端子と出力端子との間に抵
抗(拡散抵抗)R+及びR2が直列に接続されており、
また抵抗R+ とグランドとの間にはダイオードD+が
接続され、抵抗R2と電源電圧との間にはダイオードD
2が接続されている。この入力保護回路は、例えばCM
OSインバータのゲート入力側に設けられ、電源電圧以
上及びグラウンド電位以下の大振幅の電圧がCMOSイ
ンバータに入力されて破壊されてしまうことを防止する
。
抗(拡散抵抗)R+及びR2が直列に接続されており、
また抵抗R+ とグランドとの間にはダイオードD+が
接続され、抵抗R2と電源電圧との間にはダイオードD
2が接続されている。この入力保護回路は、例えばCM
OSインバータのゲート入力側に設けられ、電源電圧以
上及びグラウンド電位以下の大振幅の電圧がCMOSイ
ンバータに入力されて破壊されてしまうことを防止する
。
また、第1図(C)に3で示すセルは入力トランジスタ
用セルで、第2図(b)に示す如く、PチャンネルMO
8型トランジスタQI及びNヂャンネルMO8型トラン
ジスタQ2よりなる第1のCMOSトランジスタの出力
端子が、PチャンネルMO3型トランジスタQ3及びN
チャンネル〜10S型トランジスタQ4よりなる第2の
CMOSトランジスタのゲート入力端子に接続される構
成とされである。
用セルで、第2図(b)に示す如く、PチャンネルMO
8型トランジスタQI及びNヂャンネルMO8型トラン
ジスタQ2よりなる第1のCMOSトランジスタの出力
端子が、PチャンネルMO3型トランジスタQ3及びN
チャンネル〜10S型トランジスタQ4よりなる第2の
CMOSトランジスタのゲート入力端子に接続される構
成とされである。
また、第1図(d)及び(e)に4及び5で示すセルは
、出力トランジスタ用セルで、回路構成が異なり、セル
の大きさが異なる。第2図(C)は出力トランジスタ用
セル4の等価回路を示し、この出力トランジスタはPチ
ャンネルMO8型トランジスタQ5のゲートに入力Aが
供給されると共に、NチャンネルMO3型トランジスタ
Q6のゲートに入力Bが供給され、かつ、両トランジス
タQs及びQBの両ドレインより出力Xが取り出される
構成である。
、出力トランジスタ用セルで、回路構成が異なり、セル
の大きさが異なる。第2図(C)は出力トランジスタ用
セル4の等価回路を示し、この出力トランジスタはPチ
ャンネルMO8型トランジスタQ5のゲートに入力Aが
供給されると共に、NチャンネルMO3型トランジスタ
Q6のゲートに入力Bが供給され、かつ、両トランジス
タQs及びQBの両ドレインより出力Xが取り出される
構成である。
これに対し、出力トランジスタ用セル5の等価回路は第
2図(d)に示す如く、PヂャンネルMoS型トランジ
スタQ7とNチャンネルMO3型トランジスタQ8のゲ
ート同士、ドレイン同士が各々接続されたCMOSトラ
ンジスタ構成とされており、出力端子より2信号A、B
が分岐して出力される構成とされである。
2図(d)に示す如く、PヂャンネルMoS型トランジ
スタQ7とNチャンネルMO3型トランジスタQ8のゲ
ート同士、ドレイン同士が各々接続されたCMOSトラ
ンジスタ構成とされており、出力端子より2信号A、B
が分岐して出力される構成とされである。
出力トランジスタ用セル4及び5は、第2図(C)及び
(d)に示した等価回路かられかるように、各々2個の
MO8型トランジスタよりなるが、出力トランジスタ用
セル5は出力トランジスタ用セル4を駆動する程度の小
なる駆動能力でよいのに対し、出力トランジスタ用セル
4はLSIの外部の負荷に接続されるため、比較的大な
る駆動能力が要求され、このことから、出力トランジス
タ用セル4内のトランジスタQ5及びQBのゲート幅の
方が出力トランジスタ用セル5内のトランジスタQ7及
びQBのゲート幅よりかなり大となる。このため、第1
図(d>及び(e)に示すように、出力トランジスタ用
セル4の方が出力トランジスタ用セル5に比し大なる大
きさどなる。
(d)に示した等価回路かられかるように、各々2個の
MO8型トランジスタよりなるが、出力トランジスタ用
セル5は出力トランジスタ用セル4を駆動する程度の小
なる駆動能力でよいのに対し、出力トランジスタ用セル
4はLSIの外部の負荷に接続されるため、比較的大な
る駆動能力が要求され、このことから、出力トランジス
タ用セル4内のトランジスタQ5及びQBのゲート幅の
方が出力トランジスタ用セル5内のトランジスタQ7及
びQBのゲート幅よりかなり大となる。このため、第1
図(d>及び(e)に示すように、出力トランジスタ用
セル4の方が出力トランジスタ用セル5に比し大なる大
きさどなる。
また、第1図(f)に示すセル6はダミー・セル、同図
(g)に示すセルフはトライステート論理回路用セルを
示す。ダミー・セル6は実際には基板コンタクト用パタ
ーンで、最終のセルの大きさを所定の矩形形状とするた
めにある。トライステート論理回路用セルフの等価回路
は第2図(e)に示す如く、PヂャンネルMO3型トラ
ンジスタQ9 、 Q12’ 、 Q10及びQ15と
NチvンネルMos型トランジスタQIO、Qu 、
Q10及びQ16とよりなる。
(g)に示すセルフはトライステート論理回路用セルを
示す。ダミー・セル6は実際には基板コンタクト用パタ
ーンで、最終のセルの大きさを所定の矩形形状とするた
めにある。トライステート論理回路用セルフの等価回路
は第2図(e)に示す如く、PヂャンネルMO3型トラ
ンジスタQ9 、 Q12’ 、 Q10及びQ15と
NチvンネルMos型トランジスタQIO、Qu 、
Q10及びQ16とよりなる。
上記の第1図(a)〜(e)及び((IJ)に示した各
セル1〜5及び7は、基本機能ブロックを予めレイアウ
ト設計したセルでライブラリに登録されている。また、
例えばパッド用セル1、入力保護用セル2、入力トラン
ジスタ用セル3及びダミー・セル6の幅は互いに同じ値
aに選定されており、また出力トランジスタ用セル4,
5及びトライステート論理回路用セルフの幅は互いに同
一の[jbに選定されている。しかし、このセル1〜7
の各高さは、互いに異なる。
セル1〜5及び7は、基本機能ブロックを予めレイアウ
ト設計したセルでライブラリに登録されている。また、
例えばパッド用セル1、入力保護用セル2、入力トラン
ジスタ用セル3及びダミー・セル6の幅は互いに同じ値
aに選定されており、また出力トランジスタ用セル4,
5及びトライステート論理回路用セルフの幅は互いに同
一の[jbに選定されている。しかし、このセル1〜7
の各高さは、互いに異なる。
次に、本発明のバッファ回路の構成について説明する。
第3図は入力バッフ7回路の構成図を示す。入力バッフ
7回路10はパッド用セル1、入力保護回路用セル2及
び入力トランジスタ用セル3とが高さ方向に配列されて
構成されており、全体として高さが2で、また幅がaの
大きさのセルを構成する。
7回路10はパッド用セル1、入力保護回路用セル2及
び入力トランジスタ用セル3とが高さ方向に配列されて
構成されており、全体として高さが2で、また幅がaの
大きさのセルを構成する。
また、出力バッファ回路は、第4図に11で示す如く、
パッド用セル1の幅方向に隣接して出力トランジスタ用
セル4が配置され、出力トランジスタ用セル4の上に出
力トランジスタ用セル5が配置され、また、パッド用セ
ル1の上にダミー・セル6が配置された構成とされであ
る。これにより、出力バッフ7回路11は、全体として
高さがmで、幅が(a+b)の大きさの矩形状のセルに
より構成される。また、出力バッファ回路11の出力ト
ランジスタ用セル5の等価回路中、トランジスタQ7及
びQBの両ドレインの共通接続点が、出力トランジスタ
用セル4の等価回路のトランジスタQs 、Qsの各ゲ
ートに別々に接続される構成とされである。
パッド用セル1の幅方向に隣接して出力トランジスタ用
セル4が配置され、出力トランジスタ用セル4の上に出
力トランジスタ用セル5が配置され、また、パッド用セ
ル1の上にダミー・セル6が配置された構成とされであ
る。これにより、出力バッフ7回路11は、全体として
高さがmで、幅が(a+b)の大きさの矩形状のセルに
より構成される。また、出力バッファ回路11の出力ト
ランジスタ用セル5の等価回路中、トランジスタQ7及
びQBの両ドレインの共通接続点が、出力トランジスタ
用セル4の等価回路のトランジスタQs 、Qsの各ゲ
ートに別々に接続される構成とされである。
上記の出力バラフッ回路11中の出力トランジスタ用セ
ル5の代りにトライステート論理回路用セルフを用いる
と、第5図に示す如きトライステート付ぎ出力バッファ
回路12を構成することができる。このトライステート
論理回路用セルフど出力トランジスタ用セル4との間の
接続は、第2図(e)に示すトライステート論理回路用
セルフの2つの出力端子を、第2図(C)に示す出力ト
ランジスタ用セル4内のトランジスタQs 、 Qsの
各ゲートに別々に接続することにより行なわれる。
ル5の代りにトライステート論理回路用セルフを用いる
と、第5図に示す如きトライステート付ぎ出力バッファ
回路12を構成することができる。このトライステート
論理回路用セルフど出力トランジスタ用セル4との間の
接続は、第2図(e)に示すトライステート論理回路用
セルフの2つの出力端子を、第2図(C)に示す出力ト
ランジスタ用セル4内のトランジスタQs 、 Qsの
各ゲートに別々に接続することにより行なわれる。
これにより、第2図(e)に示す入力Cがハイレベルの
ときは第2図(C)に示す入力へがハイレベル、入力B
がローレベルとなるので、トランジスタQ5及びQ6の
共通接続点はハイインピーダンス状態となる。−方、第
2図(e)に示す入力Cがローレベルのときはトランジ
スタQ+a及びQ13がオン、トランジスタQ12及び
Q14がオフとなるので、第2図(C)に示す入力A、
Bは共にトライステート論理回路用セルフの入力Aの逆
相の信号となり、よって出力トランジスタ用セル4の出
力Xは上記入ノjAと同−論理レベルの信号となる。
ときは第2図(C)に示す入力へがハイレベル、入力B
がローレベルとなるので、トランジスタQ5及びQ6の
共通接続点はハイインピーダンス状態となる。−方、第
2図(e)に示す入力Cがローレベルのときはトランジ
スタQ+a及びQ13がオン、トランジスタQ12及び
Q14がオフとなるので、第2図(C)に示す入力A、
Bは共にトライステート論理回路用セルフの入力Aの逆
相の信号となり、よって出力トランジスタ用セル4の出
力Xは上記入ノjAと同−論理レベルの信号となる。
また、第6図に示す如く、パッド用セル1.入力保護回
路用セル2及び入力トランジスタ用セル3を順次その高
さ方向に配置し、かつ、これに隣接して出力トランジス
タ用セル4とトライステート論理回路用セルフとを高さ
方向に配置することにより、全体として矩形形状の入出
力双方向の人出力バッフ7回路13のセルが構成される
。
路用セル2及び入力トランジスタ用セル3を順次その高
さ方向に配置し、かつ、これに隣接して出力トランジス
タ用セル4とトライステート論理回路用セルフとを高さ
方向に配置することにより、全体として矩形形状の入出
力双方向の人出力バッフ7回路13のセルが構成される
。
外部回路(図示せず)からの入力信号はパッド用セル1
、入力[11回路用セル2及び入力トランジスタ用セル
3を順次通して内部回路(図示せず)へ導かれる。−方
、内部回路からの出力信号はトライステート論理回路用
セルフ、出力トランジスタ用セル4及びパッド用セル1
を順次通して外部回路へ取り出される。
、入力[11回路用セル2及び入力トランジスタ用セル
3を順次通して内部回路(図示せず)へ導かれる。−方
、内部回路からの出力信号はトライステート論理回路用
セルフ、出力トランジスタ用セル4及びパッド用セル1
を順次通して外部回路へ取り出される。
このように、本発明によれば、基本機能ブロックに関す
るセル1〜5.7をライブラリに登録してあるので、例
えば0MO8,TTL及びECLの3種類にインターフ
ェースするものとすると、出力トランジスタ用セル4は
全部で3種類でよく、またこれに出力バッファ回路の駆
動能力が異なるもの2種類とした場合は出力トランジス
タ用セル5を2種類とずればよく、合計では5種類でよ
い。
るセル1〜5.7をライブラリに登録してあるので、例
えば0MO8,TTL及びECLの3種類にインターフ
ェースするものとすると、出力トランジスタ用セル4は
全部で3種類でよく、またこれに出力バッファ回路の駆
動能力が異なるもの2種類とした場合は出力トランジス
タ用セル5を2種類とずればよく、合計では5種類でよ
い。
また、本発明では入出力バッフ7回路用のセルは不要で
あり、上記セル1〜4及び70組合せにより、入出力バ
ッファ回路13のセルを構成できる。
あり、上記セル1〜4及び70組合せにより、入出力バ
ッファ回路13のセルを構成できる。
これに対し、従来は、入力バッファ回路、出力バッフ7
回路及び入出力バッファ回路を各々1つのセルとしてラ
イブラリに登録していたので、上記の場合は、入力バッ
フ7回路が3種類、出力バツフ7回路、トライステート
付き出力バッファ回路ともに2種類ずつ、双方向の入出
力バッファ回路を6種類用意しなければならず、セルの
数が多くなってしまう。
回路及び入出力バッファ回路を各々1つのセルとしてラ
イブラリに登録していたので、上記の場合は、入力バッ
フ7回路が3種類、出力バツフ7回路、トライステート
付き出力バッファ回路ともに2種類ずつ、双方向の入出
力バッファ回路を6種類用意しなければならず、セルの
数が多くなってしまう。
なお、基本機能ブロックに関するセルト〜5゜7には、
プルアップ抵抗やプルダウン抵抗が設けられていてもよ
い。また、全体の半導体装置には上記の入力バッファ回
路10.出カバソファ回路11、トライステート付き出
力バッファ回路12゜人出力バッフ7回路13のうち、
適宜必要に応じて使用されることは勿論である。
プルアップ抵抗やプルダウン抵抗が設けられていてもよ
い。また、全体の半導体装置には上記の入力バッファ回
路10.出カバソファ回路11、トライステート付き出
力バッファ回路12゜人出力バッフ7回路13のうち、
適宜必要に応じて使用されることは勿論である。
上述の如く、本発明によれば、基本機能ブ[1ツクを予
めレイアウト設計したセルをライブラリに登録し、これ
らを適宜組合せて所望のバッフ7回路のセルを構成する
ようにしたので、入力バッファ回路、出力バッファ回路
及び人出力バッファ回路の各々のセル全体を夫々ライブ
ラリとして登録しておいた従来に比し、少ない種類のセ
ルにより所望のバッファ回路を構成することができ、将
来、種類が増えても本発明ではその一部分の基本機能ブ
ロックの種類の追加で済み、しかも入出力バッファ回路
は基本機能ブロックのセルを適宜組合わせて構成するこ
とができるから、従来に比しライブラリに登録する種類
の追加数をはるかに少なくすることができ、よってユー
ザーの多種多様な要求に対して短い開発期間、少ない開
発費用でこれに対応した半導体装置を構成することがで
きる等の特長を有するものである。
めレイアウト設計したセルをライブラリに登録し、これ
らを適宜組合せて所望のバッフ7回路のセルを構成する
ようにしたので、入力バッファ回路、出力バッファ回路
及び人出力バッファ回路の各々のセル全体を夫々ライブ
ラリとして登録しておいた従来に比し、少ない種類のセ
ルにより所望のバッファ回路を構成することができ、将
来、種類が増えても本発明ではその一部分の基本機能ブ
ロックの種類の追加で済み、しかも入出力バッファ回路
は基本機能ブロックのセルを適宜組合わせて構成するこ
とができるから、従来に比しライブラリに登録する種類
の追加数をはるかに少なくすることができ、よってユー
ザーの多種多様な要求に対して短い開発期間、少ない開
発費用でこれに対応した半導体装置を構成することがで
きる等の特長を有するものである。
第1図は本発明で使用されるセルの各実施例を示す図、
第2図は本発明で使用される各セルの等何回路を示す図
、 第3図は本発明による入力バッファ回路の(14成図、 第4図は本発明による出力バッファ回路の構成図、 第5図は本発明によるトライステート付き出力バッフ7
回路の構成図、 第6図は本発明による入出力バフフッ回路の構成図であ
る。 図において、 1はパッド用セル、 2は入力保護回路用セル、 3は入力トランジスタ用セル、 4.5は出力トランジスタ用セル、 6はダミー・セル、 7はトライステート論理回路用セル、 10は入力バッファ回路、 11は出力バッファ回路、 12はトライステート付き出力バッファ回路、13は入
出力バラフッ回路である。 ネ堅刈で矢用之東hセ1−各W熊帰「4余↑回第1図 (C) (d)第2図 第3図 第4図 第5図 第6図
、 第3図は本発明による入力バッファ回路の(14成図、 第4図は本発明による出力バッファ回路の構成図、 第5図は本発明によるトライステート付き出力バッフ7
回路の構成図、 第6図は本発明による入出力バフフッ回路の構成図であ
る。 図において、 1はパッド用セル、 2は入力保護回路用セル、 3は入力トランジスタ用セル、 4.5は出力トランジスタ用セル、 6はダミー・セル、 7はトライステート論理回路用セル、 10は入力バッファ回路、 11は出力バッファ回路、 12はトライステート付き出力バッファ回路、13は入
出力バラフッ回路である。 ネ堅刈で矢用之東hセ1−各W熊帰「4余↑回第1図 (C) (d)第2図 第3図 第4図 第5図 第6図
Claims (1)
- スタンダードセル方式大規模集積回路のレイアウト技法
によつて構成される半導体装置において、パッド、入力
保護回路、入力トランジスタ、出力トランジスタ及びト
ライステート論理回路などの各基本機能ブロックを予め
レイアウト設計したセル(1〜5,7)として登録して
あるライブラリからの該基本機能ブロックのセルを用い
て構成された、少なくとも入力バッファ回路(10)、
出力バッファ回路(11,12)及び双方向の入出力バ
ッファ回路(13)のうち一つ以上を有することを特徴
とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14589286A JPS632352A (ja) | 1986-06-20 | 1986-06-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14589286A JPS632352A (ja) | 1986-06-20 | 1986-06-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS632352A true JPS632352A (ja) | 1988-01-07 |
Family
ID=15395463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14589286A Pending JPS632352A (ja) | 1986-06-20 | 1986-06-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS632352A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05315448A (ja) * | 1992-04-27 | 1993-11-26 | Nec Corp | 集積回路装置およびそのレイアウト方法 |
JP2011091084A (ja) * | 2009-10-20 | 2011-05-06 | Nec Corp | 半導体装置、およびインターフェースセルの配置方法 |
US8664555B2 (en) | 2010-10-04 | 2014-03-04 | Lsis Co., Ltd. | Trip button mechanism of external handle for circuit breaker |
-
1986
- 1986-06-20 JP JP14589286A patent/JPS632352A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05315448A (ja) * | 1992-04-27 | 1993-11-26 | Nec Corp | 集積回路装置およびそのレイアウト方法 |
JP2011091084A (ja) * | 2009-10-20 | 2011-05-06 | Nec Corp | 半導体装置、およびインターフェースセルの配置方法 |
US8664555B2 (en) | 2010-10-04 | 2014-03-04 | Lsis Co., Ltd. | Trip button mechanism of external handle for circuit breaker |
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