JP2004103793A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】ＭＯＳトランジスタやバイポーラトランジスタといった各種半導体素子を１つのチップに集積化した複合ＩＣであっても、試作期間が短く、従って開発コストを低減することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１の主面に形成される各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅ，５ａが、トレンチ６によって絶縁分離されてなる半導体装置１００であって、各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅ，５ａが形成される各領域２，３，４，５には、それぞれ共通する拡散構造が形成され、各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅ，５ａは、前記拡散構造に形成されたトレンチ６によって各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅ，５ａの大きさが確定され、各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅ，５ａが周囲から絶縁分離される。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板の主面に形成された複数の半導体素子がトレンチによって絶縁分離されてなる半導体装置およびその製造方法に関するもので、特に、アナログ素子やパワー素子を集積化した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の小型化および多機能化のために、デジタル素子であるＣＭＯＳトランジスタ、アナログ素子であるバイポーラトランジスタ、パワー素子であるＬＤＭＯＳトランジスタといった種類の異なる半導体素子を、１つのチップに集積化した複合ＩＣが用いられている。この複合ＩＣにおいては、半導体素子間の電気干渉による誤動作を防止するために、近年ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用い、半導体素子間にトレンチを形成して各半導体素子を絶縁分離するトレンチ分離構造が実用化されている。
【０００３】
この各半導体素子が絶縁分離された複合ＩＣを製造するためには、最初に、ＳＯＩ基板の各半導体素子の形成領域をトレンチによって絶縁分離しておき、その後、各半導体素子の形成領域にＣＭＯＳトランジスタ、バイポーラトランジスタ、ＬＤＭＯＳトランジスタといった個々の半導体素子を作り込んでいく。
【０００４】
【発明が解決しようとする課題】
ＳＯＩ基板の採用とトレンチ分離構造によって、前記の複合ＩＣにおいては、各半導体素子間の相互干渉を防止することができる。
【０００５】
一方、複合ＩＣにおいては、ＭＯＳトランジスタやバイポーラトランジスタといった製造工程の異なる各種半導体素子を１つのチップに集積する関係上、長い試作期間が必要である。近年、ＳＯＩ基板とトレンチ分離構造の採用や、集積化される半導体素子が多様化して製造工程が益々複雑になっており、試作期間はさらに長期化する傾向にある。このため、個々の複合ＩＣの開発期間が長期化して、工数に係わる開発コストが増大するといった問題が発生している。
【０００６】
そこで本発明の目的は、ＭＯＳトランジスタやバイポーラトランジスタといった各種半導体素子を１つのチップに集積化した複合ＩＣであっても、試作期間が短く、従って開発コストを低減することのできる半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の半導体装置は、半導体基板の主面に形成される半導体素子が、トレンチによって絶縁分離されてなる半導体装置であって、前記半導体素子が形成される領域には、前記半導体素子より大きな拡散構造が形成され、前記半導体素子は、前記拡散構造に形成されたトレンチによって大きさが確定され、周囲から絶縁分離されることを特徴としている。
【０００８】
また、請求項２に記載の半導体装置は、半導体基板の主面に形成される同じ種類で複数の半導体素子が、トレンチによって絶縁分離されてなる半導体装置であって、前記同じ種類で複数の半導体素子が形成される領域には、前記同じ種類で複数の半導体素子に共通する拡散構造が形成され、前記同じ種類で複数の半導体素子は、前記拡散構造に形成されたトレンチによって各半導体素子の大きさが確定され、各半導体素子が周囲から絶縁分離されることを特徴としている。
【０００９】
半導体装置においては、最適特性を得るために、あるいは様々な規格に対応するために、そこに形成される半導体素子の大きさを変えて試験する必要がある。
【００１０】
半導体装置の中には、同じ種類で複数の半導体素子を有する半導体装置があるが、このような半導体装置においても、そこに形成される同じ種類の各半導体素子が、大きさを変えて試験される。このような半導体装置の試作に対して、本発明の半導体装置では、半導体基板に形成された大きなあるいは共通する拡散構造から、同じ種類の半導体素子がトレンチによって‘切り分け’形成される。このトレンチによる半導体素子の切り分けは、得られた各半導体素子の周囲からの絶縁分離も兼ねている。
【００１１】
請求項１と２に記載の本発明の半導体装置では、１つの大きなあるいは共通する拡散構造を用いて、同じ種類で任意の大きさの半導体素子を、容易に切り分け形成することができる。これによって、半導体装置の試作期間を短縮することができ、工数に係わる開発コストも低減することができる。
【００１２】
また、本発明では、同じ種類の半導体素子が統合されて１つの拡散構造に形成されるため、このような拡散構造が形成された半導体基板をプラットフォームとして、そこから種々の半導体装置を製造することができる。このように、本発明の半導体装置においては拡散構造が形成された半導体基板のプラットフォーム化が実現され、これによって製造コストを低減することができる。
【００１３】
請求項３に記載の発明は、前記半導体基板がＳＯＩ基板であることを特徴としている。これによれば、ＳＯＩ基板の埋め込み絶縁層とトレンチによって、中に形成される半導体素子を完全に絶縁分離することができる。
【００１４】
請求項４に記載の発明は、前記ＳＯＩ基板の絶縁層上に形成される半導体層が、５μｍ以下であることを特徴としている。これによれば、半導体層が薄いため、形成したトレンチの埋め込みが容易になる。
【００１５】
請求項５に記載の発明は、前記トレンチが、ＢＰＳＧによって埋め込まれることを特徴としている。これによれば、形成した各半導体素子への配線のための層間絶縁膜と、トレンチの埋め込みの絶縁膜とを、同じＢＰＳＧで共通化できる。これによって製造工程が短縮でき、製造コストを低減できる。
【００１６】
請求項６に記載の発明は、前記拡散構造が、拡散領域の繰り返しパターンを有することを特徴としている。これによれば、繰り返しパターンを単位ユニットとして、切り分け形成される各半導体素子の大きさを、容易に確定することができる。
【００１７】
請求項７に記載の発明は、前記拡散構造が、ストライプ形状のパターンを有する拡散領域からなることを特徴としている。これによれば、トレンチによって切り分け形成される各半導体素子の大きさを容易に確定することができ、半導体装置の設計が容易になる。
【００１８】
請求項８と９に記載の発明は、前記半導体素子が、アナログ信号を処理するアナログ素子であることを特徴としている。このようなアナログ素子として、例えば、バイポーラトランジスタがある。
【００１９】
請求項１０と１１に記載の発明は、前記半導体素子が、電力を制御するパワー素子であることを特徴としている。このようなパワー素子として、例えば、ＬＤＭＯＳトランジスタがある。
【００２０】
請求項８〜１１に記載されるように、本発明の半導体装置においては、前記半導体素子がアナログ素子またパワー素子である場合に効果的である。
【００２１】
半導体素子がデジタル素子の場合には、例えばＣＭＯＳトランジスタのゲートアレイに見られるように、一定の大きさの素子を予め多数形成した半導体基板をプラットフォームにして、配線により必要な素子を接続して回路を構成することができる。これによって、試作期間の短縮することができ、開発コストも低減することができる。しかしながらアナログ素子やパワー素子の場合には、一般的に、回路で使用されている素子毎に、電流容量等が異なっている。このため、デジタル素子のゲートアレイのように、一定の大きさの素子を予め用意しておくことはできない。
【００２２】
本発明の半導体装置においては、拡散構造が形成された半導体基板をプラットフォームとして、ここから半導体素子がトレンチによって切り分け形成される。従って、半導体素子がアナログ素子やパワー素子であっても、前記プラットフォームから任意の大きさの半導体素子、例えば任意の電流容量を持つアナログ素子やパワー素子を形成することができる。従って、アナログ素子やパワー素子を有する半導体装置であっても、試作期間を短縮することができ、工数に係わる開発コストも低減することができる。また、プラットフォーム化が実現され、これによっても製造コストを低減することができる。
【００２３】
請求項１２に記載の発明は、前記半導体装置が、種類の異なる半導体素子を１つのチップに集積化した、複合ＩＣであることを特徴としている。
【００２４】
本発明によれば、半導体装置が、デジタル素子、アナログ素子、パワー素子等の種類の異なる半導体素子を１つのチップに集積化した複合ＩＣであっても、試作期間を短縮することができ、工数に係わる開発コストも低減することができる。また、プラットフォーム化が実現され、これによっても製造コストを低減することができる。
【００２５】
請求項１３〜２４に記載の発明は、前記の半導体装置の製造方法に関するものである。
【００２６】
請求項１３に記載の発明は、半導体基板の主面に形成される半導体素子が、トレンチによって絶縁分離されてなる半導体装置の製造方法において、前記半導体基板の主面の前記半導体素子を形成する領域に、前記半導体素子より大きな拡散構造を形成する拡散工程と、前記拡散構造が形成された半導体基板の主面にトレンチを形成して、前記半導体素子の大きさを確定すると共に、前記半導体素子を周囲から絶縁分離する分離工程と、前記絶縁分離された半導体素子に配線を接続する配線工程とを有することを特徴としている。
【００２７】
また、請求項１４に記載の発明は、半導体基板の主面に形成される同じ種類で複数の半導体素子が、トレンチによって絶縁分離されてなる半導体装置の製造方法において、前記半導体基板の主面の前記同じ種類で複数の半導体素子を形成する領域に、前記同じ種類で複数の半導体素子に共通する拡散構造を形成する拡散工程と、前記拡散構造が形成された半導体基板の主面にトレンチを形成して、前記同じ種類で複数の半導体素子における各半導体素子の大きさを確定すると共に、各半導体素子を周囲から絶縁分離する分離工程と、前記絶縁分離された各半導体素子に配線を接続する配線工程とを有することを特徴としている。
【００２８】
従来の半導体装置の製造方法においては、最初に各半導体素子の形成領域をトレンチによって絶縁分離し、その後で前記各半導体素子の形成領域に個々の半導体素子を作り込んでいく。
【００２９】
一方、請求項１３と１４に記載の本発明の製造方法によれば、最初に半導体素子を形成する領域に拡散構造を形成し、その後でトレンチを形成して、各半導体素子を切り分け形成すると共に、各半導体素子を周囲から絶縁分離する。以上のように切り分け形成した各半導体素子に、最後に、配線を接続する。
【００３０】
本発明で用いたトレンチによる絶縁分離は、ＰＮ接合分離のような拡散を用いた電気的な分離とは異なり、機械的に細溝を掘って半導体素子を分離するものである。このため、本発明の製造方法においては、拡散工程の後にトレンチによる分離工程を持ってくることができる。このようにして、本発明の製造方法においては、半導体装置に形成される同じ種類の半導体素子の形成領域を１つの拡散構造にプラットフォーム化し、トレンチの形成を拡散工程の後にして半導体素子の形成と絶縁分離を一体化している。これによって、前記した試作期間が短く、開発コストや製造コストが低減された半導体装置を得ることができる。
【００３１】
請求項１５〜２４に記載の発明も半導体装置の製造方法に関するものであり、前述の請求項３〜１２に記載した半導体装置を得ることができる。得られた半導体装置の効果は同様であるので、その説明は省略する。
【００３２】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法を、図に基づいて説明する。
【００３３】
（第１の実施形態）
図１（ａ），（ｂ）に、第１の実施形態における半導体装置１００の平面模式図を示す。図１（ａ）は、拡散構造の形成が終了した半導体基板１の一チップ部からなる半導体装置１００で、図１（ｂ）は、トレンチ形成が終了して各半導体素子の大きさが確定し、各半導体素子が周囲から絶縁分離された半導体装置１００である。
【００３４】
図２（ａ），（ｂ）には、図１（ａ）におけるＡ−ＡおよびＢ−Ｂ断面図を、図３（ａ），（ｂ）には、図１（ａ）におけるＣ−ＣおよびＤ−Ｄ断面図を、図４（ａ），（ｂ）には、図１（ａ）におけるＥ−ＥおよびＦ−Ｆ断面図をそれぞれ示す。また、図２（ｃ），（ｄ）には、図１（ｂ）におけるＡ’−Ａ’およびＢ’−Ｂ’断面図を、図３（ｃ），（ｄ）には、図１（ｂ）におけるＣ’−Ｃ’およびＤ’−Ｄ’断面図を、図４（ｃ），（ｄ）には、図１（ｂ）におけるＥ’−Ｅ’およびＦ’−Ｆ’断面図をそれぞれ示す。
【００３５】
図１（ａ），（ｂ）の半導体装置１００は半導体基板１に形成されているが、図２（ａ）〜図４（ａ）の断面図に示すように、本実施形態の半導体基板１はＳＯＩ基板である。図中の符号１１はシリコン（Ｓｉ）基板であり、符号１２が絶縁層である。本実施形態の半導体基板１では、絶縁層１２の上に高濃度ｎ型拡散層１３が形成され、さらにその上に低濃度ｎ型拡散層１４が形成された基板を用いている。ＳＯＩ基板１における高濃度ｎ型拡散層１３と低濃度ｎ型拡散層１４からなるＳＯＩ層の厚みは、約１０μｍである。
【００３６】
図１（ａ）において、点線で囲った各領域は、同じ種類の半導体素子を形成する領域を示す。符号２と３は、アナログ素子であるバイポーラトランジスタの形成領域を、符号４は、パワー素子であるＬＤＭＯＳトランジスタの形成領域を、符号５は、デジタル素子であるＣＭＯＳトランジスタの形成領域を示す。
【００３７】
バイポーラトランジスタの形成領域２には、ストライプ形状の拡散領域２０，２１が、バイポーラトランジスタの形成領域３には、ストライプ形状の拡散領域３０，３１が、ＬＤＭＯＳトランジスタの形成領域４には、ストライプ形状の拡散領域４０，４１がそれぞれ配置されている。ＣＭＯＳトランジスタの形成領域５にも同様のストライプ形状の拡散領域が配置されるが、簡単化のために図示は省略してある。これらストライプ形状の拡散領域２０，２１，３０，３１，４０，４１は、図１（ａ）に示すように、各半導体素子の形成領域２，３，４において、繰り返しパターンからなる拡散構造を構成している。
【００３８】
図１（ｂ）では、バイポーラトランジスタの形成領域２が図中の実線で示すトレンチ６によって切り分けられて、４個のバイポーラトランジスタ２ａ，２ｂ，２ｃ，２ｄが形成される。同じように、バイポーラトランジスタの形成領域３がトレンチ６によって切り分けられて、４個のバイポーラトランジスタ３ａ，３ｂ，３ｃ，３ｄが形成され、ＬＤＭＯＳトランジスタの形成領域４がトレンチ６によって切り分けられて、５個のＬＤＭＯＳトランジスタ４ａ，４ｂ，４ｃ，４ｄ，４ｅが形成される。図中の実線で示したトレンチ６によって囲まれた部分が、切り分けられた各半導体素子である。一方、トレンチ６によって囲まれていない部分は、無効にした拡散領域である。バイポーラトランジスタの形成領域２，３およびＬＤＭＯＳトランジスタの形成領域４では、必要な電流容量に応じた大きさに、各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅが切り分けられている。また、ＣＭＯＳトランジスタの形成領域５では、同じ様にトレンチ６によって切り分けられて、同じ大きさのＣＭＯＳトランジスタ５ａが形成される。
【００３９】
各半導体素子を切り分け形成するトレンチ６は、図２（ｃ），（ｄ）〜図４（ｃ），（ｄ）の断面図に示すように、各拡散領域を分離しているＬＯＣＯＳ７の位置で、基板の絶縁層１２に到達する深さに形成される。また、トレンチには側壁絶縁層が形成されており、多結晶シリコンやＢＰＳＧが埋め込まれて、中に取り囲んだ各半導体素子を、周囲から絶縁分離している。
【００４０】
本実施形態においては、半導体基板１の絶縁層１２の上に形成された高濃度ｎ型拡散層１３および低濃度ｎ型拡散層１４に、トレンチ６によって切り分けられて各半導体素子が形成される。従って、本実施形態の場合には図２（ｃ），（ｄ）〜図４（ｃ），（ｄ）に示すように、トレンチ６はＰＮ接合を横切ることがなく、接合リーク等の心配がない。一方、半導体基板１の絶縁層１２の上にｐ型拡散層とｎ型拡散層がある場合には、トレンチ６がＰＮ接合を横切るため、トレンチの側壁に不活性化処理（例えばＣＤＥ、犠牲酸化、水素処理）を行なう。
【００４１】
図１（ａ）に示すバイポーラトランジスタの形成領域２は、横型ＰＮＰバイポーラトランジスタを形成する領域である。この形成領域２では、エミッタおよびコレクタとなるストライプ形状の拡散領域２１が、長辺を隣合わせて一列に並んでいる。また、これら一列に並んだ拡散領域２１の一方の短辺側に、ベースとなる拡散領域２０が、短辺を隣合わせて一列に並んでいる。このようにして、横型ＰＮＰバイポーラトランジスタの形成領域２では、拡散領域２０，２１が、全体として、繰り返しパターンからなる拡散構造を構成している。
【００４２】
図２（ａ）に示すように、拡散領域２１は、ｐ型拡散領域２１’と高濃度ｐ型拡散領域２１’’で構成され、これが一列に並んでいる。また、図２（ｂ）に示すように、拡散領域２０は、ｎ型拡散領域２０’と高濃度ｎ型拡散領域２０’’で構成されている。
【００４３】
トレンチ６によって切り分けられた図１（ｂ）に示す半導体素子２ｃは、図２（ｃ），（ｄ）に示す横型ＰＮＰバイポーラトランジスタとなる。図２（ｃ），（ｄ）に示す横型ＰＮＰバイポーラトランジスタ２ｃでは、中央に配置されたｐ型拡散領域２１’と高濃度ｐ型拡散領域２１’’がエミッタ２１ｅであり、両側に配置されたｐ型拡散領域２１’と高濃度ｐ型拡散領域２１’’がコレクタ２１ｃである。また、ｎ型拡散領域２０’、高濃度ｎ型拡散領域２０’’および基板の低濃度ｎ型拡散層１４が、ベース２０ｂとなる。
【００４４】
図１（ａ）に示すバイポーラトランジスタの形成領域３は、縦型ＮＰＮバイポーラトランジスタを形成する領域である。この形成領域３では、エミッタおよびベースとなるストライプ形状の拡散領域３１と、コレクタとなるストライプ形状の拡散領域３０とが、長辺を隣合わせて交互に一列に並んでいる。このようにして、縦型ＮＰＮバイポーラトランジスタの形成領域３では、拡散領域３０，３１が、交互の繰り返しパターンからなる拡散構造を構成している。
【００４５】
図３（ａ）に示すように、拡散領域３１では、ＬＯＣＯＳ７を拡散マスクとしてｐ型拡散領域３１’が形成されている。ｐ型拡散領域３１’の中では、中央に配置された高濃度ｎ型拡散領域３１’’’と、所定の距離を隔てて高濃度ｎ型拡散領域３１’’’を取り囲む高濃度ｐ型拡散領域３１’’が形成されている。高濃度ｎ型拡散領域３１’’’と高濃度ｐ型拡散領域３１’’は、フォトレジストを拡散マスクとして形成される。また、拡散領域３０は、２重に形成された高濃度ｎ型拡散領域３０’，３０’’で構成されている。
【００４６】
トレンチ６によって切り分けられた図１（ｂ）に示す半導体素子３ａは、図３（ｃ），（ｄ）に示す縦型ＮＰＮバイポーラトランジスタとなる。図３（ｃ），（ｄ）に示す縦型ＮＰＮバイポーラトランジスタ３ａでは、ｐ型拡散領域３１’と高濃度ｐ型拡散領域３１’’がベース３１ｂであり、中央に配置された高濃度ｎ型拡散領域３１’’’がエミッタ３１ｅであり、拡散領域３１の両側に配置され２重に形成された高濃度ｎ型拡散領域３０’，３０’’および基板の高濃度ｎ型拡散層１３がコレクタ３０ｃである。図１（ｂ）に示す本実施形態の縦型ＮＰＮバイポーラトランジスタ３ａ〜３ｄの場合には、隣り合った素子間の拡散領域３１を１つ無効にするようにして、トレンチ６を形成して分離している。この結果、トレンチ６で囲まれた縦型ＮＰＮバイポーラトランジスタ３ａ〜３ｄの分離部近傍は、図３（ｃ），（ｄ）に示すように、コレクタ３０ｃとなる。
【００４７】
図１（ａ）に示すＬＤＭＯＳトランジスタの形成領域４では、ソースとなるストライプ形状の拡散領域４１と、ドレインとなるストライプ形状の拡散領域４０とが、長辺を隣合わせて交互に二列に並んでいる。このようにして、ＬＤＭＯＳトランジスタの形成領域４では、拡散領域４０，４１が、交互の繰り返しパターンからなる拡散構造を構成している。
【００４８】
図４（ａ）に示すように、拡散領域４０は、ｎ型拡散領域４０’と高濃度ｎ型拡散領域４０’’で構成されている。また、拡散領域４１では、ｐ型拡散領域４１’と、ｐ型拡散領域４１’の中で中央に配置された高濃度ｐ型拡散領域４１’’’と、高濃度ｐ型拡散領域４１’’’の両側に高濃度ｎ型拡散領域４１’’とが形成されている。ソースとなる高濃度ｎ型拡散領域４１’’は、ＬＯＣＯＳ７の途中まで延在するように形成されたポリシリコンからなるゲート電極８を拡散マスクとして、ゲート電極８からドレインとなる拡散領域４０に向かって拡散形成される。
【００４９】
トレンチ６によって切り分けられた図１（ｂ）に示す半導体素子４ａは、図４（ｃ），（ｄ）に示すＬＤＭＯＳトランジスタとなる。図４（ｃ），（ｄ）に示すＬＤＭＯＳトランジスタ４ａでは、ｐ型拡散領域４１’がチャネル部である。また、ｐ型拡散領域４１’の中に形成された高濃度ｎ型拡散領域４１’’がソース４１ｓであり、その両側に配置されたｎ型拡散領域４０’と高濃度ｎ型拡散領域４０’’がドレイン４０ｄである。
【００５０】
図１（ｂ）に示す本実施形態のＬＤＭＯＳトランジスタ４ａ〜４ｅの場合には、隣り合った素子間の拡散領域４１を１つ無効にするようにして、トレンチ６を形成して分離している。この結果、トレンチ６で囲まれたＬＤＭＯＳトランジスタ４ａ〜４ｅの分離部近傍は、図４（ｃ），（ｄ）に示すように、ドレイン４０ｄとなる。
【００５１】
図１（ａ）に示すＣＭＯＳトランジスタの形成領域５においても、同じ様にして、ＣＭＯＳトランジスタが形成される。
【００５２】
半導体装置１００では、最適特性を得るために、あるいは様々な規格に対応するために、そこに形成される各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅの大きさを変えて試験する必要がある。このような半導体装置１００の試作に対して、本実施形態の半導体装置１００では、半導体基板１に形成された繰り返しパターンからなる拡散構造を有する各形成領域２，３，４から、各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅがトレンチ６によって切り分け形成される。このトレンチ６による半導体素子の切り分けは、得られた各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅの周囲からの絶縁分離も兼ねている。
【００５３】
本実施形態の半導体装置１００では、各形成領域２，３，４において、１つの繰り返しパターンからなる拡散構造を用いて、同じ種類で任意の大きさの半導体素子を切り分け形成することができる。例えば、バイポーラトランジスタの形成領域３においては、任意の大きさのバイポーラトランジスタを切り分け形成することができる。また、繰り返しパターンを単位ユニットとして、切り分け形成されるバイポーラトランジスタの大きさを、容易に確定することができる。特に、本実施形態のように拡散領域２０，２１，３０，３１，４０，４１をストライプ形状にすることで、トレンチ６によって切り分け形成される各半導体素子の大きさ（電流容量）の確定が容易になる。これによって、半導体装置１００を容易に設計することができる。
【００５４】
また、切り分けされる半導体素子は、バイポーラトランジスタのようなアナログ信号を処理するアナログ素子であるか、あるいはＬＤＭＯＳトランジスタのような電力を制御するパワー素子である場合に特に効果的である。
【００５５】
半導体装置がデジタル素子のみで構成されている場合には、例えばＣＭＯＳトランジスタからなるゲートアレイのように、一定の大きさのデジタル素子を予め多数形成した半導体基板をプラットフォームにして、配線により必要なだけデジタル素子を接続して回路を構成することができる。しかしながらアナログ素子やパワー素子の場合には、一般的に、回路で使用されている素子毎に電流容量等の大きさが異なっている。このため、デジタル素子からなるゲートアレイのように、一定の大きさの素子を予め用意しておくことはできない。
【００５６】
本実施形態の半導体装置１００においては、拡散構造が形成された半導体基板１をプラットフォームとして、ここから各半導体素子２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｅがトレンチ６によって切り分け形成される。従って、半導体素子がアナログ素子やパワー素子であっても、前記プラットフォームから任意の大きさの半導体素子、例えば任意の電流容量を持つアナログ素子やパワー素子を形成することができる。
【００５７】
勿論、本実施形態の半導体装置１００に示すように、デジタル素子５ａ、アナログ素子２ａ〜２ｄ，３ａ〜３ｄ、パワー素子４ａ〜４ｅ等の種類の異なる半導体素子を１つのチップに集積化した複合ＩＣにおいても効果的であるのは言うまでもない。
【００５８】
以上のように、本実施形態の半導体装置１００においては、繰り返しパターンからなる拡散構造が形成された半導体基板１を用いて、各形成領域２，３，４，５において任意の大きさの半導体素子を容易に形成することができる。従って、半導体装置１００の試作期間を従来に較べて大幅に短縮することができ、工数に係わる開発コストも低減することができる。
【００５９】
また、本実施形態の半導体装置１００においては、同じ種類の半導体素子は、繰り返しパターンからなる拡散構造が形成された各形成領域２，３，４，５のいずれかに統合されて形成されている。従って、このような拡散構造が形成された半導体基板１を標準的なプラットフォームとして数種類準備しておけば、そこから種々の半導体装置を製造することができる。このように、本実施形態の半導体装置１００では、拡散構造が形成された半導体基板１のプラットフォーム化が実現され、これによって製造コストを低減することができる。
【００６０】
次に、図１〜図４に示した本実施形態の半導体装置１００の製造方法を説明する。
【００６１】
最初に、絶縁層１２の上に高濃度ｎ型拡散層１３と低濃度ｎ型拡散層１４が形成されたＳＯＩ基板１から出発して、図１〜図４に示した拡散領域２０，２１，３０，３１，４０，４１、ＬＯＣＯＳ７、ゲート電極８を形成する。ＳＯＩ基板１は、基板貼り合わせ技術やエピタキシャル成長技術を用いて、通常の方法で形成することができる。
【００６２】
本実施形態においては、トレンチ６の形成工程を拡散領域２０，２１，３０，３１，４０，４１の形成後に行なうが、個々の拡散領域２０，２１，３０，３１，４０，４１、ＬＯＣＯＳ７、ゲート電極８の形成方法および形成順序に関しては、従来と同様に行なう。図２（ａ），（ｂ）〜図４（ａ），（ｂ）は、これら拡散領域２０，２１，３０，３１，４０，４１、ＬＯＣＯＳ７、ゲート電極８の形成が終了した段階を示している。
【００６３】
次に、本発明の特徴である拡散領域形成後のトレンチ形成工程を、図５（ａ）〜（ｅ）に示したＬＤＭＯＳトランジスタの工程別断面図を例にして説明する。
【００６４】
図５（ａ）は、ｎ型拡散領域４０’と高濃度ｎ型拡散領域４０’’からなる拡散領域４０と、ｐ型拡散領域４１’、高濃度ｎ型拡散領域４１’’および高濃度ｐ型拡散領域４１’’’からなる拡散領域４１とが形成されたＳＯＩ基板１である。
【００６５】
次に図５（ｂ）に示すように、拡散領域４０，４１、ＬＯＣＯＳ７、ゲート電極８を形成したＳＯＩ基板１をレジスト９０で覆い、フォトリソグラフィによりレジスト９０のトレンチ６形成位置を開口する。
【００６６】
次に図５（ｃ）に示すように、開口したレジスト９０をマスクとしてエッチングによりトレンチ６を絶縁膜１２に達する深さまで形成し、その後、レジスト９０を除去する。これによって、ＬＤＭＯＳトランジスタ４ｆ，４ｇが確定し、また、拡散領域４０，４１が、それぞれソース４１ｓおよびドレイン４０ｄとして確定する。形成したトレンチ６は、側壁の不活性化処理（例えばＣＤＥ）を行い、低温酸化で〜５０ｎｍ程度の側壁酸化膜（図示は省略）を形成する。
【００６７】
次に図５（ｄ）に示すように、ＢＰＳＧ９１をＳＯＩ基板１の全面に堆積して、トレンチ６を埋め込む。その後９３０℃程度で熱処理を行って、ＢＰＳＧ９１をリフローさせる。これにより、堆積したＢＰＳＧ９１が平坦化すると共に、トレンチ６への埋め込み性が改善される。またこの熱処理によって、ＳＯＩ基板１に形成された各拡散領域が活性化される。
【００６８】
最後に図５（ｅ）に示すように、ＢＰＳＧ９１にコンタクト孔を形成し、一層目のアルミニウム（Ａｌ）からなる配線９２を形成して、ＬＤＭＯＳトランジスタ４ｆ，４ｇが完成する。
【００６９】
尚、一層目の配線９２上には層間絶縁膜を介して二層目の配線が形成され、さらにその上に保護膜が形成されるが、その説明は省略する。
【００７０】
従来の複合ＩＣ等の半導体装置の製造方法においては、最初に各半導体素子（例えば図５（ｃ）の４ｆ，４ｇ）の形成領域をトレンチ６によって絶縁分離して確定し、その後で、前記のように確定した各半導体素子の形成領域に、個々の半導体素子４ｆ，４ｇを拡散工程により作り込んでいく。
【００７１】
一方、本実施形態の図５（ａ）〜（ｅ）に示した製造方法によれば、最初に拡散工程により繰り返しパターンからなる拡散構造（例えば図５（ａ）の４０，４１）を形成しておき、その後で、トレンチ６を形成して、各半導体素子４ｆ，４ｇを切り分け形成すると共に、各半導体素子４ｆ，４ｇを周囲から絶縁分離する。以上のように切り分け形成した各半導体素子４ｆ，４ｇに、最後に、配線９２を接続する。
【００７２】
本実施形態で用いたトレンチ６による絶縁分離は、ＰＮ接合分離のような拡散を用いた電気的な分離とは異なり、機械的に細溝を掘って半導体素子４ｆ，４ｇを分離するものである。これにより、拡散工程の後にトレンチによる分離工程を持ってくることができる。このようにして、本実施形態の製造方法においては、半導体装置１００に形成される半導体素子の形成領域を繰り返しパターンからなる拡散構造をプラットフォーム化し、トレンチ６の形成を拡散工程の後にして半導体素子４ｆ，４ｇの形成と絶縁分離を一体化している。これによって、半導体装置１００の試作期間を短縮でき、開発コストや製造コストを低減することができる。
【００７３】
また、本実施形態の図５（ｄ），（ｅ）に示したように、トレンチ６の埋め込みに用いたＢＰＳＧ９１は、次に形成する配線９２の層間絶縁膜も兼ねている。これによって製造工程が短縮でき、製造コストを低減できる。
【００７４】
尚、本実施形態では、高濃度ｎ型拡散層と低濃度ｎ型拡散層からなるＳＯＩ基板を用いたが、一層のｎ型拡散層もしくはｐ型拡散層からなるＳＯＩ基板を用いてもよい。
【００７５】
図５（ｂ）ではトレンチ６形成用のエッチングマスクとしてレジスト９０を用いたが、シリコン酸化膜（ＳｉＯ２）を用いてもよい。
【００７６】
図５（ｃ）ではＣＤＥによりトレンチ６の側壁の不活性化処理を行なったが、犠牲酸化あるいは水素処理で不活性化処理を行なってもよい。電流リークのおそれが無い場合には、不活性化処理を省略することができる。また、低温酸化で５０ｎｍ程度の側壁酸化膜（図示は省略）を形成したが、高温酸化で側壁酸化膜をより厚く形成してもよい。
【００７７】
図５（ｄ）ではＢＰＳＧ９１によりトレンチ６の埋め込みを行なったが、ポリシリコンを用いてトレンチ６の埋め込みを行なってもよい。この場合には、最初にＣＶＤで全面に薄い酸化膜を形成しておき、ポリシリコンを全面に堆積してトレンチ６を埋め込んだ後、先に形成した酸化膜をストッパにして余分なポリシリコンをエッチバックする。ポリシリコンによる埋め込みは、ＳＯＩ厚（図５（ａ）では、絶縁層１２より上の高濃度ｎ型拡散層１３と低濃度ｎ型拡散層１４からなる層の厚み）が厚くて、ＢＰＳＧ９１による埋め込みが不十分な場合に効果的である。
【００７８】
（第２の実施形態）
第１の実施形態では、複合ＩＣの各半導体素子が、高濃度ｎ型拡散層と低濃度ｎ型拡散層からなるＳＯＩ層に形成された半導体装置およびその製造方法を示した。第２の実施形態では、複合ＩＣの各半導体素子が、ｐ型拡散層からなるＳＯＩ層に形成された半導体装置およびその製造方法に関する。
【００７９】
本実施形態においては、厚さ約５μｍの薄いｐ型拡散層からなるＳＯＩ層に各半導体素子が形成されるため、トレンチ形成後のＢＰＳＧによる埋め込みが容易であり、ポリシリコンによる埋め込みに較べて製造コストを低減することができる。以下、本実施形態について、図に基づいて説明する。
【００８０】
図６（ａ）は、ｐ型ＳＯＩ基板に形成された横型ＮＰＮバイポーラトランジスタ２ｅの断面図であり、図６（ｂ）は、ｐ型ＳＯＩ基板に形成されたＬＤＭＯＳトランジスタ４ｈの断面図である。
【００８１】
本実施形態の横型ＮＰＮバイポーラトランジスタ２ｅおよびＬＤＭＯＳトランジスタ４ｈも、第１の実施形態の図１（ａ），（ｂ）に示した半導体装置１００と同様に、各形成領域が繰り返しパターンからなる拡散構造を有しており、そこからトレンチ６により切り分け形成される。
【００８２】
図６（ａ）に示す横型ＮＰＮバイポーラトランジスタ２ｅは、ベース２３ｂとなるｐ型拡散領域２３’およびエミッタ２３ｅとなる高濃度ｎ型拡散領域２３’’と、コレクタ２２ｃとなるｎ型拡散領域２２’および高濃度ｎ型拡散領域２２’’からなる。拡散領域２３’と２３’’は、たとえば酸化膜を介して形成したポリシリコン端部もしくはＬＯＣＯＳ端部をセルフアラインの起点として、２重拡散法で形成することが望ましい。これにより、ベース幅が正確に制御され、応答性と電流増幅率の平坦性にすぐれた、バラツキの少ない横型バイポーラトランジスタが形成可能となる。図６（ａ）は、ポリシリコン端部をセルフアラインの起点とした例を示している。拡散領域２３’，２３’’と拡散領域２２’，２２’’はストライプ形状で長辺を隣合わせて一列に並んでおり、ここから横型ＮＰＮバイポーラトランジスタ２ｅがトレンチ６により切り分け形成される。
【００８３】
図６（ｂ）に示すＬＤＭＯＳトランジスタ４ｈは、ｎ型ウェル４２’に形成されたドレイン４２ｄとなる高濃度ｎ型拡散領域４２’’と、ｐ型ウェル４３’に形成されたチャネルとなるｐ型拡散領域４３’’，４３’’’およびソース４３ｓとなる高濃度ｎ型拡散領域４３’’’’とからなる。拡散領域４２’，４２’’と拡散領域４３’，４３’’，４３’’’，４３’’’’は、ストライプ形状で長辺を隣合わせて一列に並んでおり、ここからＬＤＭＯＳトランジスタ４ｈがトレンチ６により切り分け形成される。
【００８４】
図６（ａ）に示した横型ＮＰＮバイポーラトランジスタ２ｅ、および図６（ｂ）に示したＬＤＭＯＳトランジスタ４ｈの製造方法は、第１実施形態の図５（ａ）〜（ｅ）に示した製造方法と同様であり、その説明は省略する。但し、本実施形態の場合には、厚さ約５μｍの薄いｐ型拡散層１２からなるＳＯＩ層に各半導体素子２ｅ，４ｈが形成されるため、トレンチ６の形成後のＢＰＳＧによる埋め込みが容易であり、ポリシリコンによる埋め込みに較べて製造コストを低減することができる。
【００８５】
（第３の実施形態）
第１の実施形態では、繰り返しパターンからなる拡散構造が形成された半導体基板をプラットフォームとして、ここから各半導体素子がトレンチによって切り分け形成された半導体装置およびその製造方法を示した。第３の実施形態では、第１の実施形態とは異なる拡散構造を有し、また第１の実施形態とは異なる切り分けによって各半導体素子が形成される半導体装置およびその製造方法を示す。以下、本実施形態について、図に基づいて説明する。
【００８６】
図７は、横型ＰＮＰバイポーラトランジスタ２ｆ〜２ｋが形成された半導体装置１０１の平面図である。
【００８７】
本実施形態の半導体装置１０１では、ｎ型拡散領域２４とｐ型拡散領域２５のストライプ形状で繰り返しパターンからなる拡散構造が形成されており、そこからトレンチ６１〜６９により横型ＰＮＰバイポーラトランジスタ２ｆ〜２ｋが切り分け形成される。各々の横型ＰＮＰバイポーラトランジスタ２ｆ〜２ｋは、ストライプ形状のｐ型拡散領域２５内において長辺に平行に形成されたトレンチ６２，６３と、ストライプ形状の繰り返しパターンを横切って形成されたトレンチ６６，６７，６８によって切り分けられている。
【００８８】
このようにして切り分けられた横型ＰＮＰバイポーラトランジスタ２ｋにおいては、例えば、符号２５ｅで示すｐ型拡散領域がエミッタとなり、符号２４ｂで示すｎ型拡散領域がベースとなり、符号２５ｃで示すｐ型拡散領域がコレクタとなる。
【００８９】
このように、図７に示すストライプ形状の繰り返しパターンからなる拡散構造においては、繰り返し構造を横切ってトレンチ６６，６７，６８を形成し、各半導体素子２ｆ，２ｇ，２ｈ，２ｉ，２ｊを確定することができる。また、各半導体素子の大きさの確定も容易で、半導体装置の設計が容易に行なえる。
【００９０】
図８は、縦型ＮＰＮバイポーラトランジスタ３ｅ，３ｆと横型ＰＮＰバイポーラトランジスタ２ｌが形成された半導体装置１０２の斜視図である。
【００９１】
本実施形態の半導体基板１０２は、絶縁層１２の上にｐ型拡散層１６、ｎ型拡散層１７、ｐ型拡散層１８が積層されたＳＯＩ基板１９が用いられている。
【００９２】
本実施形態の半導体装置１０２においては、縦型ＮＰＮバイポーラトランジスタ３ｅ，３ｆの形成領域は、２つのｎ型拡散領域３２，３３からなる拡散構造が形成されている。また、横型ＰＮＰバイポーラトランジスタ２ｌの形成領域は、ｎ型拡散領域２６とｐ型拡散領域２７からなる拡散構造が形成されている。縦型ＮＰＮバイポーラトランジスタ３ｅ，３ｆと横型ＰＮＰバイポーラトランジスタ２ｌは、トレンチ７２により、ストライプ形状のｎ型拡散領域３３の長辺に平行な端部で切り分けられている。また縦型ＮＰＮバイポーラトランジスタ３ｅと３ｆは、トレンチ７５により、ストライプ形状のｎ型拡散領域３２，３３を横切って切り分けられている。
【００９３】
このようにして切り分けられた縦型ＮＰＮバイポーラトランジスタ３ｆにおいては、ｎ型拡散領域３２がエミッタ３２ｅとなり、基板のｐ型拡散層１８がベース１８ｂとなり、ｎ型拡散領域３３がコレクタ３３ｃとなる。また、横型ＰＮＰバイポーラトランジスタ２ｌにおいては、例えば、基板のｐ型拡散層１８がエミッタ１８ｅとなり、ｎ型拡散領域２６がベース２６ｂとなり、ｐ型拡散領域２７がコレクタ２７ｃとなる。
【００９４】
このように、図８に示すストライプ形状の拡散構造においては、ストライプ形状の拡散領域の端部やストライプ形状の拡散領域を横切ってトレンチを形成することにより、各半導体素子３ｅ，３ｆ，２ｌを確定することができる。また、各半導体素子の大きさの確定も容易で、半導体装置の設計が容易に行なえる。
【００９５】
（他の実施形態）
上記の実施形態では説明を省略したが、本発明はＣＭＯＳトランジスタにも適用することができる。特に、ストライプ形状のソースおよびドレインの拡散領域を横切ってトレンチを形成することにより、ＣＭＯＳトランジスタやＬＤＭＯＳトランジスタゲート幅を任意に設定することができるという優れた効果がある。
【図面の簡単な説明】
【図１】本発明による第１実施形態の半導体装置の平面図で、（ａ）は拡散構造の形成が終了した半導体装置で、（ｂ）はトレンチ形成が終了して各半導体素子が‘切り分け’形成された半導体装置である。
【図２】（ａ），（ｂ）は、各々、図１（ａ）におけるＡ−ＡおよびＢ−Ｂ断面図であり、（ｃ），（ｄ）は、各々、図１（ｂ）におけるＡ’−Ａ’およびＢ’−Ｂ’断面図である。
【図３】（ａ），（ｂ）は、各々、図１（ａ）におけるＣ−ＣおよびＤ−Ｄ断面図であり、（ｃ），（ｄ）は、各々、図１（ｂ）におけるＣ’−Ｃ’およびＤ’−Ｄ’断面図である。
【図４】（ａ），（ｂ）は、各々、図１（ａ）におけるＥ−ＥおよびＦ−Ｆ断面図であり、（ｃ），（ｄ）は、図１（ｂ）におけるＥ’−Ｅ’およびＦ’−Ｆ’断面図である。
【図５】（ａ）〜（ｅ）は、本発明による第１実施形態の半導体装置の製造方法を示す工程別断面図である。
【図６】本発明による第２実施形態の半導体装置で、（ａ）は横型ＮＰＮバイポーラトランジスタの断面図であり、（ｂ）はＬＤＭＯＳトランジスタ４ｈの断面図である。
【図７】本発明による第３実施形態の半導体装置である。
【図８】本発明による第３実施形態の半導体装置である。
【符号の説明】
１００〜１０２　半導体装置
１，１０，１９　ＳＯＩ基板（半導体基板）
２　（横型ＰＮＰ）バイポーラトランジスタ形成領域
３　（縦型ＮＰＮ）バイポーラトランジスタ形成領域
４　ＬＤＭＯＳトランジスタ形成領域
５　ＣＭＯＳトランジスタ形成領域
２０，２１，３０，３１，４０，４１　拡散領域
２ａ，２ｂ，２ｃ，２ｄ　（横型ＰＮＰ）バイポーラトランジスタ
２０ｂ　ベース
２１ｅ　エミッタ
２１ｃ　コレクタ
３ａ，３ｂ，３ｃ，３ｄ　（縦型ＮＰＮ）バイポーラトランジスタ
３１ｂ　ベース
３１ｅ　エミッタ
３０ｃ　コレクタ
４ａ，４ｂ，４ｃ，４ｄ，４ｅ　ＬＤＭＯＳトランジスタ
４０ｄ　ドレイン
４１ｓ　ソース
５ａ　ＣＭＯＳトランジスタ
６，６１〜６９，７１〜７５　トレンチ
７　ＬＯＣＯＳ
８　ゲート電極

Claims (24)

  1. 半導体基板の主面に形成される半導体素子が、トレンチによって絶縁分離されてなる半導体装置であって、
    前記半導体素子が形成される領域には、前記半導体素子より大きな拡散構造が形成され、
    前記半導体素子は、前記拡散構造に形成されたトレンチによって大きさが確定され、周囲から絶縁分離されることを特徴とする半導体装置。
  2. 半導体基板の主面に形成される同じ種類で複数の半導体素子が、トレンチによって絶縁分離されてなる半導体装置であって、
    前記同じ種類で複数の半導体素子が形成される領域には、前記同じ種類で複数の半導体素子に共通する拡散構造が形成され、
    前記同じ種類で複数の半導体素子は、前記拡散構造に形成されたトレンチによって各半導体素子の大きさが確定され、各半導体素子が周囲から絶縁分離されることを特徴とする半導体装置。
  3. 前記半導体基板がＳＯＩ基板であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ＳＯＩ基板の絶縁層上に形成される半導体層が、５μｍ以下であることを特徴とする請求項３に記載の半導体装置。
  5. 前記トレンチが、ＢＰＳＧによって埋め込まれることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記拡散構造が、拡散領域の繰り返しパターンを有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記拡散構造が、ストライプ形状のパターンを有する拡散領域からなることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記半導体素子が、アナログ信号を処理するアナログ素子であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記アナログ素子が、バイポーラトランジスタであることを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体素子が、電力を制御するパワー素子であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  11. 前記パワー素子が、ＬＤＭＯＳトランジスタであることを特徴とする請求項１０に記載の半導体装置。
  12. 前記半導体装置が、種類の異なる半導体素子を１つのチップに集積化した、複合ＩＣであることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 半導体基板の主面に形成される半導体素子が、トレンチによって絶縁分離されてなる半導体装置の製造方法において、
    前記半導体基板の主面の前記半導体素子を形成する領域に、前記半導体素子より大きな拡散構造を形成する拡散工程と、
    前記拡散構造が形成された半導体基板の主面にトレンチを形成して、前記半導体素子の大きさを確定すると共に、前記半導体素子を周囲から絶縁分離する分離工程と、
    前記絶縁分離された半導体素子に配線を接続する配線工程とを有することを特徴とする半導体装置の製造方法。
  14. 半導体基板の主面に形成される同じ種類で複数の半導体素子が、トレンチによって絶縁分離されてなる半導体装置の製造方法において、
    前記半導体基板の主面の前記同じ種類で複数の半導体素子を形成する領域に、前記同じ種類で複数の半導体素子に共通する拡散構造を形成する拡散工程と、
    前記拡散構造が形成された半導体基板の主面にトレンチを形成して、前記同じ種類で複数の半導体素子における各半導体素子の大きさを確定すると共に、各半導体素子を周囲から絶縁分離する分離工程と、
    前記絶縁分離された各半導体素子に配線を接続する配線工程とを有することを特徴とする半導体装置の製造方法。
  15. 前記半導体基板がＳＯＩ基板であることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記ＳＯＩ基板の絶縁層上に形成される半導体層が、５μｍ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記トレンチが、ＢＰＳＧによって埋め込まれることを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体装置の製造方法。
  18. 前記拡散構造が、拡散領域の繰り返しパターンを有することを特徴とする請求項１３乃至１７のいずれか１項に記載の半導体装置の製造方法。
  19. 前記拡散構造が、ストライプ形状のパターンを有する拡散領域からなることを特徴とする請求項１３乃至１８のいずれか１項に記載の半導体装置の製造方法。
  20. 前記半導体素子が、アナログ信号を処理するアナログ素子であることを特徴とする請求項１３乃至１９のいずれか１項に記載の半導体装置の製造方法。
  21. 前記アナログ素子が、バイポーラトランジスタであることを特徴とする請求項２０に記載の半導体装置の製造方法。
  22. 前記半導体素子が、電力を制御するパワー素子であることを特徴とする請求項１３乃至１９のいずれか１項に記載の半導体装置の製造方法。
  23. 前記パワー素子が、ＬＤＭＯＳトランジスタであることを特徴とする請求項２２に記載の半導体装置の製造方法。
  24. 前記半導体装置が、種類の異なる半導体素子を１つのチップに集積化した、複合ＩＣであることを特徴とする請求項１３乃至２３のいずれか１項に記載の半導体装置の製造方法。
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