JPH11274312A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11274312A JPH11274312A JP10072261A JP7226198A JPH11274312A JP H11274312 A JPH11274312 A JP H11274312A JP 10072261 A JP10072261 A JP 10072261A JP 7226198 A JP7226198 A JP 7226198A JP H11274312 A JPH11274312 A JP H11274312A
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Abstract
(57)【要約】
【課題】 高耐圧トランジスタにおけるコレクタ抵抗、
ベース抵抗、又はドレイン抵抗を低抵抗化して高速化を
達成し、高耐圧化と高速化を両立させることが可能なバ
イポーラトランジスタ、電界効果トランジスタ、及び相
補型バイポーラトランジスタ並びにこれらの製造方法を
提供することを目的とする。 【解決手段】 高耐圧Ｖ−ＮＰＮトランジスタ３５はＳ
ＯＩ基板を用いた誘電体分離構造となっている。素子分
離用のトレンチ溝内にはＡＳＳＧ膜２８が充填されてい
る。ＡＳＳＧ膜２８に含有されているＡｓが隣接する厚
さ１５μｍ程度のＮ型コレクタ領域２５に拡散して、Ｎ
+ 型コレクタプラグ層２９が形成されている。そして、
このＮ+ 型コレクタプラグ層２９によってＮ型コレクタ
領域２５底面部のＮ+ 型コレクタ埋め込み層２４とＮ型
コレクタ領域２５表面のＮ+ 型コレクタコンタクト領域
２１とが接続され、コレクタ抵抗が低抵抗化されてい
る。
ベース抵抗、又はドレイン抵抗を低抵抗化して高速化を
達成し、高耐圧化と高速化を両立させることが可能なバ
イポーラトランジスタ、電界効果トランジスタ、及び相
補型バイポーラトランジスタ並びにこれらの製造方法を
提供することを目的とする。 【解決手段】 高耐圧Ｖ−ＮＰＮトランジスタ３５はＳ
ＯＩ基板を用いた誘電体分離構造となっている。素子分
離用のトレンチ溝内にはＡＳＳＧ膜２８が充填されてい
る。ＡＳＳＧ膜２８に含有されているＡｓが隣接する厚
さ１５μｍ程度のＮ型コレクタ領域２５に拡散して、Ｎ
+ 型コレクタプラグ層２９が形成されている。そして、
このＮ+ 型コレクタプラグ層２９によってＮ型コレクタ
領域２５底面部のＮ+ 型コレクタ埋め込み層２４とＮ型
コレクタ領域２５表面のＮ+ 型コレクタコンタクト領域
２１とが接続され、コレクタ抵抗が低抵抗化されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に貼り合わせＳＯＩ（Semiconduc
tor on Insulator）基板を用いた誘電体分離構造の高耐
圧のバイポーラトランジスタ、電界効果トランジスタ、
及び相補型バイポーラトランジスタ並びにこれらの製造
方法に関する。
の製造方法に係り、特に貼り合わせＳＯＩ（Semiconduc
tor on Insulator）基板を用いた誘電体分離構造の高耐
圧のバイポーラトランジスタ、電界効果トランジスタ、
及び相補型バイポーラトランジスタ並びにこれらの製造
方法に関する。
【０００２】
【従来の技術】近年、オーディオアンプやディスプレイ
ドライバなどに使用されるＩＣ（集積回路）において
は、その高耐圧化と同時に、高集積化及び高速化が要求
されている。高耐圧ＩＣを高集積化及び高速化するため
には、寄生素子の発生の防止、素子分離面積の縮小化と
いう点から、誘電体分離技術を採用することが望まし
い。そして、この誘電体分離技術を採用する際には、低
コスト化という点から、特に貼り合わせＳＯＩ基板が注
目されている。
ドライバなどに使用されるＩＣ（集積回路）において
は、その高耐圧化と同時に、高集積化及び高速化が要求
されている。高耐圧ＩＣを高集積化及び高速化するため
には、寄生素子の発生の防止、素子分離面積の縮小化と
いう点から、誘電体分離技術を採用することが望まし
い。そして、この誘電体分離技術を採用する際には、低
コスト化という点から、特に貼り合わせＳＯＩ基板が注
目されている。
【０００３】以下、従来の高耐圧縦型ＮＰＮバイポーラ
トランジスタ（以下、単に「高耐圧Ｖ（Vertical）−Ｎ
ＰＮトランジスタ」と略す）と高耐圧横型ＰＮＰバイポ
ーラトランジスタ（以下、単に「高耐圧Ｌ（Lateral ）
−ＮＰＮトランジスタ」と略す）の製造方法を、図２８
〜図３４に示す工程要所における要部切断側面図を参照
しつつ説明する。
トランジスタ（以下、単に「高耐圧Ｖ（Vertical）−Ｎ
ＰＮトランジスタ」と略す）と高耐圧横型ＰＮＰバイポ
ーラトランジスタ（以下、単に「高耐圧Ｌ（Lateral ）
−ＮＰＮトランジスタ」と略す）の製造方法を、図２８
〜図３４に示す工程要所における要部切断側面図を参照
しつつ説明する。
【０００４】図２８参照：先ず、例えばシリコン基板か
らなる支持基板１１上に、例えば熱酸化法を用いて、厚
さ２μｍ程度の埋め込み用シリコン酸化膜１２を形成す
る。また、例えば比抵抗１０Ωｃｍ程度のＮ型シリコン
基板１３表面に、例えばＮ型不純物としてのＳｂ（アン
チモン）を高濃度に添加して、Ｎ+ 型埋め込み層１４を
形成する。そして、これら支持基板１１の埋め込み用シ
リコン酸化膜１２とＮ型シリコン基板１３表面のＮ+ 型
埋め込み層１４とを室温において貼り合わせた後、例え
ば酸素雰囲気中においてアニール処理を行い、貼り合わ
せ強度を高める。続いて、例えば機械研摩法及びＣＭＰ
（Chemical Mechanical Polishing ；化学機械研磨）法
を用いて、Ｎ型シリコン基板１３をその露出している裏
面から研磨して、例えば１５μｍ程度の厚さのＮ型活性
層１５を形成する。このようにして、支持基板１１上
に、埋め込み用シリコン酸化膜１２を介してＮ+ 型埋め
込み層１４及びＮ型活性層１５が順に積層して形成され
ている、いわゆる貼り合わせＳＯＩ基板を形成する。
らなる支持基板１１上に、例えば熱酸化法を用いて、厚
さ２μｍ程度の埋め込み用シリコン酸化膜１２を形成す
る。また、例えば比抵抗１０Ωｃｍ程度のＮ型シリコン
基板１３表面に、例えばＮ型不純物としてのＳｂ（アン
チモン）を高濃度に添加して、Ｎ+ 型埋め込み層１４を
形成する。そして、これら支持基板１１の埋め込み用シ
リコン酸化膜１２とＮ型シリコン基板１３表面のＮ+ 型
埋め込み層１４とを室温において貼り合わせた後、例え
ば酸素雰囲気中においてアニール処理を行い、貼り合わ
せ強度を高める。続いて、例えば機械研摩法及びＣＭＰ
（Chemical Mechanical Polishing ；化学機械研磨）法
を用いて、Ｎ型シリコン基板１３をその露出している裏
面から研磨して、例えば１５μｍ程度の厚さのＮ型活性
層１５を形成する。このようにして、支持基板１１上
に、埋め込み用シリコン酸化膜１２を介してＮ+ 型埋め
込み層１４及びＮ型活性層１５が順に積層して形成され
ている、いわゆる貼り合わせＳＯＩ基板を形成する。
【０００５】図２９参照：この貼り合わせＳＯＩ基板の
Ｎ型活性層１５上に、例えば熱酸化法を用いて、シリコ
ン酸化膜１６を形成する。続いて、例えば写真食刻法と
イオン注入法を用いて、例えばＰ型不純物イオンとして
のＢ（ホウ素）イオンをＮ型活性層１５に選択的に注入
した後、不活性雰囲気中においてアニール処理を行い、
Ｖ−ＮＰＮトランジスタ形成予定領域のＮ型活性層１５
表面にＰ型ベース領域１７を形成すると共に、Ｌ−ＰＮ
Ｐトランジスタ形成予定領域のＮ型活性層１５表面にＰ
型エミッタ領域１８及びＰ型コレクタ領域１９をそれぞ
れ形成する。続いて、例えば写真食刻法とイオン注入法
を用いて、例えばＮ型不純物イオンとしてのＡｓ（ヒ
素）イオンをＰ型ベース領域１７及びＮ型活性層１５に
選択的に注入した後、不活性雰囲気中においてアニール
処理を行い、Ｖ−ＮＰＮトランジスタ形成予定領域のＰ
型ベース領域１７及びＮ型活性層１５表面にＮ+ 型エミ
ッタ領域２０及びＮ+ 型コレクタコンタクト領域２１を
それぞれ形成すると共に、Ｌ−ＰＮＰトランジスタ形成
予定領域のＮ型活性層１５表面にＮ+ 型ベースコンタク
ト領域２２を形成する。
Ｎ型活性層１５上に、例えば熱酸化法を用いて、シリコ
ン酸化膜１６を形成する。続いて、例えば写真食刻法と
イオン注入法を用いて、例えばＰ型不純物イオンとして
のＢ（ホウ素）イオンをＮ型活性層１５に選択的に注入
した後、不活性雰囲気中においてアニール処理を行い、
Ｖ−ＮＰＮトランジスタ形成予定領域のＮ型活性層１５
表面にＰ型ベース領域１７を形成すると共に、Ｌ−ＰＮ
Ｐトランジスタ形成予定領域のＮ型活性層１５表面にＰ
型エミッタ領域１８及びＰ型コレクタ領域１９をそれぞ
れ形成する。続いて、例えば写真食刻法とイオン注入法
を用いて、例えばＮ型不純物イオンとしてのＡｓ（ヒ
素）イオンをＰ型ベース領域１７及びＮ型活性層１５に
選択的に注入した後、不活性雰囲気中においてアニール
処理を行い、Ｖ−ＮＰＮトランジスタ形成予定領域のＰ
型ベース領域１７及びＮ型活性層１５表面にＮ+ 型エミ
ッタ領域２０及びＮ+ 型コレクタコンタクト領域２１を
それぞれ形成すると共に、Ｌ−ＰＮＰトランジスタ形成
予定領域のＮ型活性層１５表面にＮ+ 型ベースコンタク
ト領域２２を形成する。
【０００６】図３０参照：例えば写真食刻法とＲＩＥ
（Reactive Ion Etching；反応性化学エッチング）法を
用いて、シリコン酸化膜１６、Ｎ型活性層１５、及びＮ
+ 型埋め込み層１４を選択的にエッチングし、埋め込み
酸化膜１２に達する素子分離用のトレンチ溝２３を開口
して、Ｖ−ＮＰＮトランジスタ形成予定領域とＬ−ＰＮ
Ｐトランジスタ形成予定領域とを分離する。このように
して、Ｖ−ＮＰＮトランジスタ形成予定領域のＮ+ 型埋
め込み層１４からなるＮ+ 型コレクタ埋め込み層２４と
Ｎ型活性層１５からなるＮ型コレクタ領域２５を形成
し、Ｌ−ＰＮＰトランジスタ形成予定領域のＮ+ 型埋め
込み層１４からなるＮ+ 型ベース埋め込み層２６とＮ型
活性層１５からなるＮ型ベース領域２７を形成する。
（Reactive Ion Etching；反応性化学エッチング）法を
用いて、シリコン酸化膜１６、Ｎ型活性層１５、及びＮ
+ 型埋め込み層１４を選択的にエッチングし、埋め込み
酸化膜１２に達する素子分離用のトレンチ溝２３を開口
して、Ｖ−ＮＰＮトランジスタ形成予定領域とＬ−ＰＮ
Ｐトランジスタ形成予定領域とを分離する。このように
して、Ｖ−ＮＰＮトランジスタ形成予定領域のＮ+ 型埋
め込み層１４からなるＮ+ 型コレクタ埋め込み層２４と
Ｎ型活性層１５からなるＮ型コレクタ領域２５を形成
し、Ｌ−ＰＮＰトランジスタ形成予定領域のＮ+ 型埋め
込み層１４からなるＮ+ 型ベース埋め込み層２６とＮ型
活性層１５からなるＮ型ベース領域２７を形成する。
【０００７】図３１参照：Ｖ−ＮＰＮトランジスタ形成
予定領域とＬ−ＰＮＰトランジスタ形成予定領域とを分
離するトレンチ溝２３内壁に、例えば熱酸化法を用い
て、厚さ５００ｎｍ程度のシリコン酸化膜１０１を形成
する。
予定領域とＬ−ＰＮＰトランジスタ形成予定領域とを分
離するトレンチ溝２３内壁に、例えば熱酸化法を用い
て、厚さ５００ｎｍ程度のシリコン酸化膜１０１を形成
する。
【０００８】図３２参照：こうしたシリコン酸化膜１０
１からなるトレンチ溝２３を含む基体全面に、例えばＣ
ＶＤ（Chemical Vapor Deposition ；化学的気相成長）
法を用いて、十分な膜厚の多結晶シリコン膜１０２を堆
積した後、例えばＲＩＥ法を用いて、この多結晶シリコ
ン膜１０２をシリコン酸化膜１６表面が露出するまでエ
ッチングバックする。このようにして、シリコン酸化膜
１０１からなるトレンチ溝２３内に多結晶シリコン膜１
０２を充填する。続いて、例えばＣＶＤ法を用いて、基
体全面にシリコン酸化膜１０３を形成する。
１からなるトレンチ溝２３を含む基体全面に、例えばＣ
ＶＤ（Chemical Vapor Deposition ；化学的気相成長）
法を用いて、十分な膜厚の多結晶シリコン膜１０２を堆
積した後、例えばＲＩＥ法を用いて、この多結晶シリコ
ン膜１０２をシリコン酸化膜１６表面が露出するまでエ
ッチングバックする。このようにして、シリコン酸化膜
１０１からなるトレンチ溝２３内に多結晶シリコン膜１
０２を充填する。続いて、例えばＣＶＤ法を用いて、基
体全面にシリコン酸化膜１０３を形成する。
【０００９】図３３参照：例えば写真食刻法とＲＩＥ法
を用いて、シリコン酸化膜１０３、１６を選択的にエッ
チングし、Ｖ−ＮＰＮトランジスタ形成予定領域のＮ+
型エミッタ領域２０、Ｐ型ベース領域１７、及びＮ+ 型
コレクタコンタクト領域２１をそれぞれ露出させる電極
窓３１Ｅ、３１Ｂ、３１Ｃと、Ｌ−ＰＮＰトランジスタ
形成予定領域のＰ型エミッタ領域１８、Ｎ+ 型ベースコ
ンタクト領域２２、及びＰ型コレクタ領域１９をそれぞ
れ露出させる電極窓３２Ｅ、３２Ｂ、３２Ｃを開口す
る。
を用いて、シリコン酸化膜１０３、１６を選択的にエッ
チングし、Ｖ−ＮＰＮトランジスタ形成予定領域のＮ+
型エミッタ領域２０、Ｐ型ベース領域１７、及びＮ+ 型
コレクタコンタクト領域２１をそれぞれ露出させる電極
窓３１Ｅ、３１Ｂ、３１Ｃと、Ｌ−ＰＮＰトランジスタ
形成予定領域のＰ型エミッタ領域１８、Ｎ+ 型ベースコ
ンタクト領域２２、及びＰ型コレクタ領域１９をそれぞ
れ露出させる電極窓３２Ｅ、３２Ｂ、３２Ｃを開口す
る。
【００１０】図３４参照：例えばスパッタ法を用いて、
Ａｌ（アルミニウム）膜を基体全面に堆積した後、例え
ば写真食刻法とＲＩＥ法を用いて、このＡｌ膜を電極形
状にパターニングし、電極窓３１Ｅ、３１Ｂ、３１Ｃを
介してＶ−ＮＰＮトランジスタ形成予定領域のＮ+ 型エ
ミッタ領域２０、Ｐ型ベース領域１７、及びＮ+ 型コレ
クタコンタクト領域２１にそれぞれ接続するエミッタ電
極３３Ｅ、ベース電極３３Ｂ、及びコレクタ電極３３Ｃ
を形成すると共に、電極窓３２Ｅ、３２Ｂ、３２Ｃを介
してＬ−ＰＮＰトランジスタ形成予定領域のＰ型エミッ
タ領域１８、Ｎ+ 型ベースコンタクト領域２２、及びＰ
型コレクタ領域１９にそれぞれ接続するエミッタ電極３
４Ｅ、ベース電極３４Ｂ、及びコレクタ電極３４Ｃを形
成する。このようにして、従来の高耐圧Ｖ−ＮＰＮトラ
ンジスタ１０４及び高耐圧Ｌ−ＰＮＰトランジスタ１０
５を形成する。次に、従来の相補型バイポーラトランジ
スタを構成する高耐圧Ｖ−ＮＰＮトランジスタと高耐圧
Ｖ−ＰＮＰトランジスタの製造方法を、図３５〜図４３
に示す工程要所における要部切断側面図を参照しつつ説
明する。
Ａｌ（アルミニウム）膜を基体全面に堆積した後、例え
ば写真食刻法とＲＩＥ法を用いて、このＡｌ膜を電極形
状にパターニングし、電極窓３１Ｅ、３１Ｂ、３１Ｃを
介してＶ−ＮＰＮトランジスタ形成予定領域のＮ+ 型エ
ミッタ領域２０、Ｐ型ベース領域１７、及びＮ+ 型コレ
クタコンタクト領域２１にそれぞれ接続するエミッタ電
極３３Ｅ、ベース電極３３Ｂ、及びコレクタ電極３３Ｃ
を形成すると共に、電極窓３２Ｅ、３２Ｂ、３２Ｃを介
してＬ−ＰＮＰトランジスタ形成予定領域のＰ型エミッ
タ領域１８、Ｎ+ 型ベースコンタクト領域２２、及びＰ
型コレクタ領域１９にそれぞれ接続するエミッタ電極３
４Ｅ、ベース電極３４Ｂ、及びコレクタ電極３４Ｃを形
成する。このようにして、従来の高耐圧Ｖ−ＮＰＮトラ
ンジスタ１０４及び高耐圧Ｌ−ＰＮＰトランジスタ１０
５を形成する。次に、従来の相補型バイポーラトランジ
スタを構成する高耐圧Ｖ−ＮＰＮトランジスタと高耐圧
Ｖ−ＰＮＰトランジスタの製造方法を、図３５〜図４３
に示す工程要所における要部切断側面図を参照しつつ説
明する。
【００１１】図３５参照：先ず、例えばシリコン基板か
らなる支持基板４１と例えば比抵抗１０Ωｃｍ程度のＮ
型シリコン基板を用意する。そして、Ｎ型シリコン基板
上に、例えば熱酸化法を用いて、厚さ２μｍ程度の埋め
込み用シリコン酸化膜４３を形成する。続いて、Ｎ型シ
リコン基板の埋め込み用シリコン酸化膜４３と支持基板
４１とを室温において貼り合わせた後、例えば酸素雰囲
気中においてアニール処理を行い、貼り合わせ強度を高
める。続いて、例えば機械研摩法及びＣＭＰ法を用い
て、Ｎ型シリコン基板をその露出している裏面から研磨
して、所望の厚さ、例えば２μｍ程度の厚さのＮ型活性
層４４を形成する。このようにして、支持基板４１上
に、埋め込み用シリコン酸化膜４３を介してＮ型活性層
４４が形成されている、貼り合わせＳＯＩ基板を形成す
る。
らなる支持基板４１と例えば比抵抗１０Ωｃｍ程度のＮ
型シリコン基板を用意する。そして、Ｎ型シリコン基板
上に、例えば熱酸化法を用いて、厚さ２μｍ程度の埋め
込み用シリコン酸化膜４３を形成する。続いて、Ｎ型シ
リコン基板の埋め込み用シリコン酸化膜４３と支持基板
４１とを室温において貼り合わせた後、例えば酸素雰囲
気中においてアニール処理を行い、貼り合わせ強度を高
める。続いて、例えば機械研摩法及びＣＭＰ法を用い
て、Ｎ型シリコン基板をその露出している裏面から研磨
して、所望の厚さ、例えば２μｍ程度の厚さのＮ型活性
層４４を形成する。このようにして、支持基板４１上
に、埋め込み用シリコン酸化膜４３を介してＮ型活性層
４４が形成されている、貼り合わせＳＯＩ基板を形成す
る。
【００１２】図３６参照：例えば写真食刻法とイオン注
入法を用いて、例えばＮ型不純物イオンとしてのＡｓイ
オンをＶ−ＮＰＮトランジスタ形成予定領域のＮ型活性
層４４に選択的に注入する。更に、例えば写真食刻法と
イオン注入法を用いて、例えばＰ型不純物イオンとして
のＢイオンをＶ−ＰＮＰトランジスタ形成予定領域のＮ
型活性層４４に選択的に注入する。続いて、例えば水蒸
気雰囲気中においてアニール処理を行い、Ｖ−ＮＰＮト
ランジスタ形成予定領域及びＶ−ＰＮＰトランジスタ形
成予定領域のＮ型活性層４４にＮ+ 型埋め込み層４５及
びＰ+ 型埋め込み層４６をそれぞれ形成する。
入法を用いて、例えばＮ型不純物イオンとしてのＡｓイ
オンをＶ−ＮＰＮトランジスタ形成予定領域のＮ型活性
層４４に選択的に注入する。更に、例えば写真食刻法と
イオン注入法を用いて、例えばＰ型不純物イオンとして
のＢイオンをＶ−ＰＮＰトランジスタ形成予定領域のＮ
型活性層４４に選択的に注入する。続いて、例えば水蒸
気雰囲気中においてアニール処理を行い、Ｖ−ＮＰＮト
ランジスタ形成予定領域及びＶ−ＰＮＰトランジスタ形
成予定領域のＮ型活性層４４にＮ+ 型埋め込み層４５及
びＰ+ 型埋め込み層４６をそれぞれ形成する。
【００１３】図３７参照：例えばエピタキシャル法を用
いて、Ｎ+ 型埋め込み層４５及びＰ+ 型埋め込み層４６
上に、例えば比抵抗１０Ωｃｍ、厚さ１５μｍ程度のＮ
型エピタキシャル成長層を形成した後、例えば熱酸化法
を用いて、このＮ型エピタキシャル成長層上に、例えば
厚さ５０ｎｍ程度のシリコン酸化膜４７を形成する。続
いて、例えば写真食刻法とイオン注入法を用いて、例え
ばＢイオンをＶ−ＰＮＰトランジスタ形成予定領域のＮ
型活性層１５に選択的に注入した後、不活性雰囲気中に
おいてアニール処理を行い、Ｐ型コレクタ領域４８を形
成する。このとき、残されたＶ−ＮＰＮトランジスタ形
成予定領域のＮ型活性層１５はＮ型コレクタ領域４９と
なる。
いて、Ｎ+ 型埋め込み層４５及びＰ+ 型埋め込み層４６
上に、例えば比抵抗１０Ωｃｍ、厚さ１５μｍ程度のＮ
型エピタキシャル成長層を形成した後、例えば熱酸化法
を用いて、このＮ型エピタキシャル成長層上に、例えば
厚さ５０ｎｍ程度のシリコン酸化膜４７を形成する。続
いて、例えば写真食刻法とイオン注入法を用いて、例え
ばＢイオンをＶ−ＰＮＰトランジスタ形成予定領域のＮ
型活性層１５に選択的に注入した後、不活性雰囲気中に
おいてアニール処理を行い、Ｐ型コレクタ領域４８を形
成する。このとき、残されたＶ−ＮＰＮトランジスタ形
成予定領域のＮ型活性層１５はＮ型コレクタ領域４９と
なる。
【００１４】図３８参照：例えば写真食刻法とイオン注
入法を用いて、例えばＢイオンをＶ−ＮＰＮトランジス
タ形成予定領域のＮ型コレクタ領域４９に選択的に注入
する。更に、例えば写真食刻法とイオン注入法を用い
て、例えばＮ型不純物イオンとしてのＰ（リン）イオン
をＶ−ＰＮＰトランジスタ形成予定領域のＰ型コレクタ
領域４８に選択的に注入する。その後、例えば不活性雰
囲気中においてアニール処理を行い、Ｖ−ＮＰＮトラン
ジスタ形成予定領域のＮ型コレクタ領域４９表面にＰ型
ベース領域５０を形成すると共に、Ｖ−ＰＮＰトランジ
スタ形成予定領域のＰ型コレクタ領域４８表面にＮ型ベ
ース領域５１を形成する。
入法を用いて、例えばＢイオンをＶ−ＮＰＮトランジス
タ形成予定領域のＮ型コレクタ領域４９に選択的に注入
する。更に、例えば写真食刻法とイオン注入法を用い
て、例えばＮ型不純物イオンとしてのＰ（リン）イオン
をＶ−ＰＮＰトランジスタ形成予定領域のＰ型コレクタ
領域４８に選択的に注入する。その後、例えば不活性雰
囲気中においてアニール処理を行い、Ｖ−ＮＰＮトラン
ジスタ形成予定領域のＮ型コレクタ領域４９表面にＰ型
ベース領域５０を形成すると共に、Ｖ−ＰＮＰトランジ
スタ形成予定領域のＰ型コレクタ領域４８表面にＮ型ベ
ース領域５１を形成する。
【００１５】続いて、例えば写真食刻法とイオン注入法
を用いて、例えばＡｓイオンをＶ−ＮＰＮトランジスタ
形成予定領域のＰ型ベース領域５０及びＮ型コレクタ領
域４９に選択的に注入する。更に、例えば写真食刻法と
イオン注入法を用いて、例えばＢイオンをＶ−ＰＮＰト
ランジスタ形成予定領域のＮ型ベース領域５１及びＰ型
コレクタ領域４８に選択的に注入する。その後、例えば
不活性雰囲気中においてアニール処理を行い、Ｖ−ＮＰ
Ｎトランジスタ形成予定領域のＰ型ベース領域５０及び
Ｎ型コレクタ領域４９表面にそれぞれＮ+ 型エミッタ領
域５２及びＮ＋型コレクタコンタクト領域５３を形成す
ると共に、Ｖ−ＰＮＰトランジスタ形成予定領域のＮ型
ベース領域５１及びＰ型コレクタ領域４８表面にそれぞ
れＰ＋ 型エミッタ領域５４及びＰ+ 型コレクタコンタ
クト領域５５を形成する。
を用いて、例えばＡｓイオンをＶ−ＮＰＮトランジスタ
形成予定領域のＰ型ベース領域５０及びＮ型コレクタ領
域４９に選択的に注入する。更に、例えば写真食刻法と
イオン注入法を用いて、例えばＢイオンをＶ−ＰＮＰト
ランジスタ形成予定領域のＮ型ベース領域５１及びＰ型
コレクタ領域４８に選択的に注入する。その後、例えば
不活性雰囲気中においてアニール処理を行い、Ｖ−ＮＰ
Ｎトランジスタ形成予定領域のＰ型ベース領域５０及び
Ｎ型コレクタ領域４９表面にそれぞれＮ+ 型エミッタ領
域５２及びＮ＋型コレクタコンタクト領域５３を形成す
ると共に、Ｖ−ＰＮＰトランジスタ形成予定領域のＮ型
ベース領域５１及びＰ型コレクタ領域４８表面にそれぞ
れＰ＋ 型エミッタ領域５４及びＰ+ 型コレクタコンタ
クト領域５５を形成する。
【００１６】図３９参照：例えば写真食刻法とＲＩＥ法
を用いて、Ｖ−ＮＰＮトランジスタ形成予定領域のシリ
コン酸化膜４７、Ｎ型コレクタ領域４９、及びＮ+ 型埋
め込み層４５、並びにＶ−ＰＮＰトランジスタ形成予定
領域のシリコン酸化膜４７、Ｐ型コレクタ領域４８、及
びＰ+ 型埋め込み層４６を選択的にエッチングし、埋め
込み酸化膜４３に達する素子分離用のトレンチ溝５６を
開口して、Ｖ−ＮＰＮトランジスタ形成予定領域とＶ−
ＰＮＰトランジスタ形成予定領域とを分離する。
を用いて、Ｖ−ＮＰＮトランジスタ形成予定領域のシリ
コン酸化膜４７、Ｎ型コレクタ領域４９、及びＮ+ 型埋
め込み層４５、並びにＶ−ＰＮＰトランジスタ形成予定
領域のシリコン酸化膜４７、Ｐ型コレクタ領域４８、及
びＰ+ 型埋め込み層４６を選択的にエッチングし、埋め
込み酸化膜４３に達する素子分離用のトレンチ溝５６を
開口して、Ｖ−ＮＰＮトランジスタ形成予定領域とＶ−
ＰＮＰトランジスタ形成予定領域とを分離する。
【００１７】図４０参照：Ｖ−ＮＰＮトランジスタ形成
予定領域とＶ−ＰＮＰトランジスタ形成予定領域とを分
離するトレンチ溝５６内壁に、例えば熱酸化法を用い
て、厚さ５００ｎｍ程度のシリコン酸化膜１１１を形成
する。
予定領域とＶ−ＰＮＰトランジスタ形成予定領域とを分
離するトレンチ溝５６内壁に、例えば熱酸化法を用い
て、厚さ５００ｎｍ程度のシリコン酸化膜１１１を形成
する。
【００１８】図４１参照：こうしたシリコン酸化膜１１
１からなるトレンチ溝５６を含む基体全面に、例えばＣ
ＶＤ法を用いて、十分な膜厚の多結晶シリコン膜１１２
を堆積した後、例えばＲＩＥ法を用いて、この多結晶シ
リコン膜１１２をシリコン酸化膜１６表面が露出するま
でエッチングバックする。このようにして、シリコン酸
化膜１１１からなるトレンチ溝５６内に多結晶シリコン
膜１１２を充填する。
１からなるトレンチ溝５６を含む基体全面に、例えばＣ
ＶＤ法を用いて、十分な膜厚の多結晶シリコン膜１１２
を堆積した後、例えばＲＩＥ法を用いて、この多結晶シ
リコン膜１１２をシリコン酸化膜１６表面が露出するま
でエッチングバックする。このようにして、シリコン酸
化膜１１１からなるトレンチ溝５６内に多結晶シリコン
膜１１２を充填する。
【００１９】図４２参照：例えばＣＶＤ法を用いて、基
体全面にシリコン酸化膜１１３を形成する。続いて、例
えば写真食刻法とＲＩＥ法を用いて、シリコン酸化膜１
１３、１６を選択的にエッチングして、Ｖ−ＮＰＮトラ
ンジスタ形成予定領域のＮ+ 型エミッタ領域５２、Ｐ型
ベース領域５０、及びＮ+ 型コレクタコンタクト領域５
３をそれぞれ露出させる電極窓６１Ｅ、６１Ｂ、６１Ｃ
と、Ｖ−ＰＮＰトランジスタ形成予定領域のＰ+ 型エミ
ッタ領域５４、Ｎ型ベース領域５１、及びＰ+ 型コレク
タコンタクト領域５５をそれぞれ露出させる電極窓６２
Ｅ、６２Ｂ、６２Ｃを開口する。
体全面にシリコン酸化膜１１３を形成する。続いて、例
えば写真食刻法とＲＩＥ法を用いて、シリコン酸化膜１
１３、１６を選択的にエッチングして、Ｖ−ＮＰＮトラ
ンジスタ形成予定領域のＮ+ 型エミッタ領域５２、Ｐ型
ベース領域５０、及びＮ+ 型コレクタコンタクト領域５
３をそれぞれ露出させる電極窓６１Ｅ、６１Ｂ、６１Ｃ
と、Ｖ−ＰＮＰトランジスタ形成予定領域のＰ+ 型エミ
ッタ領域５４、Ｎ型ベース領域５１、及びＰ+ 型コレク
タコンタクト領域５５をそれぞれ露出させる電極窓６２
Ｅ、６２Ｂ、６２Ｃを開口する。
【００２０】図４３参照：例えばスパッタ法を用いて、
Ａｌ膜を基体全面に堆積した後、例えば写真食刻法とＲ
ＩＥ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓６１Ｅ、６１Ｂ、６１Ｃを介してＶ−ＮＰＮ
トランジスタ形成予定領域のＮ+ 型エミッタ領域５２、
Ｐ型ベース領域５０、及びＮ+ 型コレクタコンタクト領
域５３にそれぞれ接続するエミッタ電極６３Ｅ、ベース
電極６３Ｂ、コレクタ電極６３Ｃ、及びこれらの電極に
接続する配線層（図示せず）を形成すると共に、電極窓
６２Ｅ、６２Ｂ、６２Ｃを介してＶ−ＰＮＰトランジス
タ形成予定領域のＰ+ 型エミッタ領域５４、Ｎ型ベース
領域５１、及びＰ+ 型コレクタコンタクト領域５５にそ
れぞれ接続するエミッタ電極６４Ｅ、ベース電極６４
Ｂ、コレクタ電極６４Ｃ、及びこれらの電極に接続する
配線層（図示せず）を形成する。このようにして、従来
の相補型バイポーラトランジスタを構成する高耐圧Ｖ−
ＮＰＮトランジスタ１１４と高耐圧Ｖ−ＰＮＰトランジ
スタ１１５とを隣接して形成する。
Ａｌ膜を基体全面に堆積した後、例えば写真食刻法とＲ
ＩＥ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓６１Ｅ、６１Ｂ、６１Ｃを介してＶ−ＮＰＮ
トランジスタ形成予定領域のＮ+ 型エミッタ領域５２、
Ｐ型ベース領域５０、及びＮ+ 型コレクタコンタクト領
域５３にそれぞれ接続するエミッタ電極６３Ｅ、ベース
電極６３Ｂ、コレクタ電極６３Ｃ、及びこれらの電極に
接続する配線層（図示せず）を形成すると共に、電極窓
６２Ｅ、６２Ｂ、６２Ｃを介してＶ−ＰＮＰトランジス
タ形成予定領域のＰ+ 型エミッタ領域５４、Ｎ型ベース
領域５１、及びＰ+ 型コレクタコンタクト領域５５にそ
れぞれ接続するエミッタ電極６４Ｅ、ベース電極６４
Ｂ、コレクタ電極６４Ｃ、及びこれらの電極に接続する
配線層（図示せず）を形成する。このようにして、従来
の相補型バイポーラトランジスタを構成する高耐圧Ｖ−
ＮＰＮトランジスタ１１４と高耐圧Ｖ−ＰＮＰトランジ
スタ１１５とを隣接して形成する。
【００２１】次に、従来の高耐圧縦型絶縁ゲート型電界
効果トランジスタとしての高耐圧ＶＤ−ＭＯＳ（Vertic
al Double-Diffused Metal Oxide Semiconductor）トラ
ンジスタの製造方法を、図４４〜図５１に示す工程要所
における要部切断側面図を参照しつつ説明する。
効果トランジスタとしての高耐圧ＶＤ−ＭＯＳ（Vertic
al Double-Diffused Metal Oxide Semiconductor）トラ
ンジスタの製造方法を、図４４〜図５１に示す工程要所
における要部切断側面図を参照しつつ説明する。
【００２２】図４４参照：先ず、例えばシリコン基板か
らなる支持基板７１上に、例えば熱酸化法を用いて、厚
さ２μｍ程度の埋め込み用シリコン酸化膜７２を形成す
る。また、例えば比抵抗１０Ωｃｍ程度のＮ型シリコン
基板表面に、例えばＳｂを高濃度にドープしたＮ+ 型ド
レイン埋め込み層７３を形成する。そして、これら支持
基板７１の埋め込み用シリコン酸化膜７２とＮ型シリコ
ン基板表面のＮ+ 型ドレイン埋め込み層７３とを室温に
おいて貼り合わせた後、例えば酸素雰囲気中においてア
ニール処理を行い、貼り合わせ強度を高める。続いて、
例えば機械研摩法及びＣＭＰ法を用いて、Ｎ型シリコン
基板をその露出している裏面から研磨して、例えば厚さ
１５μｍ程度のＮ型活性層７４を形成する。このように
して、支持基板７１上に、埋め込み用シリコン酸化膜７
２を介してＮ+ 型ドレイン埋め込み層７３及びＮ型活性
層７４が順に積層して形成されている貼り合わせＳＯＩ
基板を形成する。
らなる支持基板７１上に、例えば熱酸化法を用いて、厚
さ２μｍ程度の埋め込み用シリコン酸化膜７２を形成す
る。また、例えば比抵抗１０Ωｃｍ程度のＮ型シリコン
基板表面に、例えばＳｂを高濃度にドープしたＮ+ 型ド
レイン埋め込み層７３を形成する。そして、これら支持
基板７１の埋め込み用シリコン酸化膜７２とＮ型シリコ
ン基板表面のＮ+ 型ドレイン埋め込み層７３とを室温に
おいて貼り合わせた後、例えば酸素雰囲気中においてア
ニール処理を行い、貼り合わせ強度を高める。続いて、
例えば機械研摩法及びＣＭＰ法を用いて、Ｎ型シリコン
基板をその露出している裏面から研磨して、例えば厚さ
１５μｍ程度のＮ型活性層７４を形成する。このように
して、支持基板７１上に、埋め込み用シリコン酸化膜７
２を介してＮ+ 型ドレイン埋め込み層７３及びＮ型活性
層７４が順に積層して形成されている貼り合わせＳＯＩ
基板を形成する。
【００２３】図４５参照：例えば熱酸化法を用いて、Ｎ
型活性層７４上に厚さ５０ｎｍ程度のシリコン酸化膜７
５を形成する。続いて、例えば写真食刻法とＲＩＥ法を
用いて、シリコン酸化膜７５、Ｎ型活性層７４、及びＮ
+ 型ドレイン埋め込み層７３を選択的にエッチングし、
埋め込み酸化膜７２に達する素子分離用のトレンチ溝８
１を開口して、ＶＤ−ＭＯＳトランジスタ形成予定領域
を分離する。
型活性層７４上に厚さ５０ｎｍ程度のシリコン酸化膜７
５を形成する。続いて、例えば写真食刻法とＲＩＥ法を
用いて、シリコン酸化膜７５、Ｎ型活性層７４、及びＮ
+ 型ドレイン埋め込み層７３を選択的にエッチングし、
埋め込み酸化膜７２に達する素子分離用のトレンチ溝８
１を開口して、ＶＤ−ＭＯＳトランジスタ形成予定領域
を分離する。
【００２４】図４６参照：ＶＤ−ＭＯＳトランジスタ形
成予定領域を分離しているトレンチ溝８１内壁に、例え
ば熱酸化法を用いて、厚さ５００ｎｍ程度のシリコン酸
化膜１２１を形成する。
成予定領域を分離しているトレンチ溝８１内壁に、例え
ば熱酸化法を用いて、厚さ５００ｎｍ程度のシリコン酸
化膜１２１を形成する。
【００２５】図４７参照：こうしたシリコン酸化膜１２
１からなるトレンチ溝８１を含む基体全面に、例えばＣ
ＶＤ法を用いて、十分な膜厚の多結晶シリコン膜１２２
を堆積した後、例えばＲＩＥ法を用いて、この多結晶シ
リコン膜１２２をシリコン酸化膜７５表面が露出するま
でエッチングバックする。このようにして、シリコン酸
化膜１２１からなるトレンチ溝８１内に多結晶シリコン
膜１２２を充填する。
１からなるトレンチ溝８１を含む基体全面に、例えばＣ
ＶＤ法を用いて、十分な膜厚の多結晶シリコン膜１２２
を堆積した後、例えばＲＩＥ法を用いて、この多結晶シ
リコン膜１２２をシリコン酸化膜７５表面が露出するま
でエッチングバックする。このようにして、シリコン酸
化膜１２１からなるトレンチ溝８１内に多結晶シリコン
膜１２２を充填する。
【００２６】図４８参照：例えばＣＶＤ法を用いて、シ
リコン酸化膜７５上に多結晶シリコン層を堆積した後、
例えば写真食刻法とＲＩＥ法を用いて、この多結晶シリ
コン層を選択的にエッチングし、ゲート電極１２３を形
成する。
リコン酸化膜７５上に多結晶シリコン層を堆積した後、
例えば写真食刻法とＲＩＥ法を用いて、この多結晶シリ
コン層を選択的にエッチングし、ゲート電極１２３を形
成する。
【００２７】図４９参照：例えば写真食刻法とイオン注
入法を用いて、例えばＰ型不純物イオンとしてのＢイオ
ンをＮ型活性層７４に選択的に注入した後、不活性雰囲
気中においてアニール処理を行い、ゲート電極１２３周
囲のＮ型活性層７４表面にＰ型ボディ領域７７をリング
状に形成する。
入法を用いて、例えばＰ型不純物イオンとしてのＢイオ
ンをＮ型活性層７４に選択的に注入した後、不活性雰囲
気中においてアニール処理を行い、ゲート電極１２３周
囲のＮ型活性層７４表面にＰ型ボディ領域７７をリング
状に形成する。
【００２８】続いて、例えば写真食刻法とイオン注入法
を用いて、例えばＮ型不純物イオンとしてのＡｓイオン
をＰ型ボディ領域７７及びＮ型活性層７４に選択的に注
入する。また、例えば写真食刻法とイオン注入法を用い
て、例えばＢイオンをＰ型ボディ領域７７に選択的に注
入する。その後、例えば不活性雰囲気中においてアニー
ル処理を行い、Ｐ型ボディ領域７７及びＮ型活性層７４
表面にそれぞれＮ+ 型ソース領域７８及びＮ+ 型ドレイ
ンコンタクト領域７９をリング状に形成すると共に、Ｐ
型ボディ領域７７表面にＰ+ 型ボディコンタクト領域８
０をＮ+ 型ソース領域７８の外側に隣接させてリング状
に形成する。このようにして、ＶＤ−ＭＯＳトランジス
タのソース側には、Ｐ型ボディ領域７７とＮ+ 型ソース
領域７８とが二重拡散（Double Diffusion）によって形
成される。
を用いて、例えばＮ型不純物イオンとしてのＡｓイオン
をＰ型ボディ領域７７及びＮ型活性層７４に選択的に注
入する。また、例えば写真食刻法とイオン注入法を用い
て、例えばＢイオンをＰ型ボディ領域７７に選択的に注
入する。その後、例えば不活性雰囲気中においてアニー
ル処理を行い、Ｐ型ボディ領域７７及びＮ型活性層７４
表面にそれぞれＮ+ 型ソース領域７８及びＮ+ 型ドレイ
ンコンタクト領域７９をリング状に形成すると共に、Ｐ
型ボディ領域７７表面にＰ+ 型ボディコンタクト領域８
０をＮ+ 型ソース領域７８の外側に隣接させてリング状
に形成する。このようにして、ＶＤ−ＭＯＳトランジス
タのソース側には、Ｐ型ボディ領域７７とＮ+ 型ソース
領域７８とが二重拡散（Double Diffusion）によって形
成される。
【００２９】図５０参照：続いて、例えばＣＶＤ法を用
いて、シリコン酸化膜１２４を基体全面に堆積した後、
例えば写真食刻法とＲＩＥ法を用いて、シリコン酸化膜
１２４及びシリコン酸化膜７５を選択的にエッチング
し、隣接するＮ+ 型ソース領域７８及びＰ+型ボディコ
ンタクト領域８０を露出させる電極窓８４Ｓを開口する
と共に、Ｎ＋型ドレインコンタクト領域７９を露出させ
る電極窓８４Ｄを開口する。
いて、シリコン酸化膜１２４を基体全面に堆積した後、
例えば写真食刻法とＲＩＥ法を用いて、シリコン酸化膜
１２４及びシリコン酸化膜７５を選択的にエッチング
し、隣接するＮ+ 型ソース領域７８及びＰ+型ボディコ
ンタクト領域８０を露出させる電極窓８４Ｓを開口する
と共に、Ｎ＋型ドレインコンタクト領域７９を露出させ
る電極窓８４Ｄを開口する。
【００３０】図５１参照：例えばスパッタ法を用いて、
Ａｌ膜を基体全面に堆積した後、例えば写真食刻法とＲ
ＩＥ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓８４Ｓを介してＮ＋ 型ソース領域７８及び
Ｐ+ 型ボディコンタクト領域８０の両方に接続するソー
ス電極８５Ｓを形成すると共に、電極窓８４Ｄを介して
Ｎ+ 型ドレインコンタクト領域７９に接続するドレイン
電極８５Ｄを形成する。このようにして、従来の高耐圧
縦型絶縁ゲート型電界効果トランジスタとしての高耐圧
ＶＤ−ＭＯＳトランジスタ１２５を形成する。
Ａｌ膜を基体全面に堆積した後、例えば写真食刻法とＲ
ＩＥ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓８４Ｓを介してＮ＋ 型ソース領域７８及び
Ｐ+ 型ボディコンタクト領域８０の両方に接続するソー
ス電極８５Ｓを形成すると共に、電極窓８４Ｄを介して
Ｎ+ 型ドレインコンタクト領域７９に接続するドレイン
電極８５Ｄを形成する。このようにして、従来の高耐圧
縦型絶縁ゲート型電界効果トランジスタとしての高耐圧
ＶＤ−ＭＯＳトランジスタ１２５を形成する。
【００３１】
【発明が解決しようとする課題】ところで、上記図２８
〜図３４に示す工程に従って作製された従来の高耐圧Ｖ
−ＮＰＮトランジスタ１０４及び高耐圧Ｌ−ＰＮＰトラ
ンジスタ１０５においては、その高耐圧化を達成するた
めに、高耐圧Ｖ−ＮＰＮトランジスタ１０４のＮ型コレ
クタ領域２５と高耐圧Ｌ−ＰＮＰトランジスタ１０５の
Ｎ型ベース領域２７を例えば比抵抗１０Ωｃｍ程度と比
較的低濃度で、且つ厚さ１５μｍ程度と十分な厚さにす
ることが必要である。しかし、このことは、高耐圧Ｖ−
ＮＰＮトランジスタ１０４のコレクタ抵抗及び高耐圧Ｌ
−ＰＮＰトランジスタ１０５のベース抵抗が高抵抗化す
ることになり、高速化を実現する上での障害となるとい
う問題があった。
〜図３４に示す工程に従って作製された従来の高耐圧Ｖ
−ＮＰＮトランジスタ１０４及び高耐圧Ｌ−ＰＮＰトラ
ンジスタ１０５においては、その高耐圧化を達成するた
めに、高耐圧Ｖ−ＮＰＮトランジスタ１０４のＮ型コレ
クタ領域２５と高耐圧Ｌ−ＰＮＰトランジスタ１０５の
Ｎ型ベース領域２７を例えば比抵抗１０Ωｃｍ程度と比
較的低濃度で、且つ厚さ１５μｍ程度と十分な厚さにす
ることが必要である。しかし、このことは、高耐圧Ｖ−
ＮＰＮトランジスタ１０４のコレクタ抵抗及び高耐圧Ｌ
−ＰＮＰトランジスタ１０５のベース抵抗が高抵抗化す
ることになり、高速化を実現する上での障害となるとい
う問題があった。
【００３２】この問題を解決する手段として、高耐圧Ｖ
−ＮＰＮトランジスタ１０４におけるＮ型コレクタ領域
２５表面のＮ+ 型コレクタコンタクト領域２１を、高濃
度のままでＮ+ 型コレクタ埋め込み層２４に達するほど
深く形成し、また高耐圧Ｌ−ＰＮＰトランジスタ１０５
におけるＮ型ベース領域２７表面のＮ+ 型ベースコンタ
クト領域２２を、高濃度のままでＮ+ 型ベース埋め込み
層２６に達するほど深く形成することが考えられる。
−ＮＰＮトランジスタ１０４におけるＮ型コレクタ領域
２５表面のＮ+ 型コレクタコンタクト領域２１を、高濃
度のままでＮ+ 型コレクタ埋め込み層２４に達するほど
深く形成し、また高耐圧Ｌ−ＰＮＰトランジスタ１０５
におけるＮ型ベース領域２７表面のＮ+ 型ベースコンタ
クト領域２２を、高濃度のままでＮ+ 型ベース埋め込み
層２６に達するほど深く形成することが考えられる。
【００３３】しかし、このような高濃度のままでＮ+ 型
コレクタ埋め込み層２４やＮ+ 型ベース埋め込み層２６
に達するほど深いＮ+ 型コレクタコンタクト領域やＮ+
型ベースコンタクト領域２２を不純物拡散法を用いて形
成しようとすると、前述したようにＮ型コレクタ領域２
５とＮ型ベース領域２７の厚さが例えば１５μｍ程度と
十分な厚いことから、形成すべきＮ+ 型コレクタコンタ
クト領域やＮ+ 型ベースコンタクト領域の拡散深さを十
分に深くしなければならず、その形成には高濃度の不純
物の高温長時間の拡散が必要となるため、製造上の限界
が生じる。また、たとえ製造しても高コストになってし
まう。更に、このような不純物拡散法の代わりに、不純
物イオン注入法を用いることも可能であるが、この場合
にも、高濃度の不純物イオンを高エネルギーで注入しな
ければならないために、特性の劣化や信頼性の低下の原
因となる結晶欠陥が発生する。
コレクタ埋め込み層２４やＮ+ 型ベース埋め込み層２６
に達するほど深いＮ+ 型コレクタコンタクト領域やＮ+
型ベースコンタクト領域２２を不純物拡散法を用いて形
成しようとすると、前述したようにＮ型コレクタ領域２
５とＮ型ベース領域２７の厚さが例えば１５μｍ程度と
十分な厚いことから、形成すべきＮ+ 型コレクタコンタ
クト領域やＮ+ 型ベースコンタクト領域の拡散深さを十
分に深くしなければならず、その形成には高濃度の不純
物の高温長時間の拡散が必要となるため、製造上の限界
が生じる。また、たとえ製造しても高コストになってし
まう。更に、このような不純物拡散法の代わりに、不純
物イオン注入法を用いることも可能であるが、この場合
にも、高濃度の不純物イオンを高エネルギーで注入しな
ければならないために、特性の劣化や信頼性の低下の原
因となる結晶欠陥が発生する。
【００３４】このため、従来の製造方法においては、高
耐圧Ｖ−ＮＰＮトランジスタ１０４のＮ型コレクタ領域
２５表面に、高濃度のままでＮ+ 型コレクタ埋め込み層
２４に達するような深いＮ+ 型コレクタコンタクト領域
を形成したり、高耐圧Ｌ−ＰＮＰトランジスタ１０５の
Ｎ型ベース領域２７表面に、高濃度のままでＮ+ 型ベー
ス埋め込み層２６に達するような深いＮ+ 型ベースコン
タクト領域を形成したりすることは容易ではなかった。
従って、従来の高耐圧Ｖ−ＮＰＮトランジスタ１０４の
コレクタ抵抗及び高耐圧Ｌ−ＰＮＰトランジスタ１０５
のベース抵抗を低抵抗化して高速化を達成することは困
難であるという問題があった。
耐圧Ｖ−ＮＰＮトランジスタ１０４のＮ型コレクタ領域
２５表面に、高濃度のままでＮ+ 型コレクタ埋め込み層
２４に達するような深いＮ+ 型コレクタコンタクト領域
を形成したり、高耐圧Ｌ−ＰＮＰトランジスタ１０５の
Ｎ型ベース領域２７表面に、高濃度のままでＮ+ 型ベー
ス埋め込み層２６に達するような深いＮ+ 型ベースコン
タクト領域を形成したりすることは容易ではなかった。
従って、従来の高耐圧Ｖ−ＮＰＮトランジスタ１０４の
コレクタ抵抗及び高耐圧Ｌ−ＰＮＰトランジスタ１０５
のベース抵抗を低抵抗化して高速化を達成することは困
難であるという問題があった。
【００３５】また、上記図３５〜図４３に示す工程に従
って作製された従来の高耐圧Ｖ−ＮＰＮトランジスタ１
１４及び高耐圧Ｖ−ＰＮＰトランジスタ１１５から構成
される相補型バイポーラトランジスタにおいても、その
高耐圧化を達成するために、高耐圧Ｖ−ＮＰＮトランジ
スタ１１４のＮ型コレクタ領域４９と高耐圧Ｖ−ＰＮＰ
トランジスタ１１５のＰ型コレクタ領域４８は共に例え
ば比抵抗が１０Ωｃｍ程度と比較的低濃度で、且つ厚さ
が１５μｍ程度と十分な厚さにすることが必要である。
って作製された従来の高耐圧Ｖ−ＮＰＮトランジスタ１
１４及び高耐圧Ｖ−ＰＮＰトランジスタ１１５から構成
される相補型バイポーラトランジスタにおいても、その
高耐圧化を達成するために、高耐圧Ｖ−ＮＰＮトランジ
スタ１１４のＮ型コレクタ領域４９と高耐圧Ｖ−ＰＮＰ
トランジスタ１１５のＰ型コレクタ領域４８は共に例え
ば比抵抗が１０Ωｃｍ程度と比較的低濃度で、且つ厚さ
が１５μｍ程度と十分な厚さにすることが必要である。
【００３６】このため、上記の場合と同様に、高耐圧Ｖ
−ＮＰＮトランジスタ１１４のＮ型コレクタ領域４９表
面に、高濃度のままでＮ+ 型コレクタ埋め込み層４５に
達するような深いＮ+ 型コレクタコンタクト領域を形成
したり、高耐圧Ｖ−ＰＮＰトランジスタ１１５のＰ型コ
レクタ領域４８表面に、高濃度のままでＰ+ 型コレクタ
埋め込み層４６に達するような深いＰ+ 型コレクタコン
タクト領域を形成したりすることは容易ではなかった。
従って、従来の高耐圧Ｖ−ＮＰＮトランジスタ１１４及
び高耐圧Ｖ−ＰＮＰトランジスタ１１５から構成される
相補型バイポーラトランジスタのコレクタ抵抗を低抵抗
化して高速化を達成することは困難であるという問題が
あった。
−ＮＰＮトランジスタ１１４のＮ型コレクタ領域４９表
面に、高濃度のままでＮ+ 型コレクタ埋め込み層４５に
達するような深いＮ+ 型コレクタコンタクト領域を形成
したり、高耐圧Ｖ−ＰＮＰトランジスタ１１５のＰ型コ
レクタ領域４８表面に、高濃度のままでＰ+ 型コレクタ
埋め込み層４６に達するような深いＰ+ 型コレクタコン
タクト領域を形成したりすることは容易ではなかった。
従って、従来の高耐圧Ｖ−ＮＰＮトランジスタ１１４及
び高耐圧Ｖ−ＰＮＰトランジスタ１１５から構成される
相補型バイポーラトランジスタのコレクタ抵抗を低抵抗
化して高速化を達成することは困難であるという問題が
あった。
【００３７】また、上記図４４〜図５１に示す工程に従
って作製された従来の高耐圧ＶＤ−ＭＯＳトランジスタ
１２５においても、そのソース・ドレイン間の高耐圧化
を達成するために、高耐圧ＶＤ−ＭＯＳトランジスタ１
２５のＮ型活性層７４は例えば比抵抗が１０Ωｃｍ程度
と比較的低濃度で、且つ厚さが１５μｍ程度と十分な厚
さにすることが必要である。このため、上記の場合と同
様に、高耐圧ＶＤ−ＭＯＳトランジスタ１２５のＮ型活
性層７４表面に、高濃度のままでＮ+ 型ドレイン埋め込
み層７３に達するような深いＮ+ 型ドレインコンタクト
領域を形成することは容易ではなかった。従って、従来
の高耐圧ＶＤ−ＭＯＳトランジスタ１２５のドレイン抵
抗を低抵抗化して高速化を達成することは困難であると
いう問題があった。
って作製された従来の高耐圧ＶＤ−ＭＯＳトランジスタ
１２５においても、そのソース・ドレイン間の高耐圧化
を達成するために、高耐圧ＶＤ−ＭＯＳトランジスタ１
２５のＮ型活性層７４は例えば比抵抗が１０Ωｃｍ程度
と比較的低濃度で、且つ厚さが１５μｍ程度と十分な厚
さにすることが必要である。このため、上記の場合と同
様に、高耐圧ＶＤ−ＭＯＳトランジスタ１２５のＮ型活
性層７４表面に、高濃度のままでＮ+ 型ドレイン埋め込
み層７３に達するような深いＮ+ 型ドレインコンタクト
領域を形成することは容易ではなかった。従って、従来
の高耐圧ＶＤ−ＭＯＳトランジスタ１２５のドレイン抵
抗を低抵抗化して高速化を達成することは困難であると
いう問題があった。
【００３８】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、高耐圧トランジスタにおけるコレクタ
抵抗、ベース抵抗、又はドレイン抵抗を低抵抗化して高
速化を達成し、高耐圧化と高速化を両立させることが可
能なバイポーラトランジスタ、電界効果トランジスタ、
及び相補型バイポーラトランジスタ並びにこれらの製造
方法を提供することを目的とする。
れたものであり、高耐圧トランジスタにおけるコレクタ
抵抗、ベース抵抗、又はドレイン抵抗を低抵抗化して高
速化を達成し、高耐圧化と高速化を両立させることが可
能なバイポーラトランジスタ、電界効果トランジスタ、
及び相補型バイポーラトランジスタ並びにこれらの製造
方法を提供することを目的とする。
【００３９】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項１に係る半導体装置は、支持基板と、
この支持基板上に埋め込み絶縁膜を介して形成された第
１導電型の高濃度埋め込み層と、この高濃度埋め込み層
上に形成された第１導電型の活性層と、これら活性層及
び高濃度埋め込み層に開口され、埋め込み絶縁膜に達す
る素子分離用のトレンチ溝と、このトレンチ溝内に充填
された第１導電型の不純物を含有する絶縁膜と、このト
レンチ溝内の絶縁膜に隣接する活性層に形成され、高濃
度埋め込み層から活性層表面に至る第１導電型の高濃度
プラグ層とを有することを特徴とする。このように請求
項１に係る半導体装置においては、支持基板上に埋め込
み絶縁膜を介して第１導電型の高濃度埋め込み層と第１
導電型の活性層とが順に積層されているＳＯＩ構造とな
っている。また、埋め込み絶縁膜に達する素子分離用の
トレンチ溝内に絶縁膜が充填された誘電体分離構造とな
っている。そして、高濃度埋め込み層から活性層表面に
至る第１導電型の高濃度プラグ層が形成されていること
により、この活性層に所定のトランジスタを形成し、こ
の活性層を電流経路とする場合に、たとえ活性層の厚さ
が十分に厚いものであっても、この活性層から高濃度埋
め込み層及び高濃度プラグ層を通って電流が流れ易くな
るため、この電流経路が低抵抗化され、所定のトランジ
スタの動作速度が高速化される。
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項１に係る半導体装置は、支持基板と、
この支持基板上に埋め込み絶縁膜を介して形成された第
１導電型の高濃度埋め込み層と、この高濃度埋め込み層
上に形成された第１導電型の活性層と、これら活性層及
び高濃度埋め込み層に開口され、埋め込み絶縁膜に達す
る素子分離用のトレンチ溝と、このトレンチ溝内に充填
された第１導電型の不純物を含有する絶縁膜と、このト
レンチ溝内の絶縁膜に隣接する活性層に形成され、高濃
度埋め込み層から活性層表面に至る第１導電型の高濃度
プラグ層とを有することを特徴とする。このように請求
項１に係る半導体装置においては、支持基板上に埋め込
み絶縁膜を介して第１導電型の高濃度埋め込み層と第１
導電型の活性層とが順に積層されているＳＯＩ構造とな
っている。また、埋め込み絶縁膜に達する素子分離用の
トレンチ溝内に絶縁膜が充填された誘電体分離構造とな
っている。そして、高濃度埋め込み層から活性層表面に
至る第１導電型の高濃度プラグ層が形成されていること
により、この活性層に所定のトランジスタを形成し、こ
の活性層を電流経路とする場合に、たとえ活性層の厚さ
が十分に厚いものであっても、この活性層から高濃度埋
め込み層及び高濃度プラグ層を通って電流が流れ易くな
るため、この電流経路が低抵抗化され、所定のトランジ
スタの動作速度が高速化される。
【００４０】また、請求項２に係る半導体装置は、上記
の請求項１に係る半導体装置において、前記活性層がコ
レクタ領域であり、前記高濃度埋め込み層が高濃度コレ
クタ埋め込み層であり、前記高濃度プラグ層が高濃度コ
レクタプラグ層であり、このコレクタ領域表面に形成さ
れた第２導電型のベース領域と、このベース領域表面に
形成された第１導電型のエミッタ領域とを有している構
成とすることにより、活性層に形成された縦型バイポー
ラトランジスタを高耐圧化するためにコレクタ領域の厚
さを十分に厚くした場合であっても、コレクタ抵抗が低
抵抗化されるため、縦型バイポーラトランジスタの高耐
圧化と高速化が共に達成される。
の請求項１に係る半導体装置において、前記活性層がコ
レクタ領域であり、前記高濃度埋め込み層が高濃度コレ
クタ埋め込み層であり、前記高濃度プラグ層が高濃度コ
レクタプラグ層であり、このコレクタ領域表面に形成さ
れた第２導電型のベース領域と、このベース領域表面に
形成された第１導電型のエミッタ領域とを有している構
成とすることにより、活性層に形成された縦型バイポー
ラトランジスタを高耐圧化するためにコレクタ領域の厚
さを十分に厚くした場合であっても、コレクタ抵抗が低
抵抗化されるため、縦型バイポーラトランジスタの高耐
圧化と高速化が共に達成される。
【００４１】また、請求項３に係る半導体装置は、上記
の請求項１に係る半導体装置において、前記活性層がベ
ース領域であり、前記高濃度埋め込み層が高濃度ベース
埋め込み層であり、前記高濃度プラグ層が高濃度ベース
プラグ層であり、このベース領域表面に形成された第２
導電型のエミッタ領域と、ベース領域表面に形成された
第２導電型のコレクタ領域とを有している構成とするこ
とにより、活性層に形成された横型バイポーラトランジ
スタを高耐圧化するためにベース領域の厚さを十分に厚
くした場合であっても、ベース抵抗が低抵抗化されるた
め、横型バイポーラトランジスタの高耐圧化と高速化が
共に達成される。
の請求項１に係る半導体装置において、前記活性層がベ
ース領域であり、前記高濃度埋め込み層が高濃度ベース
埋め込み層であり、前記高濃度プラグ層が高濃度ベース
プラグ層であり、このベース領域表面に形成された第２
導電型のエミッタ領域と、ベース領域表面に形成された
第２導電型のコレクタ領域とを有している構成とするこ
とにより、活性層に形成された横型バイポーラトランジ
スタを高耐圧化するためにベース領域の厚さを十分に厚
くした場合であっても、ベース抵抗が低抵抗化されるた
め、横型バイポーラトランジスタの高耐圧化と高速化が
共に達成される。
【００４２】また、請求項４に係る半導体装置は、上記
の請求項１に係る半導体装置において、前記高濃度埋め
込み層が高濃度ドレイン埋め込み層であり、前記高濃度
プラグ層が高濃度ドレインプラグ層であり、活性層表面
にリング状に形成された第２導電型のボディ領域と、こ
のボディ領域表面にリング状に形成された第１導電型の
ソース領域と、このソース領域に囲まれたボディ領域及
び活性層上にゲート絶縁膜を介して形成されたゲート電
極とを有している構成とすることにより、活性層に形成
された縦型絶縁ゲート型電界効果トランジスタのソース
・ドレイン間を高耐圧化するために活性層の厚さを十分
に厚くした場合であっても、ドレイン抵抗が低抵抗化さ
れるため、縦型絶縁ゲート型電界効果トランジスタの高
耐圧化と低抵抗化の両立による大電力化が達成される。
の請求項１に係る半導体装置において、前記高濃度埋め
込み層が高濃度ドレイン埋め込み層であり、前記高濃度
プラグ層が高濃度ドレインプラグ層であり、活性層表面
にリング状に形成された第２導電型のボディ領域と、こ
のボディ領域表面にリング状に形成された第１導電型の
ソース領域と、このソース領域に囲まれたボディ領域及
び活性層上にゲート絶縁膜を介して形成されたゲート電
極とを有している構成とすることにより、活性層に形成
された縦型絶縁ゲート型電界効果トランジスタのソース
・ドレイン間を高耐圧化するために活性層の厚さを十分
に厚くした場合であっても、ドレイン抵抗が低抵抗化さ
れるため、縦型絶縁ゲート型電界効果トランジスタの高
耐圧化と低抵抗化の両立による大電力化が達成される。
【００４３】また、請求項５に係る半導体装置の製造方
法は、支持基板上に、埋め込み絶縁膜を介して、第１導
電型の高濃度埋め込み層及び第１導電型の活性層を順に
積層して形成する第１の工程と、これら活性層及び高濃
度埋め込み層に、埋め込み絶縁膜に達する素子分離用の
トレンチ溝を開口する第２の工程と、このトレンチ溝内
に、第１導電型の不純物を含有する絶縁膜を充填する第
３の工程と、この絶縁膜に含有される第１導電型の不純
物を隣接する活性層に拡散して、高濃度埋め込み層から
活性層表面に至る第１導電型の高濃度プラグ層を形成す
る第４の工程とを有することを特徴とする。このように
請求項５に係る半導体装置の製造方法においては、支持
基板上に埋め込み絶縁膜を介して第１導電型の高濃度埋
め込み層及び第１導電型の活性層を順に積層して形成す
ることにより、ＳＯＩ基板が形成される。また、埋め込
み絶縁膜に達する素子分離用のトレンチ溝を開口し、こ
のトレンチ溝内に絶縁膜を充填することにより、誘電体
分離構造が形成される。そして、このトレンチ溝内の絶
縁膜に含有される第１導電型の不純物を隣接する活性層
に拡散することにより、たとえ活性層の厚さが十分に厚
い場合であっても、活性層底部の高濃度埋め込み層から
活性層表面に至る第１導電型の高濃度プラグ層が容易に
形成される。従って、この活性層に所定のトランジスタ
を形成し、この活性層を電流経路とする場合に、たとえ
活性層の厚さが十分に厚くても、この活性層から高濃度
埋め込み層及び高濃度プラグ層を通って電流が流れ易く
なるため、この電流経路が低抵抗化され、所定のトラン
ジスタの動作速度が高速化される。
法は、支持基板上に、埋め込み絶縁膜を介して、第１導
電型の高濃度埋め込み層及び第１導電型の活性層を順に
積層して形成する第１の工程と、これら活性層及び高濃
度埋め込み層に、埋め込み絶縁膜に達する素子分離用の
トレンチ溝を開口する第２の工程と、このトレンチ溝内
に、第１導電型の不純物を含有する絶縁膜を充填する第
３の工程と、この絶縁膜に含有される第１導電型の不純
物を隣接する活性層に拡散して、高濃度埋め込み層から
活性層表面に至る第１導電型の高濃度プラグ層を形成す
る第４の工程とを有することを特徴とする。このように
請求項５に係る半導体装置の製造方法においては、支持
基板上に埋め込み絶縁膜を介して第１導電型の高濃度埋
め込み層及び第１導電型の活性層を順に積層して形成す
ることにより、ＳＯＩ基板が形成される。また、埋め込
み絶縁膜に達する素子分離用のトレンチ溝を開口し、こ
のトレンチ溝内に絶縁膜を充填することにより、誘電体
分離構造が形成される。そして、このトレンチ溝内の絶
縁膜に含有される第１導電型の不純物を隣接する活性層
に拡散することにより、たとえ活性層の厚さが十分に厚
い場合であっても、活性層底部の高濃度埋め込み層から
活性層表面に至る第１導電型の高濃度プラグ層が容易に
形成される。従って、この活性層に所定のトランジスタ
を形成し、この活性層を電流経路とする場合に、たとえ
活性層の厚さが十分に厚くても、この活性層から高濃度
埋め込み層及び高濃度プラグ層を通って電流が流れ易く
なるため、この電流経路が低抵抗化され、所定のトラン
ジスタの動作速度が高速化される。
【００４４】また、請求項６に係る半導体装置の製造方
法は、上記の請求項５に係る半導体装置の製造方法にお
いて、前記第１の工程が、半導体基板表面に第１導電型
の不純物を添加して高濃度埋め込み層を形成した後、こ
の半導体基板の高濃度埋め込み層形成面を埋め込み絶縁
膜を介して支持基板上に貼り合わせ、続いて半導体基板
を露出している裏面から研磨して高濃度埋め込み層に隣
接する部分を活性層として残存させる工程である構成と
することにより、支持基板上に埋め込み絶縁膜を介して
第１導電型の高濃度埋め込み層及び第１導電型の活性層
が順に積層された、貼り合わせＳＯＩ基板が容易に形成
される。
法は、上記の請求項５に係る半導体装置の製造方法にお
いて、前記第１の工程が、半導体基板表面に第１導電型
の不純物を添加して高濃度埋め込み層を形成した後、こ
の半導体基板の高濃度埋め込み層形成面を埋め込み絶縁
膜を介して支持基板上に貼り合わせ、続いて半導体基板
を露出している裏面から研磨して高濃度埋め込み層に隣
接する部分を活性層として残存させる工程である構成と
することにより、支持基板上に埋め込み絶縁膜を介して
第１導電型の高濃度埋め込み層及び第１導電型の活性層
が順に積層された、貼り合わせＳＯＩ基板が容易に形成
される。
【００４５】また、請求項７に係る半導体装置の製造方
法は、上記の請求項５に係る半導体装置の製造方法にお
いて、前記第１の工程が、半導体基板を埋め込み絶縁膜
を介して支持基板上に貼り合わせた後、この半導体基板
を露出している裏面から研磨し、半導体基板の残存する
部分に第１導電型の不純物を添加して高濃度埋め込み層
を形成し、続いてこの高濃度埋め込み層上に活性層をエ
ピタキシャル成長させる工程である構成とすることによ
り、支持基板上に埋め込み絶縁膜を介して第１導電型の
高濃度埋め込み層及び第１導電型の活性層が順に積層さ
れた、貼り合わせＳＯＩ基板が容易に形成される。
法は、上記の請求項５に係る半導体装置の製造方法にお
いて、前記第１の工程が、半導体基板を埋め込み絶縁膜
を介して支持基板上に貼り合わせた後、この半導体基板
を露出している裏面から研磨し、半導体基板の残存する
部分に第１導電型の不純物を添加して高濃度埋め込み層
を形成し、続いてこの高濃度埋め込み層上に活性層をエ
ピタキシャル成長させる工程である構成とすることによ
り、支持基板上に埋め込み絶縁膜を介して第１導電型の
高濃度埋め込み層及び第１導電型の活性層が順に積層さ
れた、貼り合わせＳＯＩ基板が容易に形成される。
【００４６】また、請求項８に係る半導体装置の製造方
法は、上記の請求項５に係る半導体装置の製造方法にお
いて、前記活性層がコレクタ領域であり、前記高濃度埋
め込み層が高濃度コレクタ埋め込み層であり、前記高濃
度プラグ層が高濃度コレクタプラグ層であり、前記第１
の工程の後、コレクタ領域表面に第２導電型の不純物を
選択的に添加して第２導電型のベース領域を形成する工
程と、このベース領域表面に第１導電型の不純物を選択
的に添加して第１導電型のエミッタ領域を形成する工程
とを有している構成とすることにより、ＳＯＩ基板を用
いた誘電体分離構造の縦型バイポーラトランジスタが形
成される。そして、その際に、縦型バイポーラトランジ
スタを高耐圧化するためにコレクタ領域の厚さを十分に
厚くした場合であっても、トレンチ溝内の絶縁膜に含有
される第１導電型の不純物を隣接するコレクタ領域に拡
散して、コレクタ領域底部の高濃度コレクタ埋め込み層
からコレクタ表面に至る高濃度コレクタプラグ層が容易
に形成されるため、コレクタ抵抗が低抵抗化され、縦型
バイポーラトランジスタの高耐圧化と高速化が共に達成
される。
法は、上記の請求項５に係る半導体装置の製造方法にお
いて、前記活性層がコレクタ領域であり、前記高濃度埋
め込み層が高濃度コレクタ埋め込み層であり、前記高濃
度プラグ層が高濃度コレクタプラグ層であり、前記第１
の工程の後、コレクタ領域表面に第２導電型の不純物を
選択的に添加して第２導電型のベース領域を形成する工
程と、このベース領域表面に第１導電型の不純物を選択
的に添加して第１導電型のエミッタ領域を形成する工程
とを有している構成とすることにより、ＳＯＩ基板を用
いた誘電体分離構造の縦型バイポーラトランジスタが形
成される。そして、その際に、縦型バイポーラトランジ
スタを高耐圧化するためにコレクタ領域の厚さを十分に
厚くした場合であっても、トレンチ溝内の絶縁膜に含有
される第１導電型の不純物を隣接するコレクタ領域に拡
散して、コレクタ領域底部の高濃度コレクタ埋め込み層
からコレクタ表面に至る高濃度コレクタプラグ層が容易
に形成されるため、コレクタ抵抗が低抵抗化され、縦型
バイポーラトランジスタの高耐圧化と高速化が共に達成
される。
【００４７】また、請求項９に係る半導体装置の製造方
法は、上記の請求項８に係る半導体装置の製造方法にお
いて、前記エミッタ領域を形成する工程が、同時に、コ
レクタ領域表面に第１導電型の不純物を選択的に添加し
て第１導電型の高濃度コレクタコンタクト領域を形成す
る工程であり、前記第４の工程が、絶縁膜に含有される
第１導電型の不純物を隣接するコレクタ領域に拡散し
て、高濃度コレクタ埋め込み層からコレクタ領域表面の
高濃度コレクタコンタクト領域に至る第１導電型の高濃
度コレクタプラグ層を形成する工程である構成とするこ
とにより、高濃度コレクタプラグ層の横断面積とは独立
に所望の大きさの横断面積を有する高濃度コレクタコン
タクト領域を工程数を増加させることなく形成すること
が可能になるため、コストの増加を招くことなく、高濃
度コレクタコンタクト領域とこの上に形成するコレクタ
電極とが良好にオーミック接続され、コレクタ抵抗の低
抵抗化に寄与する。
法は、上記の請求項８に係る半導体装置の製造方法にお
いて、前記エミッタ領域を形成する工程が、同時に、コ
レクタ領域表面に第１導電型の不純物を選択的に添加し
て第１導電型の高濃度コレクタコンタクト領域を形成す
る工程であり、前記第４の工程が、絶縁膜に含有される
第１導電型の不純物を隣接するコレクタ領域に拡散し
て、高濃度コレクタ埋め込み層からコレクタ領域表面の
高濃度コレクタコンタクト領域に至る第１導電型の高濃
度コレクタプラグ層を形成する工程である構成とするこ
とにより、高濃度コレクタプラグ層の横断面積とは独立
に所望の大きさの横断面積を有する高濃度コレクタコン
タクト領域を工程数を増加させることなく形成すること
が可能になるため、コストの増加を招くことなく、高濃
度コレクタコンタクト領域とこの上に形成するコレクタ
電極とが良好にオーミック接続され、コレクタ抵抗の低
抵抗化に寄与する。
【００４８】また、請求項１０に係る半導体装置の製造
方法は、上記の請求項５に係る半導体装置の製造方法に
おいて、前記活性層がベース領域であり、前記高濃度埋
め込み層が高濃度ベース埋め込み層であり、前記高濃度
プラグ層が高濃度ベースプラグ層であり、前記第１の工
程の後、前記ベース領域表面に第２導電型の不純物を選
択的に添加して第２導電型のエミッタ領域及びコレクタ
領域をそれぞれ形成する工程を有している構成とするこ
とにより、ＳＯＩ基板を用いた誘電体分離構造の横型バ
イポーラトランジスタが形成される。そして、その際
に、横型バイポーラトランジスタを高耐圧化するために
ベース領域の厚さを十分に厚くした場合であっても、ト
レンチ溝内の絶縁膜に含有される第１導電型の不純物を
隣接するベース領域に拡散して、ベース領域底部の高濃
度ベース埋め込み層からベース領域表面に至る高濃度ベ
ースプラグ層が容易に形成されるため、ベース抵抗が低
抵抗化され、縦型バイポーラトランジスタの高耐圧化と
高速化が共に達成される。
方法は、上記の請求項５に係る半導体装置の製造方法に
おいて、前記活性層がベース領域であり、前記高濃度埋
め込み層が高濃度ベース埋め込み層であり、前記高濃度
プラグ層が高濃度ベースプラグ層であり、前記第１の工
程の後、前記ベース領域表面に第２導電型の不純物を選
択的に添加して第２導電型のエミッタ領域及びコレクタ
領域をそれぞれ形成する工程を有している構成とするこ
とにより、ＳＯＩ基板を用いた誘電体分離構造の横型バ
イポーラトランジスタが形成される。そして、その際
に、横型バイポーラトランジスタを高耐圧化するために
ベース領域の厚さを十分に厚くした場合であっても、ト
レンチ溝内の絶縁膜に含有される第１導電型の不純物を
隣接するベース領域に拡散して、ベース領域底部の高濃
度ベース埋め込み層からベース領域表面に至る高濃度ベ
ースプラグ層が容易に形成されるため、ベース抵抗が低
抵抗化され、縦型バイポーラトランジスタの高耐圧化と
高速化が共に達成される。
【００４９】また、請求項１１に係る半導体装置の製造
方法は、上記の請求項１０に係る半導体装置の製造方法
において、前記第１の工程の後、前記ベース領域表面に
第１導電型の不純物を選択的に添加して第１導電型の高
濃度ベースコンタクト領域を形成する工程を有し、前記
第４の工程が、絶縁膜に含有される第１導電型の不純物
を隣接するベース領域に拡散して、高濃度ベース埋め込
み層からベース領域表面の高濃度ベースコンタクト領域
に至る第１導電型の高濃度ベースプラグ層を形成する工
程である構成とすることにより、高濃度ベースプラグ層
の横断面積とは独立に所望の大きさの横断面積を有する
高濃度ベースコンタクト領域を形成することが可能にな
るため、高濃度ベースコンタクト領域とこの上に形成す
るベース電極とが良好にオーミック接続され、ベース抵
抗の低抵抗化に寄与する。
方法は、上記の請求項１０に係る半導体装置の製造方法
において、前記第１の工程の後、前記ベース領域表面に
第１導電型の不純物を選択的に添加して第１導電型の高
濃度ベースコンタクト領域を形成する工程を有し、前記
第４の工程が、絶縁膜に含有される第１導電型の不純物
を隣接するベース領域に拡散して、高濃度ベース埋め込
み層からベース領域表面の高濃度ベースコンタクト領域
に至る第１導電型の高濃度ベースプラグ層を形成する工
程である構成とすることにより、高濃度ベースプラグ層
の横断面積とは独立に所望の大きさの横断面積を有する
高濃度ベースコンタクト領域を形成することが可能にな
るため、高濃度ベースコンタクト領域とこの上に形成す
るベース電極とが良好にオーミック接続され、ベース抵
抗の低抵抗化に寄与する。
【００５０】また、請求項１２に係る半導体装置の製造
方法は、上記の請求項５に係る半導体装置の製造方法に
おいて、前記高濃度埋め込み層が高濃度ドレイン埋め込
み層であり、前記高濃度プラグ層が高濃度ドレインプラ
グ層であり、前記第１の工程の後、活性層上にゲート絶
縁膜を介してゲート電極を形成する工程と、このゲート
電極の周囲の活性層表面に第２導電型の不純物を選択的
に添加して第２導電型のボディ領域をリング状に形成す
る工程と、このボディ領域表面に第１導電型の不純物を
選択的に添加して第１導電型のソース領域をリング状に
形成する工程とを有している構成とすることにより、Ｓ
ＯＩ基板を用いた誘電体分離構造の縦型絶縁ゲート型電
界効果トランジスタが形成される。そして、その際に、
縦型絶縁ゲート型電界効果トランジスタのソース・ドレ
イン間を高耐圧化するために活性層の厚さを十分に厚く
した場合であっても、トレンチ溝内の絶縁膜に含有され
る第１導電型の不純物を隣接する活性層に拡散して、活
性層底部の高濃度ドレイン埋め込み層から活性層表面に
至る高濃度ドレインプラグ層が容易に形成されるため、
ドレイン抵抗が低抵抗化され、縦型絶縁ゲート型電界効
果トランジスタの高耐圧化と低抵抗化の両立による大電
力化が達成される。
方法は、上記の請求項５に係る半導体装置の製造方法に
おいて、前記高濃度埋め込み層が高濃度ドレイン埋め込
み層であり、前記高濃度プラグ層が高濃度ドレインプラ
グ層であり、前記第１の工程の後、活性層上にゲート絶
縁膜を介してゲート電極を形成する工程と、このゲート
電極の周囲の活性層表面に第２導電型の不純物を選択的
に添加して第２導電型のボディ領域をリング状に形成す
る工程と、このボディ領域表面に第１導電型の不純物を
選択的に添加して第１導電型のソース領域をリング状に
形成する工程とを有している構成とすることにより、Ｓ
ＯＩ基板を用いた誘電体分離構造の縦型絶縁ゲート型電
界効果トランジスタが形成される。そして、その際に、
縦型絶縁ゲート型電界効果トランジスタのソース・ドレ
イン間を高耐圧化するために活性層の厚さを十分に厚く
した場合であっても、トレンチ溝内の絶縁膜に含有され
る第１導電型の不純物を隣接する活性層に拡散して、活
性層底部の高濃度ドレイン埋め込み層から活性層表面に
至る高濃度ドレインプラグ層が容易に形成されるため、
ドレイン抵抗が低抵抗化され、縦型絶縁ゲート型電界効
果トランジスタの高耐圧化と低抵抗化の両立による大電
力化が達成される。
【００５１】また、請求項１３に係る半導体装置の製造
方法は、上記の請求項１２に係る半導体装置の製造方法
において、前記ソース領域を形成する工程が、同時に、
活性層表面に第１導電型の不純物を選択的に添加して第
１導電型の高濃度ドレインコンタクト領域を形成する工
程であり、前記第４の工程が、絶縁膜に含有される第１
導電型の不純物を隣接する活性層に拡散して、高濃度ド
レイン埋め込み層から活性層表面の高濃度ドレインコン
タクト領域に至る第１導電型の高濃度ドレインプラグ層
を形成する工程である構成とすることにより、高濃度ド
レインプラグ層の横断面積とは独立に所望の大きさの横
断面積を有する高濃度ドレインコンタクト領域を工程数
を増加させることなく形成することが可能になるため、
コストの増加を招くことなく、高濃度ドレインコンタク
ト領域とこの上に形成するドレイン電極とが良好にオー
ミック接続され、ドレイン抵抗の低抵抗化に寄与する。
方法は、上記の請求項１２に係る半導体装置の製造方法
において、前記ソース領域を形成する工程が、同時に、
活性層表面に第１導電型の不純物を選択的に添加して第
１導電型の高濃度ドレインコンタクト領域を形成する工
程であり、前記第４の工程が、絶縁膜に含有される第１
導電型の不純物を隣接する活性層に拡散して、高濃度ド
レイン埋め込み層から活性層表面の高濃度ドレインコン
タクト領域に至る第１導電型の高濃度ドレインプラグ層
を形成する工程である構成とすることにより、高濃度ド
レインプラグ層の横断面積とは独立に所望の大きさの横
断面積を有する高濃度ドレインコンタクト領域を工程数
を増加させることなく形成することが可能になるため、
コストの増加を招くことなく、高濃度ドレインコンタク
ト領域とこの上に形成するドレイン電極とが良好にオー
ミック接続され、ドレイン抵抗の低抵抗化に寄与する。
【００５２】また、請求項１４に係る半導体装置の製造
方法は、支持基板上に埋め込み絶縁膜を介して半導体基
板を貼り合わせる第１の工程と、この半導体基板を露出
している裏面から研磨した後、半導体基板の残存する部
分に第１導電型の不純物及び第２導電型の不純物をそれ
ぞれ選択的に添加して第１導電型の第１の高濃度埋め込
み層及び第２導電型の第２の高濃度埋め込み層を形成す
る第２の工程と、これら第１及び第２の高濃度埋め込み
層上に、第１導電型のエピタキシャル成長層を形成した
後、第２の高濃度埋め込み層上のエピタキシャル成長層
に第２導電型の不純物を選択的に添加して、第２の高濃
度埋め込み層に達する第２導電型の第２の活性層を形成
すると共に、残余の第１の高濃度埋め込み層上のエピタ
キシャル成長層を第１の活性層とする第３の工程と、こ
れら第１の活性層及び第１の高濃度埋め込み層並びに第
２の活性層及び第２の高濃度埋め込み層に、埋め込み絶
縁膜に達する素子分離用の第１及び第２のトレンチ溝を
それぞれ開口する第４の工程と、この第１のトレンチ溝
内に、第１導電型の不純物を含有する第１の絶縁膜を充
填すると共に、この第２のトレンチ溝内に、第２導電型
の不純物を含有する第２の絶縁膜を充填する第５の工程
と、この第１の絶縁膜に含有される第１導電型の不純物
を隣接する第１の活性層に拡散して、第１の高濃度埋め
込み層から第１の活性層表面に至る第１導電型の第１の
高濃度プラグ層を形成すると共に、この第２の絶縁膜に
含有される第２導電型の不純物を隣接する第２の活性層
に拡散して、第２の高濃度埋め込み層から第２の活性層
表面に至る第２導電型の第２の高濃度プラグ層を形成す
る第６の工程とを有することを特徴とする。
方法は、支持基板上に埋め込み絶縁膜を介して半導体基
板を貼り合わせる第１の工程と、この半導体基板を露出
している裏面から研磨した後、半導体基板の残存する部
分に第１導電型の不純物及び第２導電型の不純物をそれ
ぞれ選択的に添加して第１導電型の第１の高濃度埋め込
み層及び第２導電型の第２の高濃度埋め込み層を形成す
る第２の工程と、これら第１及び第２の高濃度埋め込み
層上に、第１導電型のエピタキシャル成長層を形成した
後、第２の高濃度埋め込み層上のエピタキシャル成長層
に第２導電型の不純物を選択的に添加して、第２の高濃
度埋め込み層に達する第２導電型の第２の活性層を形成
すると共に、残余の第１の高濃度埋め込み層上のエピタ
キシャル成長層を第１の活性層とする第３の工程と、こ
れら第１の活性層及び第１の高濃度埋め込み層並びに第
２の活性層及び第２の高濃度埋め込み層に、埋め込み絶
縁膜に達する素子分離用の第１及び第２のトレンチ溝を
それぞれ開口する第４の工程と、この第１のトレンチ溝
内に、第１導電型の不純物を含有する第１の絶縁膜を充
填すると共に、この第２のトレンチ溝内に、第２導電型
の不純物を含有する第２の絶縁膜を充填する第５の工程
と、この第１の絶縁膜に含有される第１導電型の不純物
を隣接する第１の活性層に拡散して、第１の高濃度埋め
込み層から第１の活性層表面に至る第１導電型の第１の
高濃度プラグ層を形成すると共に、この第２の絶縁膜に
含有される第２導電型の不純物を隣接する第２の活性層
に拡散して、第２の高濃度埋め込み層から第２の活性層
表面に至る第２導電型の第２の高濃度プラグ層を形成す
る第６の工程とを有することを特徴とする。
【００５３】このように請求項１４に係る半導体装置の
製造方法においては、支持基板上に埋め込み絶縁膜を介
して第１及び第２の高濃度埋め込み層と第１及び第２の
活性層を順に積層して形成することにより、ＳＯＩ基板
が形成される。また、埋め込み絶縁膜に達する素子分離
用の第１及び第２のトレンチ溝を開口し、これら第１及
び第２のトレンチ溝内に絶縁膜を充填することにより、
誘電体分離構造が形成される。そして、第１のトレンチ
溝内の第１の絶縁膜に含有される第１導電型の不純物を
隣接する第１の活性層に拡散すると共に、第２のトレン
チ溝内の第２の絶縁膜に含有される第２導電型の不純物
を隣接する第２の活性層に拡散することにより、たとえ
第１及び第２の活性層の厚さが十分に厚い場合であって
も、第１の活性層底部の第１の高濃度埋め込み層から第
１の活性層表面に至る第１導電型の第１の高濃度プラグ
層が容易に形成されると共に、第２の活性層底部の第２
の高濃度埋め込み層から第２の活性層表面に至る第２導
電型の第２の高濃度プラグ層が容易に形成される。従っ
て、これら第１及び第２の活性層に互いに極性の異なる
第１及び第２のトランジスタを形成し、これら第１及び
第２の活性層をそれぞれ電流経路とする場合に、たとえ
第１及び第２の活性層の厚さが十分に厚くても、これら
第１及び第２の活性層から第１及び第２の高濃度埋め込
み層及び第１及び第２の高濃度プラグ層を通って電流が
流れ易くなるため、これらの電流経路が低抵抗化され、
互いに極性の異なる第１及び第２のトランジスタの動作
速度が共に高速化され、両トランジスタから構成される
相補型トランジスタも高速化される。
製造方法においては、支持基板上に埋め込み絶縁膜を介
して第１及び第２の高濃度埋め込み層と第１及び第２の
活性層を順に積層して形成することにより、ＳＯＩ基板
が形成される。また、埋め込み絶縁膜に達する素子分離
用の第１及び第２のトレンチ溝を開口し、これら第１及
び第２のトレンチ溝内に絶縁膜を充填することにより、
誘電体分離構造が形成される。そして、第１のトレンチ
溝内の第１の絶縁膜に含有される第１導電型の不純物を
隣接する第１の活性層に拡散すると共に、第２のトレン
チ溝内の第２の絶縁膜に含有される第２導電型の不純物
を隣接する第２の活性層に拡散することにより、たとえ
第１及び第２の活性層の厚さが十分に厚い場合であって
も、第１の活性層底部の第１の高濃度埋め込み層から第
１の活性層表面に至る第１導電型の第１の高濃度プラグ
層が容易に形成されると共に、第２の活性層底部の第２
の高濃度埋め込み層から第２の活性層表面に至る第２導
電型の第２の高濃度プラグ層が容易に形成される。従っ
て、これら第１及び第２の活性層に互いに極性の異なる
第１及び第２のトランジスタを形成し、これら第１及び
第２の活性層をそれぞれ電流経路とする場合に、たとえ
第１及び第２の活性層の厚さが十分に厚くても、これら
第１及び第２の活性層から第１及び第２の高濃度埋め込
み層及び第１及び第２の高濃度プラグ層を通って電流が
流れ易くなるため、これらの電流経路が低抵抗化され、
互いに極性の異なる第１及び第２のトランジスタの動作
速度が共に高速化され、両トランジスタから構成される
相補型トランジスタも高速化される。
【００５４】また、請求項１５に係る半導体装置の製造
方法は、上記の請求項１４に係る半導体装置の製造方法
において、前記第１及び第２の活性層がそれぞれ第１及
び第２のコレクタ領域であり、前記第１及び第２の高濃
度埋め込み層がそれぞれ第１及び第２の高濃度コレクタ
埋め込み層であり、前記第１及び第２の高濃度プラグ層
がそれぞれ第１及び第２の高濃度コレクタプラグ層であ
り、前記第３の工程の後、第１のコレクタ領域表面に第
２導電型の不純物を選択的に添加して第２導電型の第１
のベース領域を形成する工程と、第２のコレクタ領域表
面に第１導電型の不純物を選択的に添加して第１導電型
の第２のベース領域を形成する工程と、第１のベース領
域表面に第１導電型の不純物を選択的に添加して第１導
電型の第１のエミッタ領域を形成する工程と、第２のベ
ース領域表面に第２導電型の不純物を選択的に添加して
第２導電型の第２のエミッタ領域を形成する工程とを有
している構成とすることにより、ＳＯＩ基板を用いた誘
電体分離構造の縦型ＮＰＮバイポーラトランジスタと縦
型ＰＮＰバイポーラトランジスタが隣接して形成され
る。そして、その際に、これら縦型ＮＰＮバイポーラト
ランジスタと縦型ＰＮＰバイポーラトランジスタを高耐
圧化するためにそれぞれの第１及び第２のコレクタ領域
の厚さを十分に厚くした場合であっても、第１の活性層
底部の第１の高濃度埋め込み層から第１の活性層表面に
至る第１導電型の第１の高濃度プラグ層が容易に形成さ
れると共に、第２の活性層底部の第２の高濃度埋め込み
層から第２の活性層表面に至る第２導電型の第２の高濃
度プラグ層が容易に形成されるため、両者のコレクタ抵
抗がそれぞれ低抵抗化され、縦型ＮＰＮバイポーラトラ
ンジスタと縦型ＰＮＰバイポーラトランジスタのそれぞ
れにおいて高耐圧化と高速化が共に達成される。従っ
て、縦型ＮＰＮバイポーラトランジスタと縦型ＰＮＰバ
イポーラトランジスタとから構成される相補型バイポー
ラトランジスタの高耐圧化と高速化も共に達成される。
方法は、上記の請求項１４に係る半導体装置の製造方法
において、前記第１及び第２の活性層がそれぞれ第１及
び第２のコレクタ領域であり、前記第１及び第２の高濃
度埋め込み層がそれぞれ第１及び第２の高濃度コレクタ
埋め込み層であり、前記第１及び第２の高濃度プラグ層
がそれぞれ第１及び第２の高濃度コレクタプラグ層であ
り、前記第３の工程の後、第１のコレクタ領域表面に第
２導電型の不純物を選択的に添加して第２導電型の第１
のベース領域を形成する工程と、第２のコレクタ領域表
面に第１導電型の不純物を選択的に添加して第１導電型
の第２のベース領域を形成する工程と、第１のベース領
域表面に第１導電型の不純物を選択的に添加して第１導
電型の第１のエミッタ領域を形成する工程と、第２のベ
ース領域表面に第２導電型の不純物を選択的に添加して
第２導電型の第２のエミッタ領域を形成する工程とを有
している構成とすることにより、ＳＯＩ基板を用いた誘
電体分離構造の縦型ＮＰＮバイポーラトランジスタと縦
型ＰＮＰバイポーラトランジスタが隣接して形成され
る。そして、その際に、これら縦型ＮＰＮバイポーラト
ランジスタと縦型ＰＮＰバイポーラトランジスタを高耐
圧化するためにそれぞれの第１及び第２のコレクタ領域
の厚さを十分に厚くした場合であっても、第１の活性層
底部の第１の高濃度埋め込み層から第１の活性層表面に
至る第１導電型の第１の高濃度プラグ層が容易に形成さ
れると共に、第２の活性層底部の第２の高濃度埋め込み
層から第２の活性層表面に至る第２導電型の第２の高濃
度プラグ層が容易に形成されるため、両者のコレクタ抵
抗がそれぞれ低抵抗化され、縦型ＮＰＮバイポーラトラ
ンジスタと縦型ＰＮＰバイポーラトランジスタのそれぞ
れにおいて高耐圧化と高速化が共に達成される。従っ
て、縦型ＮＰＮバイポーラトランジスタと縦型ＰＮＰバ
イポーラトランジスタとから構成される相補型バイポー
ラトランジスタの高耐圧化と高速化も共に達成される。
【００５５】また、請求項１６に係る半導体装置の製造
方法は、上記の請求項１５に係る半導体装置の製造方法
において、前記第１のエミッタ領域を形成する工程が、
同時に、第１のコレクタ領域表面に第１導電型の不純物
を選択的に添加して第１導電型の第１の高濃度コレクタ
コンタクト領域を形成する工程であり、前記第２のエミ
ッタ領域を形成する工程が、同時に、第２のコレクタ領
域表面に第２導電型の不純物を選択的に添加して第２導
電型の第２の高濃度コレクタコンタクト領域を形成する
工程であり、前記第６の工程が、第１の絶縁膜に含有さ
れる第１導電型の不純物を隣接する第１のコレクタ領域
に拡散して、第１の高濃度コレクタ埋め込み層から第１
のコレクタ領域表面の第１の高濃度コレクタコンタクト
領域に至る第１導電型の第１の高濃度プラグ層を形成す
ると共に、第２の絶縁膜に含有される第２導電型の不純
物を隣接する第２のコレクタ領域に拡散して、第２の高
濃度埋コレクタ埋め込み層から第２のコレクタ領域表面
の第２の高濃度コレクタコンタクト領域に至る第２導電
型の第２の高濃度プラグ層を形成する工程である構成と
することにより、第１及び第２の高濃度コレクタプラグ
層の横断面積とは独立に所望の大きさの横断面積を有す
る第１及び第２の高濃度コレクタコンタクト領域を、新
たに工程数を増加させることなく形成することが可能に
なるため、コストの増加を招くことなく、第１及び第２
の高濃度コレクタコンタクト領域とこれらの上にそれぞ
れ形成する第１及び第２のコレクタ電極とが良好にオー
ミック接続され、相補型バイポーラトランジスタを構成
する縦型ＮＰＮバイポーラトランジスタと縦型ＰＮＰバ
イポーラトランジスタのそれぞれのコレクタ抵抗の低抵
抗化に寄与する。
方法は、上記の請求項１５に係る半導体装置の製造方法
において、前記第１のエミッタ領域を形成する工程が、
同時に、第１のコレクタ領域表面に第１導電型の不純物
を選択的に添加して第１導電型の第１の高濃度コレクタ
コンタクト領域を形成する工程であり、前記第２のエミ
ッタ領域を形成する工程が、同時に、第２のコレクタ領
域表面に第２導電型の不純物を選択的に添加して第２導
電型の第２の高濃度コレクタコンタクト領域を形成する
工程であり、前記第６の工程が、第１の絶縁膜に含有さ
れる第１導電型の不純物を隣接する第１のコレクタ領域
に拡散して、第１の高濃度コレクタ埋め込み層から第１
のコレクタ領域表面の第１の高濃度コレクタコンタクト
領域に至る第１導電型の第１の高濃度プラグ層を形成す
ると共に、第２の絶縁膜に含有される第２導電型の不純
物を隣接する第２のコレクタ領域に拡散して、第２の高
濃度埋コレクタ埋め込み層から第２のコレクタ領域表面
の第２の高濃度コレクタコンタクト領域に至る第２導電
型の第２の高濃度プラグ層を形成する工程である構成と
することにより、第１及び第２の高濃度コレクタプラグ
層の横断面積とは独立に所望の大きさの横断面積を有す
る第１及び第２の高濃度コレクタコンタクト領域を、新
たに工程数を増加させることなく形成することが可能に
なるため、コストの増加を招くことなく、第１及び第２
の高濃度コレクタコンタクト領域とこれらの上にそれぞ
れ形成する第１及び第２のコレクタ電極とが良好にオー
ミック接続され、相補型バイポーラトランジスタを構成
する縦型ＮＰＮバイポーラトランジスタと縦型ＰＮＰバ
イポーラトランジスタのそれぞれのコレクタ抵抗の低抵
抗化に寄与する。
【００５６】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る高耐圧Ｖ−ＮＰＮトランジスタ及び高耐圧Ｌ−ＰＮＰ
トランジスタを示す概略断面図、図２〜図８はそれぞれ
図１に示す高耐圧Ｖ−ＮＰＮトランジスタ及び高耐圧Ｌ
−ＰＮＰトランジスタの製造方法を説明するための工程
要所における要部切断側面図である。
本発明の実施の形態を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る高耐圧Ｖ−ＮＰＮトランジスタ及び高耐圧Ｌ−ＰＮＰ
トランジスタを示す概略断面図、図２〜図８はそれぞれ
図１に示す高耐圧Ｖ−ＮＰＮトランジスタ及び高耐圧Ｌ
−ＰＮＰトランジスタの製造方法を説明するための工程
要所における要部切断側面図である。
【００５７】図１に示されるように、例えばシリコン基
板からなる支持基板１１上に、例えば厚さ２μｍ程度の
埋め込み用シリコン酸化膜１２を介して、高耐圧Ｖ−Ｎ
ＰＮトランジスタ３５と高耐圧Ｌ−ＰＮＰトランジスタ
３６とが形成されている。即ち、これら高耐圧Ｖ−ＮＰ
Ｎトランジスタ３５及び高耐圧Ｌ−ＰＮＰトランジスタ
３６は、ＳＯＩ構造となっている。
板からなる支持基板１１上に、例えば厚さ２μｍ程度の
埋め込み用シリコン酸化膜１２を介して、高耐圧Ｖ−Ｎ
ＰＮトランジスタ３５と高耐圧Ｌ−ＰＮＰトランジスタ
３６とが形成されている。即ち、これら高耐圧Ｖ−ＮＰ
Ｎトランジスタ３５及び高耐圧Ｌ−ＰＮＰトランジスタ
３６は、ＳＯＩ構造となっている。
【００５８】また、これら高耐圧Ｖ−ＮＰＮトランジス
タ３５と高耐圧Ｌ−ＰＮＰトランジスタ３６の周囲に
は、埋め込み酸化膜１２に達する素子分離用のトレンチ
溝が開口され、このトレンチ溝内には、例えば濃度２０
Ｗｔ％程度のＡｓが含有されたＡＳＳＧ（Arseno-Silic
ate Glass ；ヒ素ガラス）膜２８が充填されている。こ
のようにして、これら高耐圧Ｖ−ＮＰＮトランジスタ３
５と高耐圧Ｌ−ＰＮＰトランジスタ３６は、その周囲に
形成されたトレンチ溝内に充填されているＡＳＳＧ膜２
８によって分離されている。即ち、これら高耐圧Ｖ−Ｎ
ＰＮトランジスタ３５と高耐圧Ｌ−ＰＮＰトランジスタ
３６は、誘電体分離構造となっている。
タ３５と高耐圧Ｌ−ＰＮＰトランジスタ３６の周囲に
は、埋め込み酸化膜１２に達する素子分離用のトレンチ
溝が開口され、このトレンチ溝内には、例えば濃度２０
Ｗｔ％程度のＡｓが含有されたＡＳＳＧ（Arseno-Silic
ate Glass ；ヒ素ガラス）膜２８が充填されている。こ
のようにして、これら高耐圧Ｖ−ＮＰＮトランジスタ３
５と高耐圧Ｌ−ＰＮＰトランジスタ３６は、その周囲に
形成されたトレンチ溝内に充填されているＡＳＳＧ膜２
８によって分離されている。即ち、これら高耐圧Ｖ−Ｎ
ＰＮトランジスタ３５と高耐圧Ｌ−ＰＮＰトランジスタ
３６は、誘電体分離構造となっている。
【００５９】また、高耐圧Ｖ−ＮＰＮトランジスタ３５
においては、埋め込み酸化膜１２上に、例えばＮ型不純
物としてのＳｂが１×１０20／ｃｍ3 程度の高濃度にド
ープされたＮ+ 型コレクタ埋め込み層２４が形成されて
いる。また、このＮ+ 型コレクタ埋め込み層２４上に
は、例えば比抵抗１０Ωｃｍ程度、厚さ１５μｍ程度の
Ｎ型コレクタ領域２５が形成されている。
においては、埋め込み酸化膜１２上に、例えばＮ型不純
物としてのＳｂが１×１０20／ｃｍ3 程度の高濃度にド
ープされたＮ+ 型コレクタ埋め込み層２４が形成されて
いる。また、このＮ+ 型コレクタ埋め込み層２４上に
は、例えば比抵抗１０Ωｃｍ程度、厚さ１５μｍ程度の
Ｎ型コレクタ領域２５が形成されている。
【００６０】また、このＮ型コレクタ領域２５表面に
は、例えばＰ型不純物としてのＢが添加されたＰ型ベー
ス領域１７が形成され、このＰ型ベース領域１７表面に
は、例えばＮ型不純物としてのＡｓが高濃度に添加され
たＮ+ 型エミッタ領域２０が形成されている。更に、Ｎ
型コレクタ領域２５表面には、例えばＡｓが高濃度に添
加されたＮ+ 型コレクタコンタクト領域２１が形成され
ている。そして、素子分離用のトレンチ溝内に充填され
たＡＳＳＧ膜２８に隣接して、Ｎ+ 型コレクタプラグ層
２９が形成され、このＮ+ 型コレクタプラグ層２９によ
ってＮ+ 型コレクタ埋め込み層２４とＮ+ 型コレクタコ
ンタクト領域２１とが接続されている点に本実施形態の
特徴がある。
は、例えばＰ型不純物としてのＢが添加されたＰ型ベー
ス領域１７が形成され、このＰ型ベース領域１７表面に
は、例えばＮ型不純物としてのＡｓが高濃度に添加され
たＮ+ 型エミッタ領域２０が形成されている。更に、Ｎ
型コレクタ領域２５表面には、例えばＡｓが高濃度に添
加されたＮ+ 型コレクタコンタクト領域２１が形成され
ている。そして、素子分離用のトレンチ溝内に充填され
たＡＳＳＧ膜２８に隣接して、Ｎ+ 型コレクタプラグ層
２９が形成され、このＮ+ 型コレクタプラグ層２９によ
ってＮ+ 型コレクタ埋め込み層２４とＮ+ 型コレクタコ
ンタクト領域２１とが接続されている点に本実施形態の
特徴がある。
【００６１】また、Ｎ型コレクタ領域２５、Ｎ+ 型エミ
ッタ領域２０、Ｐ型ベース領域１７、及びＮ+ 型コレク
タコンタクト領域２１上には、例えば厚さ５０ｎｍ程度
のシリコン酸化膜１６が形成され、このシリコン酸化膜
１６上には、素子分離用のトレンチ溝内に充填されてい
るものと同じＡＳＳＧ膜２８がその表面を平坦化されて
形成されている。
ッタ領域２０、Ｐ型ベース領域１７、及びＮ+ 型コレク
タコンタクト領域２１上には、例えば厚さ５０ｎｍ程度
のシリコン酸化膜１６が形成され、このシリコン酸化膜
１６上には、素子分離用のトレンチ溝内に充填されてい
るものと同じＡＳＳＧ膜２８がその表面を平坦化されて
形成されている。
【００６２】また、これらＡＳＳＧ膜２８及びシリコン
酸化膜１６に開口された電極窓を介して、Ｎ+ 型エミッ
タ領域２０、Ｐ型ベース領域１７、及びＮ+ 型コレクタ
コンタクト領域２１にそれぞれ接続するＡｌ膜からなる
エミッタ電極３３Ｅ、ベース電極３３Ｂ、及びコレクタ
電極３３Ｃが形成されている。また、高耐圧Ｌ−ＰＮＰ
トランジスタ３６３６においても、埋め込み酸化膜１２
上に、例えばＳｂが１×１０20／ｃｍ3 程度の高濃度に
ドープされたＮ+ 型ベース埋め込み層２６が形成されて
いる。また、このＮ+ 型ベース埋め込み層２６上には、
例えば比抵抗１０Ωｃｍ程度、厚さ１５μｍ程度のＮ型
ベース領域２７が形成されている。
酸化膜１６に開口された電極窓を介して、Ｎ+ 型エミッ
タ領域２０、Ｐ型ベース領域１７、及びＮ+ 型コレクタ
コンタクト領域２１にそれぞれ接続するＡｌ膜からなる
エミッタ電極３３Ｅ、ベース電極３３Ｂ、及びコレクタ
電極３３Ｃが形成されている。また、高耐圧Ｌ−ＰＮＰ
トランジスタ３６３６においても、埋め込み酸化膜１２
上に、例えばＳｂが１×１０20／ｃｍ3 程度の高濃度に
ドープされたＮ+ 型ベース埋め込み層２６が形成されて
いる。また、このＮ+ 型ベース埋め込み層２６上には、
例えば比抵抗１０Ωｃｍ程度、厚さ１５μｍ程度のＮ型
ベース領域２７が形成されている。
【００６３】また、このＮ型ベース領域２７表面には、
例えばＢが添加されたＰ型エミッタ領域１８及びＰ型コ
レクタ領域１９が所定の間隔をおいて形成されている。
更に、Ｎ型ベース領域２７表面には、例えばＡｓが高濃
度に添加されたＮ+ 型ベースコンタクト領域２２が形成
されている。そして、素子分離用のトレンチ溝内に充填
されたＡＳＳＧ膜２８に隣接して、Ｎ+ 型ベースプラグ
層３０が形成され、このＮ+ 型ベースプラグ層３０によ
ってＮ+ 型ベース埋め込み層２６とＮ+ 型ベースコンタ
クト領域２２とが接続されている点に本実施形態の特徴
がある。
例えばＢが添加されたＰ型エミッタ領域１８及びＰ型コ
レクタ領域１９が所定の間隔をおいて形成されている。
更に、Ｎ型ベース領域２７表面には、例えばＡｓが高濃
度に添加されたＮ+ 型ベースコンタクト領域２２が形成
されている。そして、素子分離用のトレンチ溝内に充填
されたＡＳＳＧ膜２８に隣接して、Ｎ+ 型ベースプラグ
層３０が形成され、このＮ+ 型ベースプラグ層３０によ
ってＮ+ 型ベース埋め込み層２６とＮ+ 型ベースコンタ
クト領域２２とが接続されている点に本実施形態の特徴
がある。
【００６４】また、Ｎ型ベース領域２７、Ｐ型エミッタ
領域１８、Ｐ型コレクタ領域１９、及びＮ+ 型ベースコ
ンタクト領域２２上には、例えば厚さ５０ｎｍ程度のシ
リコン酸化膜１６が形成され、このシリコン酸化膜１６
上には、素子分離用のトレンチ溝内に充填されているも
のと同じＡＳＳＧ膜２８がその表面を平坦化されて形成
されている。また、これらＡＳＳＧ膜２８及びシリコン
酸化膜１６に開口された電極窓を介し、Ｐ型エミッタ領
域１８、Ｐ型コレクタ領域１９、及びＮ+ 型ベースコン
タクト領域２２にそれぞれ接続するＡｌ膜からなるエミ
ッタ電極３４Ｅ、ベース電極３４Ｂ、及びコレクタ電極
３４Ｃが形成されている。
領域１８、Ｐ型コレクタ領域１９、及びＮ+ 型ベースコ
ンタクト領域２２上には、例えば厚さ５０ｎｍ程度のシ
リコン酸化膜１６が形成され、このシリコン酸化膜１６
上には、素子分離用のトレンチ溝内に充填されているも
のと同じＡＳＳＧ膜２８がその表面を平坦化されて形成
されている。また、これらＡＳＳＧ膜２８及びシリコン
酸化膜１６に開口された電極窓を介し、Ｐ型エミッタ領
域１８、Ｐ型コレクタ領域１９、及びＮ+ 型ベースコン
タクト領域２２にそれぞれ接続するＡｌ膜からなるエミ
ッタ電極３４Ｅ、ベース電極３４Ｂ、及びコレクタ電極
３４Ｃが形成されている。
【００６５】次に、図１に示す高耐圧Ｖ−ＮＰＮトラン
ジスタ及び高耐圧Ｌ−ＰＮＰトランジスタの製造方法
を、図２〜図７を用いて説明する。 図２参照：先ず、シリコン基板からなる支持基板１１上
に、例えば熱酸化法を用いて、厚さ２μｍ程度の埋め込
み用シリコン酸化膜１２を形成する。また、比抵抗１０
Ωｃｍ程度のＮ型シリコン基板１３表面に、Ｎ型不純物
としてのＳｂを１×１０20／ｃｍ3 程度の高濃度にドー
プしてＮ+ 型埋め込み層１４を形成する。このＮ+ 型埋
め込み層１４の形成は、従来の技術を用いて、例えばＳ
ｂ2 Ｏ3 を昇華させた温度１２００℃の酸化性雰囲気中
においてｌ時間程度Ｎ型シリコン基板１３を晒すことに
より行う。なお、このとき、Ｎ+ 型埋め込み層１４上に
は、厚さ２００ｎｍ程度のＳｂを含有するシリコン酸化
膜（図示せず）が形成される。続いて、支持基板１１上
の埋め込み用シリコン酸化膜１２とＮ型シリコン基板１
３表面のＮ+ 型埋め込み層１４とを室温において貼り合
わせる。
ジスタ及び高耐圧Ｌ−ＰＮＰトランジスタの製造方法
を、図２〜図７を用いて説明する。 図２参照：先ず、シリコン基板からなる支持基板１１上
に、例えば熱酸化法を用いて、厚さ２μｍ程度の埋め込
み用シリコン酸化膜１２を形成する。また、比抵抗１０
Ωｃｍ程度のＮ型シリコン基板１３表面に、Ｎ型不純物
としてのＳｂを１×１０20／ｃｍ3 程度の高濃度にドー
プしてＮ+ 型埋め込み層１４を形成する。このＮ+ 型埋
め込み層１４の形成は、従来の技術を用いて、例えばＳ
ｂ2 Ｏ3 を昇華させた温度１２００℃の酸化性雰囲気中
においてｌ時間程度Ｎ型シリコン基板１３を晒すことに
より行う。なお、このとき、Ｎ+ 型埋め込み層１４上に
は、厚さ２００ｎｍ程度のＳｂを含有するシリコン酸化
膜（図示せず）が形成される。続いて、支持基板１１上
の埋め込み用シリコン酸化膜１２とＮ型シリコン基板１
３表面のＮ+ 型埋め込み層１４とを室温において貼り合
わせる。
【００６６】図３参照：支持基板１１上に埋め込み用シ
リコン酸化膜１２及びＮ+ 型埋め込み層１４を介してＮ
型シリコン基板１３を貼り合わせた後、例えば酸素雰囲
気中において、温度１１００℃、２時間程度のアニール
処理を行い、貼り合わせ強度を高める。続いて、例えば
機械研摩法及びＣＭＰ法を用いて、Ｎ型シリコン基板１
３をその露出している裏面から研磨して、所望の厚さ、
例えば１５μｍ程度の厚さのＮ型活性層１５を形成す
る。このようにして、支持基板１１上に、埋め込み用シ
リコン酸化膜１２を介してＮ+ 型埋め込み層１４及びＮ
型活性層１５が順に積層している、貼り合わせＳＯＩ基
板を形成する。
リコン酸化膜１２及びＮ+ 型埋め込み層１４を介してＮ
型シリコン基板１３を貼り合わせた後、例えば酸素雰囲
気中において、温度１１００℃、２時間程度のアニール
処理を行い、貼り合わせ強度を高める。続いて、例えば
機械研摩法及びＣＭＰ法を用いて、Ｎ型シリコン基板１
３をその露出している裏面から研磨して、所望の厚さ、
例えば１５μｍ程度の厚さのＮ型活性層１５を形成す
る。このようにして、支持基板１１上に、埋め込み用シ
リコン酸化膜１２を介してＮ+ 型埋め込み層１４及びＮ
型活性層１５が順に積層している、貼り合わせＳＯＩ基
板を形成する。
【００６７】図４参照：例えば熱酸化法を用いて、この
貼り合わせＳＯＩ基板のＮ型活性層１５上に厚さ５０ｎ
ｍ程度のシリコン酸化膜１６を形成する。続いて、例え
ば写真食刻法とイオン注入法を用いて、Ｐ型不純物イオ
ンとしてのＢイオンを例えばエネルギー４０ｋｅＶ、ド
ーズ量１×１０14／ｃｍ2 程度の条件においてＮ型活性
層１５に選択的に注入する。その後、例えば不活性雰囲
気中において、温度９００℃、３０分程度のアニール処
理を行い、Ｖ−ＮＰＮトランジスタ形成予定領域のＮ型
活性層１５表面にＰ型ベース領域１７を形成し、Ｌ−Ｐ
ＮＰトランジスタ形成予定領域のＮ型活性層１５表面に
Ｐ型エミッタ領域１８及びＰ型コレクタ領域１９を形成
する。
貼り合わせＳＯＩ基板のＮ型活性層１５上に厚さ５０ｎ
ｍ程度のシリコン酸化膜１６を形成する。続いて、例え
ば写真食刻法とイオン注入法を用いて、Ｐ型不純物イオ
ンとしてのＢイオンを例えばエネルギー４０ｋｅＶ、ド
ーズ量１×１０14／ｃｍ2 程度の条件においてＮ型活性
層１５に選択的に注入する。その後、例えば不活性雰囲
気中において、温度９００℃、３０分程度のアニール処
理を行い、Ｖ−ＮＰＮトランジスタ形成予定領域のＮ型
活性層１５表面にＰ型ベース領域１７を形成し、Ｌ−Ｐ
ＮＰトランジスタ形成予定領域のＮ型活性層１５表面に
Ｐ型エミッタ領域１８及びＰ型コレクタ領域１９を形成
する。
【００６８】続いて、例えば写真食刻法とイオン注入法
を用いて、Ｎ型不純物イオンとしてのＡｓイオンを例え
ばエネルギー１１０ｋｅＶ、ドーズ量５×１０15／ｃｍ
2 程度の条件においてＰ型ベース領域１７及びＮ型活性
層１５に選択的に注入する。その後、例えば不活性雰囲
気中において、温度１０００℃、３０分程度のアニール
処理を行い、Ｖ−ＮＰＮトランジスタ形成予定領域のＰ
型ベース領域１７及びＮ型活性層１５表面にそれぞれＮ
+ 型エミッタ領域２０及びＮ+ 型コレクタコンタクト領
域２１を形成すると共に、Ｌ−ＰＮＰトランジスタ形成
予定領域のＮ型活性層１５表面にＮ+ 型ベースコンタク
ト領域２２を形成する。
を用いて、Ｎ型不純物イオンとしてのＡｓイオンを例え
ばエネルギー１１０ｋｅＶ、ドーズ量５×１０15／ｃｍ
2 程度の条件においてＰ型ベース領域１７及びＮ型活性
層１５に選択的に注入する。その後、例えば不活性雰囲
気中において、温度１０００℃、３０分程度のアニール
処理を行い、Ｖ−ＮＰＮトランジスタ形成予定領域のＰ
型ベース領域１７及びＮ型活性層１５表面にそれぞれＮ
+ 型エミッタ領域２０及びＮ+ 型コレクタコンタクト領
域２１を形成すると共に、Ｌ−ＰＮＰトランジスタ形成
予定領域のＮ型活性層１５表面にＮ+ 型ベースコンタク
ト領域２２を形成する。
【００６９】図５参照：例えば写真食刻法とＲＩＥ法を
用いて、シリコン酸化膜１６、Ｎ型活性層１５、及びＮ
+ 型埋め込み層１４を選択的にエッチングし、埋め込み
酸化膜１２に達する素子分離用のトレンチ溝２３を開口
する。なお、このとき、Ｖ−ＮＰＮトランジスタ形成予
定領域のＮ+ 型コレクタコンタクト領域２１側面とＬ−
ＰＮＰトランジスタ形成予定領域のＮ+ 型ベースコンタ
クト領域２２側面がそれぞれトレンチ溝２３内に露出す
るようにする。このようにして、Ｖ−ＮＰＮトランジス
タ形成予定領域とＬ−ＰＮＰトランジスタ形成予定領域
とを分離すると共に、Ｖ−ＮＰＮトランジスタ形成予定
領域のＮ+ 型埋め込み層１４からなるＮ+ 型コレクタ埋
め込み層２４とＮ型活性層１５からなるＮ型コレクタ領
域２５を形成し、Ｌ−ＰＮＰトランジスタ形成予定領域
のＮ+ 型埋め込み層１４からなるＮ+ 型ベース埋め込み
層２６とＮ型活性層１５からなるＮ型ベース領域２７を
形成する。
用いて、シリコン酸化膜１６、Ｎ型活性層１５、及びＮ
+ 型埋め込み層１４を選択的にエッチングし、埋め込み
酸化膜１２に達する素子分離用のトレンチ溝２３を開口
する。なお、このとき、Ｖ−ＮＰＮトランジスタ形成予
定領域のＮ+ 型コレクタコンタクト領域２１側面とＬ−
ＰＮＰトランジスタ形成予定領域のＮ+ 型ベースコンタ
クト領域２２側面がそれぞれトレンチ溝２３内に露出す
るようにする。このようにして、Ｖ−ＮＰＮトランジス
タ形成予定領域とＬ−ＰＮＰトランジスタ形成予定領域
とを分離すると共に、Ｖ−ＮＰＮトランジスタ形成予定
領域のＮ+ 型埋め込み層１４からなるＮ+ 型コレクタ埋
め込み層２４とＮ型活性層１５からなるＮ型コレクタ領
域２５を形成し、Ｌ−ＰＮＰトランジスタ形成予定領域
のＮ+ 型埋め込み層１４からなるＮ+ 型ベース埋め込み
層２６とＮ型活性層１５からなるＮ型ベース領域２７を
形成する。
【００７０】図６参照：例えばＣＶＤ法を用いて、トレ
ンチ溝２３を埋め込むのに十分な膜厚をもち、Ｎ型不純
物を高濃度に含有している酸化膜、例えばＡｓを２０Ｗ
ｔ％程度含有しているＡＳＳＧ膜２８を基体全面に堆積
して、トレンチ溝２３内にＡＳＳＧ膜２８を充填する。
続いて、例えば不活性雰囲気中において、温度９００
℃、３３分程度のアニール処理を行い、ＡＳＳＧ膜２８
をリフローしてその表面を平坦化する。そして、このと
きの熱処理により、トレンチ溝２３内のＡＳＳＧ膜２８
に含有されているＡｓを、隣接するＶ−ＮＰＮトランジ
スタ形成予定領域のＮ型コレクタ領域２５及びＬ−ＰＮ
Ｐトランジスタ形成予定領域のＮ型ベース領域２７に拡
散する。このようにして、Ｖ−ＮＰＮトランジスタ形成
予定領域のＮ+ 型コレクタ埋め込み層２４とＮ+ 型コレ
クタコンタクト領域２１とを接続するＮ+ 型コレクタプ
ラグ層２９を形成すると共に、Ｌ−ＰＮＰトランジスタ
形成予定領域のＮ+ 型ベース埋め込み層２６とＮ+ 型ベ
ースコンタクト領域２２とを接続するＮ+ 型ベースプラ
グ層３０を形成する。
ンチ溝２３を埋め込むのに十分な膜厚をもち、Ｎ型不純
物を高濃度に含有している酸化膜、例えばＡｓを２０Ｗ
ｔ％程度含有しているＡＳＳＧ膜２８を基体全面に堆積
して、トレンチ溝２３内にＡＳＳＧ膜２８を充填する。
続いて、例えば不活性雰囲気中において、温度９００
℃、３３分程度のアニール処理を行い、ＡＳＳＧ膜２８
をリフローしてその表面を平坦化する。そして、このと
きの熱処理により、トレンチ溝２３内のＡＳＳＧ膜２８
に含有されているＡｓを、隣接するＶ−ＮＰＮトランジ
スタ形成予定領域のＮ型コレクタ領域２５及びＬ−ＰＮ
Ｐトランジスタ形成予定領域のＮ型ベース領域２７に拡
散する。このようにして、Ｖ−ＮＰＮトランジスタ形成
予定領域のＮ+ 型コレクタ埋め込み層２４とＮ+ 型コレ
クタコンタクト領域２１とを接続するＮ+ 型コレクタプ
ラグ層２９を形成すると共に、Ｌ−ＰＮＰトランジスタ
形成予定領域のＮ+ 型ベース埋め込み層２６とＮ+ 型ベ
ースコンタクト領域２２とを接続するＮ+ 型ベースプラ
グ層３０を形成する。
【００７１】図７参照：例えば写真食刻法とＲＩＥ法を
用いて、ＡＳＳＧ膜２８及びシリコン酸化膜１６を選択
的にエッチングし、Ｖ−ＮＰＮトランジスタ形成予定領
域のＮ+ 型エミッタ領域２０、Ｐ型ベース領域１７、及
びＮ+ 型コレクタコンタクト領域２１をそれぞれ露出さ
せる電極窓３１Ｅ、３１Ｂ、３１Ｃと、Ｌ−ＰＮＰトラ
ンジスタ形成予定領域のＰ型エミッタ領域１８、Ｎ+ 型
ベースコンタクト領域２２、及びＰ型コレクタ領域１９
をそれぞれ露出させる電極窓３２Ｅ、３２Ｂ、３２Ｃを
開口する。
用いて、ＡＳＳＧ膜２８及びシリコン酸化膜１６を選択
的にエッチングし、Ｖ−ＮＰＮトランジスタ形成予定領
域のＮ+ 型エミッタ領域２０、Ｐ型ベース領域１７、及
びＮ+ 型コレクタコンタクト領域２１をそれぞれ露出さ
せる電極窓３１Ｅ、３１Ｂ、３１Ｃと、Ｌ−ＰＮＰトラ
ンジスタ形成予定領域のＰ型エミッタ領域１８、Ｎ+ 型
ベースコンタクト領域２２、及びＰ型コレクタ領域１９
をそれぞれ露出させる電極窓３２Ｅ、３２Ｂ、３２Ｃを
開口する。
【００７２】図８参照：例えばスパッタ法を用いて、Ａ
ｌ膜を基体全面に堆積した後、例えば写真食刻法とＲＩ
Ｅ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓３１Ｅ、３１Ｂ、３１Ｃを介してＶ−ＮＰＮ
トランジスタ形成予定領域のＮ+ 型エミッタ領域２０、
Ｐ型ベース領域１７、及びＮ+ 型コレクタコンタクト領
域２１にそれぞれ接続するエミッタ電極３３Ｅ、ベース
電極３３Ｂ、及びコレクタ電極３３Ｃと、電極窓３２
Ｅ、３２Ｂ、３２Ｃを介してＬ−ＰＮＰトランジスタ形
成予定領域のＰ型エミッタ領域１８、Ｎ+ 型ベースコン
タクト領域２２、及びＰ型コレクタ領域１９にそれぞれ
接続するエミッタ電極３４Ｅ、ベース電極３４Ｂ、及び
コレクタ電極３４Ｃを形成する。このようにして、上記
図１に示される高耐圧Ｖ−ＮＰＮトランジスタ３５及び
高耐圧Ｌ−ＰＮＰトランジスタ３６を作製する。
ｌ膜を基体全面に堆積した後、例えば写真食刻法とＲＩ
Ｅ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓３１Ｅ、３１Ｂ、３１Ｃを介してＶ−ＮＰＮ
トランジスタ形成予定領域のＮ+ 型エミッタ領域２０、
Ｐ型ベース領域１７、及びＮ+ 型コレクタコンタクト領
域２１にそれぞれ接続するエミッタ電極３３Ｅ、ベース
電極３３Ｂ、及びコレクタ電極３３Ｃと、電極窓３２
Ｅ、３２Ｂ、３２Ｃを介してＬ−ＰＮＰトランジスタ形
成予定領域のＰ型エミッタ領域１８、Ｎ+ 型ベースコン
タクト領域２２、及びＰ型コレクタ領域１９にそれぞれ
接続するエミッタ電極３４Ｅ、ベース電極３４Ｂ、及び
コレクタ電極３４Ｃを形成する。このようにして、上記
図１に示される高耐圧Ｖ−ＮＰＮトランジスタ３５及び
高耐圧Ｌ−ＰＮＰトランジスタ３６を作製する。
【００７３】以上のように本実施形態に係る高耐圧Ｖ−
ＮＰＮトランジスタ３５によれば、ＳＯＩ基板を用いた
誘電体分離構造において、その高耐圧特性を確保するた
めにＮ型コレクタ領域２５の比抵抗を１０Ωｃｍ程度に
し、厚さを１５μｍ程度に十分に厚くした場合であって
も、このＮ型コレクタ領域２５にＮ+ 型コレクタプラグ
層２９が形成され、このＮ+ 型コレクタプラグ層２９に
よってＮ型コレクタ領域２５底部のＮ+ 型コレクタ埋め
込み層２４とＮ型コレクタ領域２５表面のＮ+型コレク
タコンタクト領域２１とが接続されていることにより、
コレクタ抵抗が低抵抗化されるため、高耐圧Ｖ−ＮＰＮ
トランジスタ３５の高速化を達成することができる。即
ち、高耐圧化と高速化を両立させることが可能なＶ−Ｎ
ＰＮトランジスタを実現することができる。
ＮＰＮトランジスタ３５によれば、ＳＯＩ基板を用いた
誘電体分離構造において、その高耐圧特性を確保するた
めにＮ型コレクタ領域２５の比抵抗を１０Ωｃｍ程度に
し、厚さを１５μｍ程度に十分に厚くした場合であって
も、このＮ型コレクタ領域２５にＮ+ 型コレクタプラグ
層２９が形成され、このＮ+ 型コレクタプラグ層２９に
よってＮ型コレクタ領域２５底部のＮ+ 型コレクタ埋め
込み層２４とＮ型コレクタ領域２５表面のＮ+型コレク
タコンタクト領域２１とが接続されていることにより、
コレクタ抵抗が低抵抗化されるため、高耐圧Ｖ−ＮＰＮ
トランジスタ３５の高速化を達成することができる。即
ち、高耐圧化と高速化を両立させることが可能なＶ−Ｎ
ＰＮトランジスタを実現することができる。
【００７４】また同様に、本実施形態に係る高耐圧Ｌ−
ＰＮＰトランジスタ３６によれば、ＳＯＩ基板を用いた
誘電体分離構造において、その高耐圧特性を確保するた
めにＮ型ベース領域２７の比抵抗を１０Ωｃｍ程度に
し、厚さを１５μｍ程度に十分に厚くした場合であって
も、このＮ型ベース領域２７にＮ+ 型ベースプラグ層３
０が形成され、このＮ+ 型ベースプラグ層３０によって
Ｎ型ベース領域２７底部のＮ+ 型ベース埋め込み層２６
とＮ型ベース領域２７表面のＮ+ 型ベースコンタクト領
域２２とが接続されていることにより、ベース抵抗が低
抵抗化されるため、高耐圧Ｌ−ＰＮＰトランジスタ３６
の高速化を達成することができる。即ち、高耐圧化と高
速化を両立させることが可能なＬ−ＰＮＰトランジスタ
を実現することができる。
ＰＮＰトランジスタ３６によれば、ＳＯＩ基板を用いた
誘電体分離構造において、その高耐圧特性を確保するた
めにＮ型ベース領域２７の比抵抗を１０Ωｃｍ程度に
し、厚さを１５μｍ程度に十分に厚くした場合であって
も、このＮ型ベース領域２７にＮ+ 型ベースプラグ層３
０が形成され、このＮ+ 型ベースプラグ層３０によって
Ｎ型ベース領域２７底部のＮ+ 型ベース埋め込み層２６
とＮ型ベース領域２７表面のＮ+ 型ベースコンタクト領
域２２とが接続されていることにより、ベース抵抗が低
抵抗化されるため、高耐圧Ｌ−ＰＮＰトランジスタ３６
の高速化を達成することができる。即ち、高耐圧化と高
速化を両立させることが可能なＬ−ＰＮＰトランジスタ
を実現することができる。
【００７５】また、本実施形態に係る高耐圧Ｖ−ＮＰＮ
トランジスタ３５及び高耐圧Ｌ−ＰＮＰトランジスタ３
６の製造方法によれば、シリコン基板からなる支持基板
１１上に埋め込み用シリコン酸化膜１２を形成し、Ｎ型
シリコン基板１３表面にＮ+型埋め込み層１４を形成し
た後、支持基板１１上の埋め込み用シリコン酸化膜１２
とＮ型シリコン基板１３表面のＮ+ 型埋め込み層１４と
を貼り合わせ、Ｎ型シリコン基板１３をその露出してい
る裏面から研磨して１５μｍ程度の厚さのＮ型活性層１
５を形成することにより、支持基板１１上に埋め込み用
シリコン酸化膜１２を介してＮ+ 型埋め込み層１４及び
Ｎ型活性層１５が順に積層している、貼り合わせＳＯＩ
基板を容易に形成することができる。
トランジスタ３５及び高耐圧Ｌ−ＰＮＰトランジスタ３
６の製造方法によれば、シリコン基板からなる支持基板
１１上に埋め込み用シリコン酸化膜１２を形成し、Ｎ型
シリコン基板１３表面にＮ+型埋め込み層１４を形成し
た後、支持基板１１上の埋め込み用シリコン酸化膜１２
とＮ型シリコン基板１３表面のＮ+ 型埋め込み層１４と
を貼り合わせ、Ｎ型シリコン基板１３をその露出してい
る裏面から研磨して１５μｍ程度の厚さのＮ型活性層１
５を形成することにより、支持基板１１上に埋め込み用
シリコン酸化膜１２を介してＮ+ 型埋め込み層１４及び
Ｎ型活性層１５が順に積層している、貼り合わせＳＯＩ
基板を容易に形成することができる。
【００７６】また、Ｖ−ＮＰＮトランジスタ形成予定領
域のＮ型活性層１５表面にＰ型ベース領域１７及びＮ+
型エミッタ領域２０を形成すると共に、Ｌ−ＰＮＰトラ
ンジスタ形成予定領域のＮ型活性層１５表面にＰ型エミ
ッタ領域１８及びＰ型コレクタ領域１９を形成した後、
Ｎ型活性層１５及びＮ+ 型埋め込み層１４等を選択的に
エッチングして埋め込み酸化膜１２に達する素子分離用
のトレンチ溝２３を形成し、このトレンチ溝２３内にＡ
ＳＳＧ膜２８を充填することにより、このトレンチ溝２
３内に充填されたＡＳＳＧ膜２８によってＶ−ＮＰＮト
ランジスタ形成予定領域とＬ−ＰＮＰトランジスタ形成
予定領域とが分離される、誘電体分離構造を容易に形成
することができる。
域のＮ型活性層１５表面にＰ型ベース領域１７及びＮ+
型エミッタ領域２０を形成すると共に、Ｌ−ＰＮＰトラ
ンジスタ形成予定領域のＮ型活性層１５表面にＰ型エミ
ッタ領域１８及びＰ型コレクタ領域１９を形成した後、
Ｎ型活性層１５及びＮ+ 型埋め込み層１４等を選択的に
エッチングして埋め込み酸化膜１２に達する素子分離用
のトレンチ溝２３を形成し、このトレンチ溝２３内にＡ
ＳＳＧ膜２８を充填することにより、このトレンチ溝２
３内に充填されたＡＳＳＧ膜２８によってＶ−ＮＰＮト
ランジスタ形成予定領域とＬ−ＰＮＰトランジスタ形成
予定領域とが分離される、誘電体分離構造を容易に形成
することができる。
【００７７】また、Ｎ+ 型エミッタ領域２０を形成する
際に、同時に、Ｖ−ＮＰＮトランジスタ形成予定領域の
Ｎ型活性層１５表面にＮ+ 型コレクタコンタクト領域２
１を形成し、Ｌ−ＰＮＰトランジスタ形成予定領域のＮ
型活性層１５表面にＮ+ 型ベースコンタクト領域２２を
形成することにより、これらのＮ+ 型コレクタコンタク
ト領域２１及びＮ+ 型ベースコンタクト領域２２を工程
数を増加させることなく形成し、これらの横断面積をそ
の後に形成するＮ+ 型コレクタプラグ層２９やＮ+ 型ベ
ースプラグ層３０の横断面積とは独立に所望の大きさに
することが可能になるため、コストの増加を招くことな
く、Ｎ+ 型コレクタコンタクト領域２１とこの上に形成
するコレクタ電極３３Ｃとを良好にオーミック接続し
て、高耐圧Ｖ−ＮＰＮトランジスタ３５のコレクタ抵抗
の低抵抗化に寄与することができると共に、Ｎ+ 型ベー
スコンタクト領域２２とこの上に形成するベース電極３
４Ｂとを良好にオーミック接続して、高耐圧Ｌ−ＰＮＰ
トランジスタ３６のベース抵抗の低抵抗化に寄与するこ
とができる。
際に、同時に、Ｖ−ＮＰＮトランジスタ形成予定領域の
Ｎ型活性層１５表面にＮ+ 型コレクタコンタクト領域２
１を形成し、Ｌ−ＰＮＰトランジスタ形成予定領域のＮ
型活性層１５表面にＮ+ 型ベースコンタクト領域２２を
形成することにより、これらのＮ+ 型コレクタコンタク
ト領域２１及びＮ+ 型ベースコンタクト領域２２を工程
数を増加させることなく形成し、これらの横断面積をそ
の後に形成するＮ+ 型コレクタプラグ層２９やＮ+ 型ベ
ースプラグ層３０の横断面積とは独立に所望の大きさに
することが可能になるため、コストの増加を招くことな
く、Ｎ+ 型コレクタコンタクト領域２１とこの上に形成
するコレクタ電極３３Ｃとを良好にオーミック接続し
て、高耐圧Ｖ−ＮＰＮトランジスタ３５のコレクタ抵抗
の低抵抗化に寄与することができると共に、Ｎ+ 型ベー
スコンタクト領域２２とこの上に形成するベース電極３
４Ｂとを良好にオーミック接続して、高耐圧Ｌ−ＰＮＰ
トランジスタ３６のベース抵抗の低抵抗化に寄与するこ
とができる。
【００７８】また、トレンチ溝２３内に充填されたＡＳ
ＳＧ膜２８に含有されているＡｓを隣接するＮ型コレク
タ領域２５及びＮ型ベース領域２７に拡散して、Ｖ−Ｎ
ＰＮトランジスタ形成予定領域のＮ+ 型コレクタ埋め込
み層２４とＮ+ 型コレクタコンタクト領域２１とを接続
するＮ+ 型コレクタプラグ層２９を形成すると共に、Ｌ
−ＰＮＰトランジスタ形成予定領域のＮ+ 型ベース埋め
込み層２６とＮ+ 型ベースコンタクト領域２２とを接続
するＮ+ 型ベースプラグ層３０を形成することにより、
Ｎ型コレクタ領域２５及びＮ型ベース領域２７の厚さが
厚さ１５μｍと十分に厚くても、従来の表面からの不純
物拡散法を用いる場合のように高濃度の不純物の高温長
時間の拡散を必要とすることなく、また、不純物イオン
注入法を用いる場合のように高濃度の不純物イオンの高
エネルギー注入による結晶欠陥を発生させることなく、
高耐圧Ｖ−ＮＰＮトランジスタ３５のコレクタ抵抗を低
抵抗化するためのＮ+ 型コレクタプラグ層２９と高耐圧
Ｌ−ＰＮＰトランジスタ３６のベース抵抗を低抵抗化す
るためのＮ+ 型ベースプラグ層３０を容易に形成するこ
とが可能になる。従って、高耐圧Ｖ−ＮＰＮトランジス
タ３５及び高耐圧Ｌ−ＰＮＰトランジスタ３６の高速化
を達成することができる。即ち、高耐圧化と高速化を両
立させることが可能なＶ−ＮＰＮトランジスタ及びＬ−
ＰＮＰトランジスタを容易に作製することができる。
ＳＧ膜２８に含有されているＡｓを隣接するＮ型コレク
タ領域２５及びＮ型ベース領域２７に拡散して、Ｖ−Ｎ
ＰＮトランジスタ形成予定領域のＮ+ 型コレクタ埋め込
み層２４とＮ+ 型コレクタコンタクト領域２１とを接続
するＮ+ 型コレクタプラグ層２９を形成すると共に、Ｌ
−ＰＮＰトランジスタ形成予定領域のＮ+ 型ベース埋め
込み層２６とＮ+ 型ベースコンタクト領域２２とを接続
するＮ+ 型ベースプラグ層３０を形成することにより、
Ｎ型コレクタ領域２５及びＮ型ベース領域２７の厚さが
厚さ１５μｍと十分に厚くても、従来の表面からの不純
物拡散法を用いる場合のように高濃度の不純物の高温長
時間の拡散を必要とすることなく、また、不純物イオン
注入法を用いる場合のように高濃度の不純物イオンの高
エネルギー注入による結晶欠陥を発生させることなく、
高耐圧Ｖ−ＮＰＮトランジスタ３５のコレクタ抵抗を低
抵抗化するためのＮ+ 型コレクタプラグ層２９と高耐圧
Ｌ−ＰＮＰトランジスタ３６のベース抵抗を低抵抗化す
るためのＮ+ 型ベースプラグ層３０を容易に形成するこ
とが可能になる。従って、高耐圧Ｖ−ＮＰＮトランジス
タ３５及び高耐圧Ｌ−ＰＮＰトランジスタ３６の高速化
を達成することができる。即ち、高耐圧化と高速化を両
立させることが可能なＶ−ＮＰＮトランジスタ及びＬ−
ＰＮＰトランジスタを容易に作製することができる。
【００７９】（第２の実施形態）図９は本発明の第２の
実施形態に係る高耐圧Ｖ−ＮＰＮトランジスタと高耐圧
Ｖ−ＰＮＰトランジスタとから構成される相補型バイポ
ーラトランジスタを示す概略断面図、図１０〜図１９は
それぞれ図９に示す相補型バイポーラトランジスタの製
造方法を説明するための工程要所における要部切断側面
図である。
実施形態に係る高耐圧Ｖ−ＮＰＮトランジスタと高耐圧
Ｖ−ＰＮＰトランジスタとから構成される相補型バイポ
ーラトランジスタを示す概略断面図、図１０〜図１９は
それぞれ図９に示す相補型バイポーラトランジスタの製
造方法を説明するための工程要所における要部切断側面
図である。
【００８０】図９に示されるように、例えばシリコン基
板からなる支持基板４１上に、例えば厚さ２μｍ程度の
埋め込み用シリコン酸化膜４３を介して、高耐圧Ｖ−Ｎ
ＰＮトランジスタ６５と高耐圧横型ＰＮＰトランジスタ
６６とが隣接して形成されている。即ち、これら高耐圧
Ｖ−ＮＰＮトランジスタ６５及び高耐圧Ｖ−ＰＮＰトラ
ンジスタ６６は、ＳＯＩ構造となっている。
板からなる支持基板４１上に、例えば厚さ２μｍ程度の
埋め込み用シリコン酸化膜４３を介して、高耐圧Ｖ−Ｎ
ＰＮトランジスタ６５と高耐圧横型ＰＮＰトランジスタ
６６とが隣接して形成されている。即ち、これら高耐圧
Ｖ−ＮＰＮトランジスタ６５及び高耐圧Ｖ−ＰＮＰトラ
ンジスタ６６は、ＳＯＩ構造となっている。
【００８１】また、高耐圧Ｖ−ＮＰＮトランジスタ６５
の周囲においては、埋め込み酸化膜４３に達する素子分
離用のトレンチ溝が開口され、このトレンチ溝内にＮ型
不純物としてのＡｓが例えば２０Ｗｔ％程度に含有され
たＡＳＳＧ膜５８が充填されている。同様に、高耐圧Ｖ
−ＰＮＰトランジスタ６６の周囲においても、埋め込み
酸化膜４３に達する素子分離用のトレンチ溝が開口さ
れ、このトレンチ溝内にＰ型不純物としてのＢが例えば
３Ｗｔ％程度に含有されたＢＳＧ（Bro-SilicateGlas
s；ボロンガラス）膜５７が充填されている。このよう
にして、これら高耐圧Ｖ−ＮＰＮトランジスタ６５と高
耐圧Ｖ−ＰＮＰトランジスタ６６とは、これらの周囲に
形成されたトレンチ溝内に充填されたＡＳＳＧ膜５８及
びＢＳＧ膜５７によって互いに分離されている。即ち、
これら高耐圧Ｖ−ＮＰＮトランジスタ６５及び高耐圧Ｖ
−ＰＮＰトランジスタ６６は、誘電体分離構造となって
いる。
の周囲においては、埋め込み酸化膜４３に達する素子分
離用のトレンチ溝が開口され、このトレンチ溝内にＮ型
不純物としてのＡｓが例えば２０Ｗｔ％程度に含有され
たＡＳＳＧ膜５８が充填されている。同様に、高耐圧Ｖ
−ＰＮＰトランジスタ６６の周囲においても、埋め込み
酸化膜４３に達する素子分離用のトレンチ溝が開口さ
れ、このトレンチ溝内にＰ型不純物としてのＢが例えば
３Ｗｔ％程度に含有されたＢＳＧ（Bro-SilicateGlas
s；ボロンガラス）膜５７が充填されている。このよう
にして、これら高耐圧Ｖ−ＮＰＮトランジスタ６５と高
耐圧Ｖ−ＰＮＰトランジスタ６６とは、これらの周囲に
形成されたトレンチ溝内に充填されたＡＳＳＧ膜５８及
びＢＳＧ膜５７によって互いに分離されている。即ち、
これら高耐圧Ｖ−ＮＰＮトランジスタ６５及び高耐圧Ｖ
−ＰＮＰトランジスタ６６は、誘電体分離構造となって
いる。
【００８２】また、高耐圧Ｖ−ＮＰＮトランジスタ６５
においては、埋め込み酸化膜４３上に、厚さ２μｍ程度
のＮ+ 型埋め込み層４５が形成されている。また、この
Ｎ+型埋め込み層４５上には、例えば比抵抗１０Ωｃｍ
程度、厚さ１５μｍ程度のＮ型コレクタ領域４９が形成
されている。また、このＮ型コレクタ領域４９表面に
は、例えばＰ型不純物としてのＢが添加されたＰ型ベー
ス領域５０が形成され、このＰ型ベース領域５０表面に
は、例えばＡｓが高濃度に添加されたＮ+ 型エミッタ領
域５２が形成されている。更に、Ｎ型コレクタ領域４９
表面には、例えばＡｓが高濃度に添加されたＮ+ 型コレ
クタコンタクト領域５３が形成されている。
においては、埋め込み酸化膜４３上に、厚さ２μｍ程度
のＮ+ 型埋め込み層４５が形成されている。また、この
Ｎ+型埋め込み層４５上には、例えば比抵抗１０Ωｃｍ
程度、厚さ１５μｍ程度のＮ型コレクタ領域４９が形成
されている。また、このＮ型コレクタ領域４９表面に
は、例えばＰ型不純物としてのＢが添加されたＰ型ベー
ス領域５０が形成され、このＰ型ベース領域５０表面に
は、例えばＡｓが高濃度に添加されたＮ+ 型エミッタ領
域５２が形成されている。更に、Ｎ型コレクタ領域４９
表面には、例えばＡｓが高濃度に添加されたＮ+ 型コレ
クタコンタクト領域５３が形成されている。
【００８３】そして、素子分離用のトレンチ溝内に充填
されたＡＳＳＧ膜５８に隣接して、Ｎ+ 型コレクタプラ
グ層５９が形成され、このＮ+ 型コレクタプラグ層５９
によってＮ+ 型埋め込み層４５とＮ+ 型コレクタコンタ
クト領域５３とが接続されている点に本実施形態の特徴
がある。
されたＡＳＳＧ膜５８に隣接して、Ｎ+ 型コレクタプラ
グ層５９が形成され、このＮ+ 型コレクタプラグ層５９
によってＮ+ 型埋め込み層４５とＮ+ 型コレクタコンタ
クト領域５３とが接続されている点に本実施形態の特徴
がある。
【００８４】また、Ｎ+ 型エミッタ領域５２、Ｐ型ベー
ス領域５０、Ｎ型コレクタ領域４９、及びＮ+ 型コレク
タコンタクト領域５３上には、例えば厚さ５０ｎｍ程度
のシリコン酸化膜４７が形成され、このシリコン酸化膜
４７上には、高耐圧Ｖ−ＮＰＮトランジスタ６５の周囲
の素子分離用のトレンチ溝内に充填されているものと同
じＡＳＳＧ膜５８がその表面を平坦化されて形成されて
いる。
ス領域５０、Ｎ型コレクタ領域４９、及びＮ+ 型コレク
タコンタクト領域５３上には、例えば厚さ５０ｎｍ程度
のシリコン酸化膜４７が形成され、このシリコン酸化膜
４７上には、高耐圧Ｖ−ＮＰＮトランジスタ６５の周囲
の素子分離用のトレンチ溝内に充填されているものと同
じＡＳＳＧ膜５８がその表面を平坦化されて形成されて
いる。
【００８５】また、これらＡＳＳＧ膜５８及びシリコン
酸化膜４７に開口された電極窓を介して、Ｎ+ 型エミッ
タ領域５２、Ｐ型ベース領域５０、及びＮ+ 型コレクタ
コンタクト領域５３にそれぞれ接続するＡｌ膜からなる
エミッタ電極６３Ｅ、ベース電極６３Ｂ、コレクタ電極
６３Ｃ、及びこれらの電極に接続する配線層（図示せ
ず）が形成されている。
酸化膜４７に開口された電極窓を介して、Ｎ+ 型エミッ
タ領域５２、Ｐ型ベース領域５０、及びＮ+ 型コレクタ
コンタクト領域５３にそれぞれ接続するＡｌ膜からなる
エミッタ電極６３Ｅ、ベース電極６３Ｂ、コレクタ電極
６３Ｃ、及びこれらの電極に接続する配線層（図示せ
ず）が形成されている。
【００８６】また、高耐圧Ｖ−ＰＮＰトランジスタ６６
においては、埋め込み酸化膜４３上に、厚さ２μｍ程度
のＰ+ 型埋め込み層４６が形成されている。また、この
Ｐ+型埋め込み層４６上には、厚さ１５μｍ程度のＰ型
コレクタ領域４８が形成されている。
においては、埋め込み酸化膜４３上に、厚さ２μｍ程度
のＰ+ 型埋め込み層４６が形成されている。また、この
Ｐ+型埋め込み層４６上には、厚さ１５μｍ程度のＰ型
コレクタ領域４８が形成されている。
【００８７】また、このＰ型コレクタ領域４８表面に
は、例えばＮ型不純物としてのＰが添加されたＮ型ベー
ス領域５１が形成され、このＮ型ベース領域５１表面に
は、例えばＢが高濃度に添加されたＰ+ 型エミッタ領域
５４が形成されている。更に、Ｐ型コレクタ領域４８表
面には、例えばＢが高濃度に添加されたＰ+ 型コレクタ
コンタクト領域５５が形成されている。
は、例えばＮ型不純物としてのＰが添加されたＮ型ベー
ス領域５１が形成され、このＮ型ベース領域５１表面に
は、例えばＢが高濃度に添加されたＰ+ 型エミッタ領域
５４が形成されている。更に、Ｐ型コレクタ領域４８表
面には、例えばＢが高濃度に添加されたＰ+ 型コレクタ
コンタクト領域５５が形成されている。
【００８８】そして、素子分離用のトレンチ溝内に充填
されたＢＳＧ膜５７に隣接してＰ+型コレクタプラグ層
６０が形成され、このＰ+ 型コレクタプラグ層６０によ
ってＰ+ 型埋め込み層４６とＰ+ 型コレクタコンタクト
領域５５とが接続されている点に本実施形態の特徴があ
る。
されたＢＳＧ膜５７に隣接してＰ+型コレクタプラグ層
６０が形成され、このＰ+ 型コレクタプラグ層６０によ
ってＰ+ 型埋め込み層４６とＰ+ 型コレクタコンタクト
領域５５とが接続されている点に本実施形態の特徴があ
る。
【００８９】また、Ｐ+ 型エミッタ領域５４、Ｎ型ベー
ス領域５１、Ｐ型コレクタ領域４８、及びＰ+ 型コレク
タコンタクト領域５５上には、例えば厚さ５０ｎｍ程度
のシリコン酸化膜４７が形成され、このシリコン酸化膜
４７上には、高耐圧Ｖ−ＮＰＮトランジスタ６５の周囲
の素子分離用のトレンチ溝内に充填されているものと同
じＡＳＳＧ膜５８がその表面を平坦化されて形成されて
いる。
ス領域５１、Ｐ型コレクタ領域４８、及びＰ+ 型コレク
タコンタクト領域５５上には、例えば厚さ５０ｎｍ程度
のシリコン酸化膜４７が形成され、このシリコン酸化膜
４７上には、高耐圧Ｖ−ＮＰＮトランジスタ６５の周囲
の素子分離用のトレンチ溝内に充填されているものと同
じＡＳＳＧ膜５８がその表面を平坦化されて形成されて
いる。
【００９０】また、これらＡＳＳＧ膜５８及びシリコン
酸化膜４７に開口された電極窓を介して、Ｐ+ 型エミッ
タ領域５４、Ｎ型ベース領域５１、及びＰ+ 型コレクタ
コンタクト領域５５にそれぞれ接続するＡｌ膜からなる
エミッタ電極６４Ｅ、ベース電極６４Ｂ、コレクタ電極
６４Ｃ、及びこれらの電極に接続する配線層（図示せ
ず）が形成されている。
酸化膜４７に開口された電極窓を介して、Ｐ+ 型エミッ
タ領域５４、Ｎ型ベース領域５１、及びＰ+ 型コレクタ
コンタクト領域５５にそれぞれ接続するＡｌ膜からなる
エミッタ電極６４Ｅ、ベース電極６４Ｂ、コレクタ電極
６４Ｃ、及びこれらの電極に接続する配線層（図示せ
ず）が形成されている。
【００９１】そして、高耐圧Ｖ−ＮＰＮトランジスタ６
５のエミッタ電極６３Ｅ、ベース電極６３Ｂ、及びコレ
クタ電極６３Ｃ、並びにＶ−ＰＮＰトランジスタ６６の
エミッタ電極６４Ｅ、ベース電極６４Ｂ、及びコレクタ
電極６４Ｃが配線層（図示せず）によって接続され、所
定の回路構成により相補型バイポーラトランジスタが形
成されている。
５のエミッタ電極６３Ｅ、ベース電極６３Ｂ、及びコレ
クタ電極６３Ｃ、並びにＶ−ＰＮＰトランジスタ６６の
エミッタ電極６４Ｅ、ベース電極６４Ｂ、及びコレクタ
電極６４Ｃが配線層（図示せず）によって接続され、所
定の回路構成により相補型バイポーラトランジスタが形
成されている。
【００９２】次に、図９に示す高耐圧Ｖ−ＮＰＮトラン
ジスタと高耐圧Ｖ−ＰＮＰトランジスタとから構成され
る相補型バイポーラトランジスタの製造方法を、図１０
〜図１９を用いて説明する。
ジスタと高耐圧Ｖ−ＰＮＰトランジスタとから構成され
る相補型バイポーラトランジスタの製造方法を、図１０
〜図１９を用いて説明する。
【００９３】図１０参照：先ず、例えばシリコン基板か
らなる支持基板４１と例えば比抵抗１０Ωｃｍ程度のＮ
型シリコン基板４２を用意する。そして、Ｎ型シリコン
基板４２上に、例えば熱酸化法を用いて、２μｍ程度の
埋め込み用シリコン酸化膜４３を形成した後、Ｎ型シリ
コン基板４２の埋め込み用シリコン酸化膜４３と支持基
板４１とを室温において貼り合わせる。
らなる支持基板４１と例えば比抵抗１０Ωｃｍ程度のＮ
型シリコン基板４２を用意する。そして、Ｎ型シリコン
基板４２上に、例えば熱酸化法を用いて、２μｍ程度の
埋め込み用シリコン酸化膜４３を形成した後、Ｎ型シリ
コン基板４２の埋め込み用シリコン酸化膜４３と支持基
板４１とを室温において貼り合わせる。
【００９４】図１１参照：支持基板４１上に埋め込み用
シリコン酸化膜４３を介してＮ型シリコン基板４２を貼
り合わせた後、例えば酸素雰囲気中において、温度１１
００℃、２時間程度のアニール処理を行い、貼り合わせ
強度を高める。続いて、例えば機械研摩法及びＣＭＰ法
を用いて、Ｎ型シリコン基板４２をその露出している裏
面から研磨して、所望の厚さ、例えば２μｍ程度の厚さ
のＮ型活性層４４を形成する。このようにして、支持基
板４１上に、埋め込み用シリコン酸化膜４３を介してＮ
型活性層４４が形成されている、貼り合わせＳＯＩ基板
を形成する。
シリコン酸化膜４３を介してＮ型シリコン基板４２を貼
り合わせた後、例えば酸素雰囲気中において、温度１１
００℃、２時間程度のアニール処理を行い、貼り合わせ
強度を高める。続いて、例えば機械研摩法及びＣＭＰ法
を用いて、Ｎ型シリコン基板４２をその露出している裏
面から研磨して、所望の厚さ、例えば２μｍ程度の厚さ
のＮ型活性層４４を形成する。このようにして、支持基
板４１上に、埋め込み用シリコン酸化膜４３を介してＮ
型活性層４４が形成されている、貼り合わせＳＯＩ基板
を形成する。
【００９５】図１２参照：例えば写真食刻法とイオン注
入法を用いて、例えばＮ型不純物イオンとしてのＡｓイ
オンをエネルギー５０ｋｅＶ、ドーズ量３×１０15／ｃ
ｍ2 程度の条件においてＶ−ＮＰＮ形成予定領域のＮ型
活性層４４に選択的に注入する。更に、例えば写真食刻
法とイオン注入法を用いて、例えばＰ型不純物イオンと
してのＢイオンをエネルギー５０ｋｅＶ、ドーズ量３×
１０15／ｃｍ2 程度の条件においてＶ−ＰＮＰ形成予定
領域のＮ型活性層４４に選択的に注入する。
入法を用いて、例えばＮ型不純物イオンとしてのＡｓイ
オンをエネルギー５０ｋｅＶ、ドーズ量３×１０15／ｃ
ｍ2 程度の条件においてＶ−ＮＰＮ形成予定領域のＮ型
活性層４４に選択的に注入する。更に、例えば写真食刻
法とイオン注入法を用いて、例えばＰ型不純物イオンと
してのＢイオンをエネルギー５０ｋｅＶ、ドーズ量３×
１０15／ｃｍ2 程度の条件においてＶ−ＰＮＰ形成予定
領域のＮ型活性層４４に選択的に注入する。
【００９６】続いて、例えば水蒸気雰囲気中において、
温度１１００℃、１時間程度のアニール処理を行い、Ｖ
−ＮＰＮ形成予定領域及びＶ−ＰＮＰ形成予定領域のＮ
型活性層４４にそれぞれ選択的に注入したＡｓイオン及
びＢイオンを活性化し、Ｎ+型コレクタ埋め込み層４５
及びＰ+ 型コレクタ埋め込み層４６を形成する。なお、
このとき、Ｎ型活性層４４表面が酸化されて、Ｎ+ 型コ
レクタ埋め込み層４５及びＰ+ 型コレクタ埋め込み層４
６表面には薄いシリコン酸化膜（図示せず）が形成され
るが、このシリコン酸化膜はフッ酸溶液等を用いてエッ
チング除去する。
温度１１００℃、１時間程度のアニール処理を行い、Ｖ
−ＮＰＮ形成予定領域及びＶ−ＰＮＰ形成予定領域のＮ
型活性層４４にそれぞれ選択的に注入したＡｓイオン及
びＢイオンを活性化し、Ｎ+型コレクタ埋め込み層４５
及びＰ+ 型コレクタ埋め込み層４６を形成する。なお、
このとき、Ｎ型活性層４４表面が酸化されて、Ｎ+ 型コ
レクタ埋め込み層４５及びＰ+ 型コレクタ埋め込み層４
６表面には薄いシリコン酸化膜（図示せず）が形成され
るが、このシリコン酸化膜はフッ酸溶液等を用いてエッ
チング除去する。
【００９７】図１３参照：例えばエピタキシャル法を用
いて、Ｎ+ 型コレクタ埋め込み層４５及びＰ+ 型コレク
タ埋め込み層４６上に、例えば比抵抗１０Ωｃｍ、厚さ
１５μｍ程度のＮ型エピタキシャル成長層を形成する。
更に、例えば熱酸化法を用いて、このＮ型エピタキシャ
ル成長層上に、例えば厚さ５０ｎｍ程度のシリコン酸化
膜４７を形成する。続いて、例えば写真食刻法とイオン
注入法を用いて、例えばＢイオンをエネルギー３００ｋ
ｅＶ、ドーズ量８×１０12／ｃｍ2 程度の条件において
Ｖ−ＰＮＰ形成予定領域のＮ型エピタキシャル成長層に
選択的に注入する。その後、例えば不活性雰囲気中にお
いて、温度１２００℃、７時間程度のアニール処理を行
い、Ｐ型コレクタ領域４８を形成する。このとき、残さ
れたＶ−ＮＰＮ形成予定領域のＮ型エピタキシャル成長
層はＮ型コレクタ領域４９となる。
いて、Ｎ+ 型コレクタ埋め込み層４５及びＰ+ 型コレク
タ埋め込み層４６上に、例えば比抵抗１０Ωｃｍ、厚さ
１５μｍ程度のＮ型エピタキシャル成長層を形成する。
更に、例えば熱酸化法を用いて、このＮ型エピタキシャ
ル成長層上に、例えば厚さ５０ｎｍ程度のシリコン酸化
膜４７を形成する。続いて、例えば写真食刻法とイオン
注入法を用いて、例えばＢイオンをエネルギー３００ｋ
ｅＶ、ドーズ量８×１０12／ｃｍ2 程度の条件において
Ｖ−ＰＮＰ形成予定領域のＮ型エピタキシャル成長層に
選択的に注入する。その後、例えば不活性雰囲気中にお
いて、温度１２００℃、７時間程度のアニール処理を行
い、Ｐ型コレクタ領域４８を形成する。このとき、残さ
れたＶ−ＮＰＮ形成予定領域のＮ型エピタキシャル成長
層はＮ型コレクタ領域４９となる。
【００９８】図１４参照：例えば写真食刻法とイオン注
入法を用いて、例えばＢイオンをエネルギー４０ｋｅ
Ｖ、ドーズ量１×１０14／ｃｍ2 程度の条件においてＶ
−ＮＰＮ形成予定領域のＮ型コレクタ領域４９に選択的
に注入する。更に、例えば写真食刻法とイオン注入法を
用いて、例えばＮ型不純物イオンとしてのＰイオンをエ
ネルギー６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2 程度
の条件においてＶ−ＰＮＰ形成予定領域のＰ型コレクタ
領域４８に選択的に注入する。
入法を用いて、例えばＢイオンをエネルギー４０ｋｅ
Ｖ、ドーズ量１×１０14／ｃｍ2 程度の条件においてＶ
−ＮＰＮ形成予定領域のＮ型コレクタ領域４９に選択的
に注入する。更に、例えば写真食刻法とイオン注入法を
用いて、例えばＮ型不純物イオンとしてのＰイオンをエ
ネルギー６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2 程度
の条件においてＶ−ＰＮＰ形成予定領域のＰ型コレクタ
領域４８に選択的に注入する。
【００９９】その後、例えば不活性雰囲気中において、
温度９００℃、３０分程度のアニール処理を行い、Ｖ−
ＮＰＮ形成予定領域のＮ型コレクタ領域４９表面にＰ型
ベース領域５０を形成すると共に、Ｖ−ＰＮＰ形成予定
領域のＰ型コレクタ領域４８表面にＮ型ベース領域５１
を形成する。
温度９００℃、３０分程度のアニール処理を行い、Ｖ−
ＮＰＮ形成予定領域のＮ型コレクタ領域４９表面にＰ型
ベース領域５０を形成すると共に、Ｖ−ＰＮＰ形成予定
領域のＰ型コレクタ領域４８表面にＮ型ベース領域５１
を形成する。
【０１００】続いて、例えば写真食刻法とイオン注入法
を用いて、例えばＡｓイオンをエネルギー１１０ｋｅ
Ｖ、ドーズ量５×１０15／ｃｍ2 程度の条件においてＶ
−ＮＰＮ形成予定領域のＰ型ベース領域５０及びＮ型コ
レクタ領域４９に選択的に注入する。更に、例えば写真
食刻法とイオン注入法を用いて、例えばＢイオンをエネ
ルギー４０ｋｅＶ、ドーズ量３×１０15／ｃｍ2 程度の
条件においてＶ−ＰＮＰ形成予定領域のＮ型ベース領域
５１及びＰ型コレクタ領域４８に選択的に注入する。
を用いて、例えばＡｓイオンをエネルギー１１０ｋｅ
Ｖ、ドーズ量５×１０15／ｃｍ2 程度の条件においてＶ
−ＮＰＮ形成予定領域のＰ型ベース領域５０及びＮ型コ
レクタ領域４９に選択的に注入する。更に、例えば写真
食刻法とイオン注入法を用いて、例えばＢイオンをエネ
ルギー４０ｋｅＶ、ドーズ量３×１０15／ｃｍ2 程度の
条件においてＶ−ＰＮＰ形成予定領域のＮ型ベース領域
５１及びＰ型コレクタ領域４８に選択的に注入する。
【０１０１】その後、例えば不活性雰囲気中において、
温度１０００℃、３０分程度のアニール処理を行い、Ｖ
−ＮＰＮ形成予定領域のＰ型ベース領域５０及びＮ型コ
レクタ領域４９表面にそれぞれＮ+ 型エミッタ領域５２
及びＮ+ 型コレクタコンタクト領域５３を形成すると共
に、Ｖ−ＰＮＰ形成予定領域のＮ型ベース領域５１及び
Ｐ型コレクタ領域４８表面にそれぞれＰ+ 型エミッタ領
域５４及びＰ+ 型コレクタコンタクト領域５５を形成す
る。
温度１０００℃、３０分程度のアニール処理を行い、Ｖ
−ＮＰＮ形成予定領域のＰ型ベース領域５０及びＮ型コ
レクタ領域４９表面にそれぞれＮ+ 型エミッタ領域５２
及びＮ+ 型コレクタコンタクト領域５３を形成すると共
に、Ｖ−ＰＮＰ形成予定領域のＮ型ベース領域５１及び
Ｐ型コレクタ領域４８表面にそれぞれＰ+ 型エミッタ領
域５４及びＰ+ 型コレクタコンタクト領域５５を形成す
る。
【０１０２】図１５参照：例えば写真食刻法とＲＩＥ法
を用いて、Ｖ−ＮＰＮ形成予定領域の周囲のシリコン酸
化膜４７、Ｎ型コレクタ領域４９、及びＮ+ 型コレクタ
埋め込み層４５、並びにＶ−ＰＮＰ形成予定領域の周囲
のシリコン酸化膜４７、Ｐ型コレクタ領域４８、及びＰ
+ 型コレクタ埋め込み層４６を選択的にエッチングし、
埋め込み酸化膜４３に達する素子分離用のトレンチ溝５
６を開口して、Ｖ−ＮＰＮトランジスタ形成予定領域と
Ｖ−ＰＮＰトランジスタ形成予定領域とを分離する。な
お、このとき、Ｖ−ＮＰＮトランジスタ形成予定領域の
Ｎ+ 型コレクタコンタクト領域５３側面とＶ−ＰＮＰト
ランジスタ形成予定領域のＰ+ 型コレクタコンタクト領
域５５側面がそれぞれトレンチ溝５６内に露出するよう
にする。
を用いて、Ｖ−ＮＰＮ形成予定領域の周囲のシリコン酸
化膜４７、Ｎ型コレクタ領域４９、及びＮ+ 型コレクタ
埋め込み層４５、並びにＶ−ＰＮＰ形成予定領域の周囲
のシリコン酸化膜４７、Ｐ型コレクタ領域４８、及びＰ
+ 型コレクタ埋め込み層４６を選択的にエッチングし、
埋め込み酸化膜４３に達する素子分離用のトレンチ溝５
６を開口して、Ｖ−ＮＰＮトランジスタ形成予定領域と
Ｖ−ＰＮＰトランジスタ形成予定領域とを分離する。な
お、このとき、Ｖ−ＮＰＮトランジスタ形成予定領域の
Ｎ+ 型コレクタコンタクト領域５３側面とＶ−ＰＮＰト
ランジスタ形成予定領域のＰ+ 型コレクタコンタクト領
域５５側面がそれぞれトレンチ溝５６内に露出するよう
にする。
【０１０３】図１６参照：例えばＣＶＤ法を用いて、ト
レンチ溝５６を埋め込むのに十分な膜厚をもち、Ｐ型不
純物を高濃度に含有している酸化膜、例えばＢを３Ｗｔ
％程度含有しているＢＳＧ膜５７を基体全面に堆積し
て、トレンチ溝５６内にＢＳＧ膜５７を充填する。続い
て、ＢＳＧ膜５７上に例えばＳＯＧ（Spin on Glass ）
膜（図示せず）をコーテイングした後、例えばＲＩＥ法
を用いて、ＳＯＧ膜及びＢＳＧ膜５７をシリコン酸化膜
４７が露出するまでエッチバックし、表面を平滑化す
る。続いて、例えば写真食刻法とフッ酸溶液によるエッ
チング法を用いて、Ｖ−ＮＰＮトランジスタ形成予定領
域周辺のトレンチ溝５６内のＢＳＧ膜５７をエッチング
除去して、Ｖ−ＰＮＰトランジスタ形成予定領域周辺の
トレンチ溝５６内にのみＢＳＧ膜５７を残存させる。即
ち、Ｖ−ＰＮＰトランジスタ形成予定領域周辺のトレン
チ溝５６内にのみＢＳＧ膜５７を充填する。
レンチ溝５６を埋め込むのに十分な膜厚をもち、Ｐ型不
純物を高濃度に含有している酸化膜、例えばＢを３Ｗｔ
％程度含有しているＢＳＧ膜５７を基体全面に堆積し
て、トレンチ溝５６内にＢＳＧ膜５７を充填する。続い
て、ＢＳＧ膜５７上に例えばＳＯＧ（Spin on Glass ）
膜（図示せず）をコーテイングした後、例えばＲＩＥ法
を用いて、ＳＯＧ膜及びＢＳＧ膜５７をシリコン酸化膜
４７が露出するまでエッチバックし、表面を平滑化す
る。続いて、例えば写真食刻法とフッ酸溶液によるエッ
チング法を用いて、Ｖ−ＮＰＮトランジスタ形成予定領
域周辺のトレンチ溝５６内のＢＳＧ膜５７をエッチング
除去して、Ｖ−ＰＮＰトランジスタ形成予定領域周辺の
トレンチ溝５６内にのみＢＳＧ膜５７を残存させる。即
ち、Ｖ−ＰＮＰトランジスタ形成予定領域周辺のトレン
チ溝５６内にのみＢＳＧ膜５７を充填する。
【０１０４】図１７参照：例えばＣＶＤ法を用いて、ト
レンチ溝５６を埋め込むのに十分な膜厚をもち、Ｎ型不
純物を高濃度に含有している酸化膜、例えばＡｓを２０
Ｗｔ％程度含有しているＡＳＳＧ膜５８を基体全面に堆
積する。このようにして、Ｖ−ＮＰＮトランジスタ形成
予定領域周辺のトレンチ溝５６内にＡＳＳＧ膜５８を充
填する。
レンチ溝５６を埋め込むのに十分な膜厚をもち、Ｎ型不
純物を高濃度に含有している酸化膜、例えばＡｓを２０
Ｗｔ％程度含有しているＡＳＳＧ膜５８を基体全面に堆
積する。このようにして、Ｖ−ＮＰＮトランジスタ形成
予定領域周辺のトレンチ溝５６内にＡＳＳＧ膜５８を充
填する。
【０１０５】続いて、例えば不活性雰囲気中において、
温度９００℃、３０分程度のアニール処理を行い、ＡＳ
ＳＧ膜５８をリフローしてその表面を平坦化する。そし
て、このときの熱処理により、Ｖ−ＮＰＮトランジスタ
形成予定領域周辺のトレンチ溝５６内のＡＳＳＧ膜５８
に含有されているＡｓを、ＡＳＳＧ膜５８から隣接する
Ｖ−ＮＰＮトランジスタ形成予定領域のＮ型コレクタ領
域４９に拡散する。また、Ｖ−ＰＮＰトランジスタ形成
予定領域周辺のトレンチ溝５６内のＢＳＧ膜５７に含有
されているＢを、ＢＳＧ膜５７から隣接するＶ−ＰＮＰ
トランジスタ形成予定領域のＰ型コレクタ領域４８に拡
散する。
温度９００℃、３０分程度のアニール処理を行い、ＡＳ
ＳＧ膜５８をリフローしてその表面を平坦化する。そし
て、このときの熱処理により、Ｖ−ＮＰＮトランジスタ
形成予定領域周辺のトレンチ溝５６内のＡＳＳＧ膜５８
に含有されているＡｓを、ＡＳＳＧ膜５８から隣接する
Ｖ−ＮＰＮトランジスタ形成予定領域のＮ型コレクタ領
域４９に拡散する。また、Ｖ−ＰＮＰトランジスタ形成
予定領域周辺のトレンチ溝５６内のＢＳＧ膜５７に含有
されているＢを、ＢＳＧ膜５７から隣接するＶ−ＰＮＰ
トランジスタ形成予定領域のＰ型コレクタ領域４８に拡
散する。
【０１０６】このようにして、Ｖ−ＮＰＮトランジスタ
形成予定領域のＮ+ 型コレクタ埋め込み層４５とＮ+ 型
コレクタコンタクト領域５３とを接続するＮ+ 型コレク
タプラグ層５９を形成すると共に、Ｖ−ＰＮＰトランジ
スタ形成予定領域のＰ+ 型コレクタ埋め込み層４６とＰ
+ 型コレクタコンタクト領域５５とを接続するＰ+ 型コ
レクタプラグ層６０を形成する。
形成予定領域のＮ+ 型コレクタ埋め込み層４５とＮ+ 型
コレクタコンタクト領域５３とを接続するＮ+ 型コレク
タプラグ層５９を形成すると共に、Ｖ−ＰＮＰトランジ
スタ形成予定領域のＰ+ 型コレクタ埋め込み層４６とＰ
+ 型コレクタコンタクト領域５５とを接続するＰ+ 型コ
レクタプラグ層６０を形成する。
【０１０７】図１８参照：例えば写真食刻法とＲＩＥ法
を用いて、ＡＳＳＧ膜５８及びシリコン酸化膜４７を選
択的にエッチングし、Ｖ−ＮＰＮトランジスタ形成予定
領域のＮ+ 型エミッタ領域５２、Ｐ型ベース領域５０、
及びＮ+ 型コレクタコンタクト領域５３をそれぞれ露出
させる電極窓６１Ｅ、６１Ｂ、６１Ｃと、Ｖ−ＰＮＰト
ランジスタ形成予定領域のＰ+ 型エミッタ領域５４、Ｎ
型ベース領域５１、及びＰ+ 型コレクタコンタクト領域
５５をそれぞれ露出させる電極窓６２Ｅ、６２Ｂ、６２
Ｃを開口する。
を用いて、ＡＳＳＧ膜５８及びシリコン酸化膜４７を選
択的にエッチングし、Ｖ−ＮＰＮトランジスタ形成予定
領域のＮ+ 型エミッタ領域５２、Ｐ型ベース領域５０、
及びＮ+ 型コレクタコンタクト領域５３をそれぞれ露出
させる電極窓６１Ｅ、６１Ｂ、６１Ｃと、Ｖ−ＰＮＰト
ランジスタ形成予定領域のＰ+ 型エミッタ領域５４、Ｎ
型ベース領域５１、及びＰ+ 型コレクタコンタクト領域
５５をそれぞれ露出させる電極窓６２Ｅ、６２Ｂ、６２
Ｃを開口する。
【０１０８】図１９参照：例えばスパッタ法を用いて、
Ａｌ膜を基体全面に堆積した後、例えば写真食刻法とＲ
ＩＥ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓６１Ｅ、６１Ｂ、６１Ｃを介してＶ−ＮＰＮ
トランジスタ形成予定領域のＮ+ 型エミッタ領域５２、
Ｐ型ベース領域５０、及びＮ+ 型コレクタコンタクト領
域５３にそれぞれ接続するエミッタ電極６３Ｅ、ベース
電極６３Ｂ、コレクタ電極６３Ｃ、及びこれらの電極に
接続する配線層（図示せず）を形成すると共に、電極窓
６２Ｅ、６２Ｂ、６２Ｃを介してＶ−ＰＮＰトランジス
タ形成予定領域のＰ+ 型エミッタ領域５４、Ｎ型ベース
領域５１、及びＰ+ 型コレクタコンタクト領域５５にそ
れぞれ接続するエミッタ電極６４Ｅ、ベース電極６４
Ｂ、コレクタ電極６４Ｃ、及びこれらの電極に接続する
配線層（図示せず）を形成する。このとき、図示はしな
いが、高耐圧Ｖ−ＮＰＮトランジスタ６５のエミッタ電
極６３Ｅ、ベース電極６３Ｂ、及びコレクタ電極６３
Ｃ、並びにＶ−ＰＮＰトランジスタ６６のエミッタ電極
６４Ｅ、ベース電極６４Ｂ、及びコレクタ電極６４Ｃは
配線層（図示せず）によって接続され、所定の回路構成
により相補型バイポーラトランジスタが形成される。
Ａｌ膜を基体全面に堆積した後、例えば写真食刻法とＲ
ＩＥ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓６１Ｅ、６１Ｂ、６１Ｃを介してＶ−ＮＰＮ
トランジスタ形成予定領域のＮ+ 型エミッタ領域５２、
Ｐ型ベース領域５０、及びＮ+ 型コレクタコンタクト領
域５３にそれぞれ接続するエミッタ電極６３Ｅ、ベース
電極６３Ｂ、コレクタ電極６３Ｃ、及びこれらの電極に
接続する配線層（図示せず）を形成すると共に、電極窓
６２Ｅ、６２Ｂ、６２Ｃを介してＶ−ＰＮＰトランジス
タ形成予定領域のＰ+ 型エミッタ領域５４、Ｎ型ベース
領域５１、及びＰ+ 型コレクタコンタクト領域５５にそ
れぞれ接続するエミッタ電極６４Ｅ、ベース電極６４
Ｂ、コレクタ電極６４Ｃ、及びこれらの電極に接続する
配線層（図示せず）を形成する。このとき、図示はしな
いが、高耐圧Ｖ−ＮＰＮトランジスタ６５のエミッタ電
極６３Ｅ、ベース電極６３Ｂ、及びコレクタ電極６３
Ｃ、並びにＶ−ＰＮＰトランジスタ６６のエミッタ電極
６４Ｅ、ベース電極６４Ｂ、及びコレクタ電極６４Ｃは
配線層（図示せず）によって接続され、所定の回路構成
により相補型バイポーラトランジスタが形成される。
【０１０９】このようにして、上記図９に示される互い
に隣接する高耐圧Ｖ−ＮＰＮトランジスタ６５と高耐圧
Ｖ−ＰＮＰトランジスタ６６とから構成される相補型バ
イポーラトランジスタを作製する。
に隣接する高耐圧Ｖ−ＮＰＮトランジスタ６５と高耐圧
Ｖ−ＰＮＰトランジスタ６６とから構成される相補型バ
イポーラトランジスタを作製する。
【０１１０】以上のように本実施形態に係る相補型バイ
ポーラトランジスタによれば、ＳＯＩ基板を用いた誘電
体分離構造の高耐圧Ｖ−ＮＰＮトランジスタ６５におい
て、その高耐圧特性を確保するためにＮ型コレクタ領域
４９の比抵抗を１０Ωｃｍ程度にし、厚さを１５μｍ程
度に十分に厚くした場合であっても、このＮ型コレクタ
領域４９にＮ+ 型コレクタプラグ層５９が形成され、こ
のＮ+ 型コレクタプラグ層５９によってＮ型コレクタ領
域４９底部のＮ+ 型コレクタ埋め込み層４５とＮ型コレ
クタ領域４９表面のＮ+ 型コレクタコンタクト領域５３
とが接続されていることにより、コレクタ抵抗が低抵抗
化されるため、高耐圧Ｖ−ＮＰＮトランジスタ６５の高
速化を達成することができる。
ポーラトランジスタによれば、ＳＯＩ基板を用いた誘電
体分離構造の高耐圧Ｖ−ＮＰＮトランジスタ６５におい
て、その高耐圧特性を確保するためにＮ型コレクタ領域
４９の比抵抗を１０Ωｃｍ程度にし、厚さを１５μｍ程
度に十分に厚くした場合であっても、このＮ型コレクタ
領域４９にＮ+ 型コレクタプラグ層５９が形成され、こ
のＮ+ 型コレクタプラグ層５９によってＮ型コレクタ領
域４９底部のＮ+ 型コレクタ埋め込み層４５とＮ型コレ
クタ領域４９表面のＮ+ 型コレクタコンタクト領域５３
とが接続されていることにより、コレクタ抵抗が低抵抗
化されるため、高耐圧Ｖ−ＮＰＮトランジスタ６５の高
速化を達成することができる。
【０１１１】また同様に、ＳＯＩ基板を用いた誘電体分
離構造の高耐圧Ｖ−ＰＮＰトランジスタ６６において、
その高耐圧特性を確保するためにＰ型コレクタ領域４８
の厚さを１５μｍ程度に十分に厚くした場合であって
も、このＰ型コレクタ領域４８にＰ+ 型コレクタプラグ
層６０が形成され、このＰ+ 型コレクタプラグ層６０に
よってＰ型コレクタ領域４８底部のＰ+ 型コレクタ埋め
込み層４６とＰ型コレクタ領域４８表面のＰ+ 型コレク
タコンタクト領域５５とが接続されていることにより、
コレクタ抵抗が低抵抗化されるため、高耐圧Ｌ−ＰＮＰ
トランジスタ６６の高速化を達成することができる。従
って、共に高速化された高耐圧Ｖ−ＮＰＮトランジスタ
６５と高耐圧Ｖ−ＰＮＰトランジスタ６６とから構成さ
れる相補型バイポーラトランジスタ、即ち高耐圧化と高
速化を両立させることが可能な相補型バイポーラトラン
ジスタを実現することができる。
離構造の高耐圧Ｖ−ＰＮＰトランジスタ６６において、
その高耐圧特性を確保するためにＰ型コレクタ領域４８
の厚さを１５μｍ程度に十分に厚くした場合であって
も、このＰ型コレクタ領域４８にＰ+ 型コレクタプラグ
層６０が形成され、このＰ+ 型コレクタプラグ層６０に
よってＰ型コレクタ領域４８底部のＰ+ 型コレクタ埋め
込み層４６とＰ型コレクタ領域４８表面のＰ+ 型コレク
タコンタクト領域５５とが接続されていることにより、
コレクタ抵抗が低抵抗化されるため、高耐圧Ｌ−ＰＮＰ
トランジスタ６６の高速化を達成することができる。従
って、共に高速化された高耐圧Ｖ−ＮＰＮトランジスタ
６５と高耐圧Ｖ−ＰＮＰトランジスタ６６とから構成さ
れる相補型バイポーラトランジスタ、即ち高耐圧化と高
速化を両立させることが可能な相補型バイポーラトラン
ジスタを実現することができる。
【０１１２】また、本実施形態に係る高耐圧Ｖ−ＮＰＮ
トランジスタ６５と高耐圧Ｖ−ＰＮＰトランジスタ６６
とから構成される相補型バイポーラトランジスタの製造
方法によれば、Ｎ型シリコン基板４２上に埋め込み用シ
リコン酸化膜４３を形成した後、このＮ型シリコン基板
４２の埋め込み用シリコン酸化膜４３と支持基板４１と
を貼り合わせ、Ｎ型シリコン基板４２をその露出してい
る裏面から研磨してＮ型活性層４４を形成することによ
り、支持基板４１上に埋め込み用シリコン酸化膜４３を
介してＮ型活性層５５が形成されている貼り合わせＳＯ
Ｉ基板を容易に形成することができる。
トランジスタ６５と高耐圧Ｖ−ＰＮＰトランジスタ６６
とから構成される相補型バイポーラトランジスタの製造
方法によれば、Ｎ型シリコン基板４２上に埋め込み用シ
リコン酸化膜４３を形成した後、このＮ型シリコン基板
４２の埋め込み用シリコン酸化膜４３と支持基板４１と
を貼り合わせ、Ｎ型シリコン基板４２をその露出してい
る裏面から研磨してＮ型活性層４４を形成することによ
り、支持基板４１上に埋め込み用シリコン酸化膜４３を
介してＮ型活性層５５が形成されている貼り合わせＳＯ
Ｉ基板を容易に形成することができる。
【０１１３】また、Ｖ−ＮＰＮトランジスタ形成予定領
域のＮ型コレクタ領域４９表面にＰ型ベース領域５０及
びＮ+ 型エミッタ領域５２を形成すると共に、Ｖ−ＰＮ
Ｐトランジスタ形成予定領域のＰ型コレクタ領域４８表
面にＮ型ベース領域５１及びＰ+ 型エミッタ領域５４を
形成した後、Ｖ−ＮＰＮ形成予定領域の周囲のＮ型コレ
クタ領域４９及びＮ+ 型コレクタ埋め込み層４５等並び
にＶ−ＰＮＰ形成予定領域の周囲のＰ型コレクタ領域４
８及びＰ+ 型コレクタ埋め込み層４６等を選択的にエッ
チングして埋め込み酸化膜４３に達する素子分離用のト
レンチ溝５６を開口し、Ｖ−ＰＮＰトランジスタ形成予
定領域周辺のトレンチ溝５６内にＢＳＧ膜５７を充填す
ると共に、Ｖ−ＮＰＮトランジスタ形成予定領域周辺の
トレンチ溝５６内にＡＳＳＧ膜５８を充填することによ
り、これらのトレンチ溝５６内に充填されたＢＳＧ膜５
７及びＡＳＳＧ膜５８によってＶ−ＮＰＮトランジスタ
形成予定領域とＶ−ＰＮＰトランジスタ形成予定領域と
が分離される、誘電体分離構造を容易に形成することが
できる。
域のＮ型コレクタ領域４９表面にＰ型ベース領域５０及
びＮ+ 型エミッタ領域５２を形成すると共に、Ｖ−ＰＮ
Ｐトランジスタ形成予定領域のＰ型コレクタ領域４８表
面にＮ型ベース領域５１及びＰ+ 型エミッタ領域５４を
形成した後、Ｖ−ＮＰＮ形成予定領域の周囲のＮ型コレ
クタ領域４９及びＮ+ 型コレクタ埋め込み層４５等並び
にＶ−ＰＮＰ形成予定領域の周囲のＰ型コレクタ領域４
８及びＰ+ 型コレクタ埋め込み層４６等を選択的にエッ
チングして埋め込み酸化膜４３に達する素子分離用のト
レンチ溝５６を開口し、Ｖ−ＰＮＰトランジスタ形成予
定領域周辺のトレンチ溝５６内にＢＳＧ膜５７を充填す
ると共に、Ｖ−ＮＰＮトランジスタ形成予定領域周辺の
トレンチ溝５６内にＡＳＳＧ膜５８を充填することによ
り、これらのトレンチ溝５６内に充填されたＢＳＧ膜５
７及びＡＳＳＧ膜５８によってＶ−ＮＰＮトランジスタ
形成予定領域とＶ−ＰＮＰトランジスタ形成予定領域と
が分離される、誘電体分離構造を容易に形成することが
できる。
【０１１４】また、Ｖ−ＮＰＮトランジスタ形成予定領
域のＮ+ 型エミッタ領域５２を形成する際に、同時にＮ
+ 型コレクタコンタクト領域５３を形成すると共に、Ｖ
−ＰＮＰトランジスタ形成予定領域のＰ+ 型エミッタ領
域５４を形成する際に、同時にＰ+ 型コレクタコンタク
ト領域５５を形成することにより、これらＮ+ 型コレク
タコンタクト領域５３及びＰ+ 型コレクタコンタクト領
域５５を工程数を増加させることなく形成し、これらの
横断面積をその後に形成するＮ+ 型コレクタプラグ層５
９やＰ+ 型コレクタプラグ層６０の横断面積とは独立に
所望の大きさにすることが可能になるため、コストの増
加を招くことなく、Ｎ+ 型コレクタコンタクト領域５３
とこの上に形成するコレクタ電極６３Ｃとを良好にオー
ミック接続して、高耐圧Ｖ−ＮＰＮトランジスタ６５の
コレクタ抵抗の低抵抗化に寄与することができると共
に、Ｐ+ 型コレクタプラグ層６０とこの上に形成するコ
レクタ電極６４Ｃとを良好にオーミック接続して、高耐
圧Ｖ−ＰＮＰトランジスタ６６のベース抵抗の低抵抗化
に寄与することができる。
域のＮ+ 型エミッタ領域５２を形成する際に、同時にＮ
+ 型コレクタコンタクト領域５３を形成すると共に、Ｖ
−ＰＮＰトランジスタ形成予定領域のＰ+ 型エミッタ領
域５４を形成する際に、同時にＰ+ 型コレクタコンタク
ト領域５５を形成することにより、これらＮ+ 型コレク
タコンタクト領域５３及びＰ+ 型コレクタコンタクト領
域５５を工程数を増加させることなく形成し、これらの
横断面積をその後に形成するＮ+ 型コレクタプラグ層５
９やＰ+ 型コレクタプラグ層６０の横断面積とは独立に
所望の大きさにすることが可能になるため、コストの増
加を招くことなく、Ｎ+ 型コレクタコンタクト領域５３
とこの上に形成するコレクタ電極６３Ｃとを良好にオー
ミック接続して、高耐圧Ｖ−ＮＰＮトランジスタ６５の
コレクタ抵抗の低抵抗化に寄与することができると共
に、Ｐ+ 型コレクタプラグ層６０とこの上に形成するコ
レクタ電極６４Ｃとを良好にオーミック接続して、高耐
圧Ｖ−ＰＮＰトランジスタ６６のベース抵抗の低抵抗化
に寄与することができる。
【０１１５】また、Ｖ−ＰＮＰトランジスタ形成予定領
域周辺のトレンチ溝５６内に充填されたＢＳＧ膜５７に
含有されているＢを隣接するＮ型コレクタ領域４９に拡
散し、Ｖ−ＮＰＮトランジスタ形成予定領域のＮ+ 型コ
レクタ埋め込み層４５とＮ+型コレクタコンタクト領域
５３とを接続するＮ+ 型コレクタプラグ層５９を形成す
ると共に、Ｖ−ＮＰＮトランジスタ形成予定領域周辺の
トレンチ溝５６内に充填されたＡＳＳＧ膜５８に含有さ
れているＡｓを隣接するＰ型コレクタ領域４８に拡散
し、Ｖ−ＮＰＮトランジスタ形成予定領域のＰ+ 型コレ
クタ埋め込み層４６とＰ+ 型コレクタコンタクト領域５
５とを接続するＰ+ 型コレクタプラグ層６０を形成する
ことにより、Ｎ型コレクタ領域４９及びＰ型コレクタ領
域４８の厚さが１５μｍ程度と十分に厚くても、従来の
表面からの不純物拡散法を用いる場合のように高濃度不
純物の高温長時間の拡散を必要とすることなく、また、
不純物イオン注入法を用いる場合のように高濃度不純物
イオンの高エネルギー注入による結晶欠陥を発生させる
ことなく、高耐圧Ｖ−ＮＰＮトランジスタ６５と高耐圧
Ｖ−ＰＮＰトランジスタ６６のコレクタ抵抗を低抵抗化
するためのＮ+ 型コレクタプラグ層５９とＰ+ 型コレク
タプラグ層６０を容易に形成することが可能になる。従
って、高耐圧Ｖ−ＮＰＮトランジスタ６５及び高耐圧Ｖ
−ＰＮＰトランジスタ６６の高速化を達成することがで
き、これら両トランジスタから構成され、高耐圧化と高
速化を両立させることが可能な相補型バイポーラトラン
ジスタを容易に作製することができる。
域周辺のトレンチ溝５６内に充填されたＢＳＧ膜５７に
含有されているＢを隣接するＮ型コレクタ領域４９に拡
散し、Ｖ−ＮＰＮトランジスタ形成予定領域のＮ+ 型コ
レクタ埋め込み層４５とＮ+型コレクタコンタクト領域
５３とを接続するＮ+ 型コレクタプラグ層５９を形成す
ると共に、Ｖ−ＮＰＮトランジスタ形成予定領域周辺の
トレンチ溝５６内に充填されたＡＳＳＧ膜５８に含有さ
れているＡｓを隣接するＰ型コレクタ領域４８に拡散
し、Ｖ−ＮＰＮトランジスタ形成予定領域のＰ+ 型コレ
クタ埋め込み層４６とＰ+ 型コレクタコンタクト領域５
５とを接続するＰ+ 型コレクタプラグ層６０を形成する
ことにより、Ｎ型コレクタ領域４９及びＰ型コレクタ領
域４８の厚さが１５μｍ程度と十分に厚くても、従来の
表面からの不純物拡散法を用いる場合のように高濃度不
純物の高温長時間の拡散を必要とすることなく、また、
不純物イオン注入法を用いる場合のように高濃度不純物
イオンの高エネルギー注入による結晶欠陥を発生させる
ことなく、高耐圧Ｖ−ＮＰＮトランジスタ６５と高耐圧
Ｖ−ＰＮＰトランジスタ６６のコレクタ抵抗を低抵抗化
するためのＮ+ 型コレクタプラグ層５９とＰ+ 型コレク
タプラグ層６０を容易に形成することが可能になる。従
って、高耐圧Ｖ−ＮＰＮトランジスタ６５及び高耐圧Ｖ
−ＰＮＰトランジスタ６６の高速化を達成することがで
き、これら両トランジスタから構成され、高耐圧化と高
速化を両立させることが可能な相補型バイポーラトラン
ジスタを容易に作製することができる。
【０１１６】（第３の実施形態）図２０は本発明の第３
の実施形態に係る高耐圧縦型絶縁ゲート型電界効果トラ
ンジスタとしての高耐圧ＶＤ−ＭＯＳトランジスタを示
す概略断面図、図２１〜図２７はそれぞれ図２０に示す
高耐圧縦型絶縁ゲート型電界効果トランジスタの製造方
法を説明するための工程要所における要部切断側面図で
ある。
の実施形態に係る高耐圧縦型絶縁ゲート型電界効果トラ
ンジスタとしての高耐圧ＶＤ−ＭＯＳトランジスタを示
す概略断面図、図２１〜図２７はそれぞれ図２０に示す
高耐圧縦型絶縁ゲート型電界効果トランジスタの製造方
法を説明するための工程要所における要部切断側面図で
ある。
【０１１７】図２０に示されるように、例えばシリコン
基板からなる支持基板７１上に、例えば厚さ２μｍ程度
の埋め込み用シリコン酸化膜７２を介して、高耐圧縦型
絶縁ゲート型電界効果トランジスタ８６が形成されてい
る。即ち、この高耐圧ＶＤ−ＭＯＳトランジスタ８６
は、ＳＯＩ構造となっている。
基板からなる支持基板７１上に、例えば厚さ２μｍ程度
の埋め込み用シリコン酸化膜７２を介して、高耐圧縦型
絶縁ゲート型電界効果トランジスタ８６が形成されてい
る。即ち、この高耐圧ＶＤ−ＭＯＳトランジスタ８６
は、ＳＯＩ構造となっている。
【０１１８】また、この高耐圧ＶＤ−ＭＯＳトランジス
タ８６の周囲には、埋め込み酸化膜７２に達する素子分
離用のトレンチ溝が開口され、このトレンチ溝内にＮ型
不純物としてのＡｓが例えば２０Ｗｔ％程度に含有され
ているＡＳＳＧ膜８２が充填されている。このようにし
て、高耐圧ＶＤ−ＭＯＳトランジスタ８６は、その周囲
に開口されたトレンチ溝内に充填されているＡＳＳＧ膜
８２によって素子分離されている。即ち、この高耐圧Ｖ
Ｄ−ＭＯＳトランジスタ８６は、誘電体分離構造となっ
ている。
タ８６の周囲には、埋め込み酸化膜７２に達する素子分
離用のトレンチ溝が開口され、このトレンチ溝内にＮ型
不純物としてのＡｓが例えば２０Ｗｔ％程度に含有され
ているＡＳＳＧ膜８２が充填されている。このようにし
て、高耐圧ＶＤ−ＭＯＳトランジスタ８６は、その周囲
に開口されたトレンチ溝内に充填されているＡＳＳＧ膜
８２によって素子分離されている。即ち、この高耐圧Ｖ
Ｄ−ＭＯＳトランジスタ８６は、誘電体分離構造となっ
ている。
【０１１９】また、この高耐圧ＶＤ−ＭＯＳトランジス
タ８６においては、埋め込み酸化膜７２上に、例えばＮ
型不純物としてのＳｂが１×１０20／ｃｍ3 程度の高濃
度にドープされたＮ+ 型ドレイン埋め込み層７３が形成
されている。また、このＮ+型ドレイン埋め込み層７３
上には、例えば比抵抗１０Ωｃｍ程度、厚さ１５μｍ程
度のＮ型活性層７４が形成されている。
タ８６においては、埋め込み酸化膜７２上に、例えばＮ
型不純物としてのＳｂが１×１０20／ｃｍ3 程度の高濃
度にドープされたＮ+ 型ドレイン埋め込み層７３が形成
されている。また、このＮ+型ドレイン埋め込み層７３
上には、例えば比抵抗１０Ωｃｍ程度、厚さ１５μｍ程
度のＮ型活性層７４が形成されている。
【０１２０】また、このＮ型活性層７４表面には、例え
ばＰ型不純物としてのＢが添加されたＰ型ボディ領域７
７がリング状に形成されている。また、このＰ型ボディ
領域７７表面には、例えばＡｓが高濃度に添加されたＮ
+ 型ソース領域７８がリング状に形成されている。ま
た、このＰ型ボディ領域７７表面には、例えばＢが高濃
度に添加されたＰ+ 型ボディコンタクト領域８０がＮ+
型ソース領域７８の外側に隣接してリング状に形成され
ている。更に、Ｎ型活性層７４表面には、例えばＡｓが
高濃度に添加されたＮ+ 型ドレインコンタクト領域７９
がリング状に形成されている。
ばＰ型不純物としてのＢが添加されたＰ型ボディ領域７
７がリング状に形成されている。また、このＰ型ボディ
領域７７表面には、例えばＡｓが高濃度に添加されたＮ
+ 型ソース領域７８がリング状に形成されている。ま
た、このＰ型ボディ領域７７表面には、例えばＢが高濃
度に添加されたＰ+ 型ボディコンタクト領域８０がＮ+
型ソース領域７８の外側に隣接してリング状に形成され
ている。更に、Ｎ型活性層７４表面には、例えばＡｓが
高濃度に添加されたＮ+ 型ドレインコンタクト領域７９
がリング状に形成されている。
【０１２１】そして、素子分離用のトレンチ溝内に充填
されたＡＳＳＧ膜８２に隣接して、Ｎ+ 型ドレインプラ
グ層８３が形成され、このＮ+ 型ドレインプラグ層８３
によってＮ+ 型ドレイン埋め込み層７３とＮ+ 型ドレイ
ンコンタクト領域７９とが接続されている点に本実施形
態の特徴がある。
されたＡＳＳＧ膜８２に隣接して、Ｎ+ 型ドレインプラ
グ層８３が形成され、このＮ+ 型ドレインプラグ層８３
によってＮ+ 型ドレイン埋め込み層７３とＮ+ 型ドレイ
ンコンタクト領域７９とが接続されている点に本実施形
態の特徴がある。
【０１２２】また、Ｎ型活性層７４、Ｐ型ボディ領域７
７、Ｎ+ 型ソース領域７８、Ｐ+ 型ボディコンタクト領
域８０、及びＮ+ 型ドレインコンタクト領域７９上に
は、例えば厚さ５０ｎｍ程度のシリコン酸化膜７５が形
成されている。また、リング状のＮ+ 型ソース領域７８
に囲まれたＰ型ボディ領域７７及びＮ型活性層７４上に
は、シリコン酸化膜７５を介して、多結晶シリコン層か
らなるゲート電極７６が形成されている。なお、このゲ
ート電極７６には例えばＡｓが添加されて、低抵抗化さ
れている。
７、Ｎ+ 型ソース領域７８、Ｐ+ 型ボディコンタクト領
域８０、及びＮ+ 型ドレインコンタクト領域７９上に
は、例えば厚さ５０ｎｍ程度のシリコン酸化膜７５が形
成されている。また、リング状のＮ+ 型ソース領域７８
に囲まれたＰ型ボディ領域７７及びＮ型活性層７４上に
は、シリコン酸化膜７５を介して、多結晶シリコン層か
らなるゲート電極７６が形成されている。なお、このゲ
ート電極７６には例えばＡｓが添加されて、低抵抗化さ
れている。
【０１２３】また、シリコン酸化膜７５及びゲート電極
７６上には、素子分離用のトレンチ溝内に充填されてい
るものと同じＡＳＳＧ膜８２が形成されている。そし
て、これらＡＳＳＧ膜８２及びシリコン酸化膜７５に開
口された電極窓を介して、隣接するＮ+ 型ソース領域７
８及びＰ+ 型ボディコンタクト領域８０に接続するＡｌ
膜からなるソース電極８５Ｓ、並びにＮ+ 型ドレインコ
ンタクト領域７９に接続するＡｌ膜からなるドレイン電
極８５Ｄが形成されている。
７６上には、素子分離用のトレンチ溝内に充填されてい
るものと同じＡＳＳＧ膜８２が形成されている。そし
て、これらＡＳＳＧ膜８２及びシリコン酸化膜７５に開
口された電極窓を介して、隣接するＮ+ 型ソース領域７
８及びＰ+ 型ボディコンタクト領域８０に接続するＡｌ
膜からなるソース電極８５Ｓ、並びにＮ+ 型ドレインコ
ンタクト領域７９に接続するＡｌ膜からなるドレイン電
極８５Ｄが形成されている。
【０１２４】次に、図２０に示す高耐圧ＶＤ−ＭＯＳト
ランジスタの製造方法を、図２１〜図２７を用いて説明
する。
ランジスタの製造方法を、図２１〜図２７を用いて説明
する。
【０１２５】図２１参照：上記第１の実施形態の図２及
び図３に示される工程と同様に、先ず、シリコン基板か
らなる支持基板７１上に、例えば熱酸化法を用いて、厚
さ２μｍ程度の埋め込み用シリコン酸化膜７２を形成す
る。また、比抵抗１０Ωｃｍ程度のＮ型シリコン基板表
面に、例えばＳｂを１×１０20／ｃｍ3 程度の高濃度に
ドープしてＮ+ 型ドレイン埋め込み層７３を形成する。
このＮ+ 型ドレイン埋め込み層７３の形成は、従来の技
術を用いて、例えばＳｂ2 Ｏ3 を昇華させた温度１２０
０℃の酸化性雰囲気中にｌ時間程度Ｎ型シリコン基板を
晒すことにより行う。なお、このとき、Ｎ+ 型ドレイン
埋め込み層７３上には、厚さ２００ｎｍ程度のＳｂを含
有するシリコン酸化膜（図示せず）が形成される。
び図３に示される工程と同様に、先ず、シリコン基板か
らなる支持基板７１上に、例えば熱酸化法を用いて、厚
さ２μｍ程度の埋め込み用シリコン酸化膜７２を形成す
る。また、比抵抗１０Ωｃｍ程度のＮ型シリコン基板表
面に、例えばＳｂを１×１０20／ｃｍ3 程度の高濃度に
ドープしてＮ+ 型ドレイン埋め込み層７３を形成する。
このＮ+ 型ドレイン埋め込み層７３の形成は、従来の技
術を用いて、例えばＳｂ2 Ｏ3 を昇華させた温度１２０
０℃の酸化性雰囲気中にｌ時間程度Ｎ型シリコン基板を
晒すことにより行う。なお、このとき、Ｎ+ 型ドレイン
埋め込み層７３上には、厚さ２００ｎｍ程度のＳｂを含
有するシリコン酸化膜（図示せず）が形成される。
【０１２６】続いて、支持基板７１の埋め込み用シリコ
ン酸化膜７２とＮ型シリコン基板表面のＮ+ 型ドレイン
埋め込み層７３とを室温において貼り合わせ、例えば酸
素雰囲気中において、温度１１００℃、２時間程度のア
ニール処理を行い、貼り合わせ強度を高める。その後、
例えば機械研摩法及びＣＭＰ法を用いて、Ｎ型シリコン
基板をその露出している裏面から研磨して、所望の厚
さ、例えば１５μｍ程度の厚さのＮ型活性層７４を形成
する。このようにして、支持基板７１上に、埋め込み用
シリコン酸化膜７２を介してＮ+ 型ドレイン埋め込み層
７３及びＮ型活性層７４が順に積層している、貼り合わ
せＳＯＩ基板を形成する。
ン酸化膜７２とＮ型シリコン基板表面のＮ+ 型ドレイン
埋め込み層７３とを室温において貼り合わせ、例えば酸
素雰囲気中において、温度１１００℃、２時間程度のア
ニール処理を行い、貼り合わせ強度を高める。その後、
例えば機械研摩法及びＣＭＰ法を用いて、Ｎ型シリコン
基板をその露出している裏面から研磨して、所望の厚
さ、例えば１５μｍ程度の厚さのＮ型活性層７４を形成
する。このようにして、支持基板７１上に、埋め込み用
シリコン酸化膜７２を介してＮ+ 型ドレイン埋め込み層
７３及びＮ型活性層７４が順に積層している、貼り合わ
せＳＯＩ基板を形成する。
【０１２７】図２２参照：例えば熱酸化法を用いて、Ｎ
型活性層７４上に厚さ５０ｎｍ程度のシリコン酸化膜７
５を形成する。続いて、例えばＣＶＤ法を用いて、この
シリコン酸化膜７５上に多結晶シリコン層を堆積した
後、例えば写真食刻法とＲＩＥ法を用いて、この多結晶
シリコン層を選択的にエッチングし、ＶＤ−ＭＯＳトラ
ンジスタ形成予定領域にゲート電極７６を形成する。
型活性層７４上に厚さ５０ｎｍ程度のシリコン酸化膜７
５を形成する。続いて、例えばＣＶＤ法を用いて、この
シリコン酸化膜７５上に多結晶シリコン層を堆積した
後、例えば写真食刻法とＲＩＥ法を用いて、この多結晶
シリコン層を選択的にエッチングし、ＶＤ−ＭＯＳトラ
ンジスタ形成予定領域にゲート電極７６を形成する。
【０１２８】図２３参照：例えば写真食刻法とイオン注
入法を用いて、例えばＰ型不純物イオンとしてのＢイオ
ンをエネルギー４０ｋｅＶ、ドーズ量１×１０13／ｃｍ
2 程度の条件においてＮ型活性層７４に選択的に注入す
る。その後、例えば不活性雰囲気中において、温度１２
００℃、１０時間程度のアニール処理を行い、ゲート電
極７６周囲のＮ型活性層７４表面にＰ型ボディ領域７７
をリング状に形成する。
入法を用いて、例えばＰ型不純物イオンとしてのＢイオ
ンをエネルギー４０ｋｅＶ、ドーズ量１×１０13／ｃｍ
2 程度の条件においてＮ型活性層７４に選択的に注入す
る。その後、例えば不活性雰囲気中において、温度１２
００℃、１０時間程度のアニール処理を行い、ゲート電
極７６周囲のＮ型活性層７４表面にＰ型ボディ領域７７
をリング状に形成する。
【０１２９】続いて、例えば写真食刻法とイオン注入法
を用いて、例えばＮ型不純物イオンとしてのＡｓイオン
をエネルギー１１０ｋｅＶ、ドーズ量５×１０15／ｃｍ
2 程度の条件においてＰ型ボディ領域７７及びＮ型活性
層７４に選択的に注入する。また、例えば写真食刻法と
イオン注入法を用いて、例えばＢイオンをエネルギー４
０ｋｅＶ、ドーズ量１×１０15／ｃｍ2 程度の条件にお
いてＰ型ボディ領域７７に選択的に注入する。
を用いて、例えばＮ型不純物イオンとしてのＡｓイオン
をエネルギー１１０ｋｅＶ、ドーズ量５×１０15／ｃｍ
2 程度の条件においてＰ型ボディ領域７７及びＮ型活性
層７４に選択的に注入する。また、例えば写真食刻法と
イオン注入法を用いて、例えばＢイオンをエネルギー４
０ｋｅＶ、ドーズ量１×１０15／ｃｍ2 程度の条件にお
いてＰ型ボディ領域７７に選択的に注入する。
【０１３０】その後、例えば不活性雰囲気中において、
温度１０００℃、３０分程度のアニール処理を行い、Ｐ
型ボディ領域７７及びＮ型活性層７４表面にそれぞれＮ
+ 型ソース領域７８及びＮ+ 型ドレインコンタクト領域
７９をリング状に形成すると共に、Ｐ型ボディ領域７７
表面にＮ+ 型ソース領域７８の外側に隣接してＰ+ 型ボ
ディコンタクト領域８０をリング状に形成する。
温度１０００℃、３０分程度のアニール処理を行い、Ｐ
型ボディ領域７７及びＮ型活性層７４表面にそれぞれＮ
+ 型ソース領域７８及びＮ+ 型ドレインコンタクト領域
７９をリング状に形成すると共に、Ｐ型ボディ領域７７
表面にＮ+ 型ソース領域７８の外側に隣接してＰ+ 型ボ
ディコンタクト領域８０をリング状に形成する。
【０１３１】このようにして、ＶＤ−ＭＯＳトランジス
タのソース側には、リング状のＰ型ボディ領域７７とＮ
+ 型ソース領域７８とが二重拡散（Double Diffusion）
により形成される。
タのソース側には、リング状のＰ型ボディ領域７７とＮ
+ 型ソース領域７８とが二重拡散（Double Diffusion）
により形成される。
【０１３２】図２４参照：例えば写真食刻法とＲＩＥ法
を用いて、シリコン酸化膜７５、Ｎ型活性層７４、及び
Ｎ+ 型ドレイン埋め込み層７３を選択的にエッチング
し、埋め込み酸化膜７２に達する素子分離用のトレンチ
溝８１を開口して、ＶＤ−ＭＯＳトランジスタ形成予定
領域を分離する。なお、このとき、Ｎ+ 型ドレインコン
タクト領域７９側面がトレンチ溝８１内に露出するよう
にする。
を用いて、シリコン酸化膜７５、Ｎ型活性層７４、及び
Ｎ+ 型ドレイン埋め込み層７３を選択的にエッチング
し、埋め込み酸化膜７２に達する素子分離用のトレンチ
溝８１を開口して、ＶＤ−ＭＯＳトランジスタ形成予定
領域を分離する。なお、このとき、Ｎ+ 型ドレインコン
タクト領域７９側面がトレンチ溝８１内に露出するよう
にする。
【０１３３】図２５参照：例えばＣＶＤ法を用いて、ト
レンチ溝８１を埋め込むのに十分な膜厚をもち、Ｎ型不
純物を高濃度に含有している酸化膜、例えばＡｓを２０
Ｗｔ％程度含有しているＡＳＳＧ膜８２を基体全面に堆
積して、トレンチ溝８１内にＡＳＳＧ膜８２を充填す
る。続いて、例えば不活性雰囲気中において、温度９０
０℃、３０分程度のアニール処理を行い、ＡＳＳＧ膜８
２をリフローする。そして、このときの熱処理により、
トレンチ溝８１内のＡＳＳＧ膜８２に含有されているＡ
ｓを、隣接するＮ型活性層７４に拡散すると共に、ゲー
ト電極７６周囲のＡＳＳＧ膜８２に含有されているＡｓ
を、ゲート電極７６に拡散する。このようにして、Ｎ+
型ドレイン埋め込み層７３とＮ+ 型ドレインコンタクト
領域７９とを接続するＮ+ 型ドレインプラグ層８３を形
成する。また、同時に、ゲート電極７６を低抵抗化す
る。
レンチ溝８１を埋め込むのに十分な膜厚をもち、Ｎ型不
純物を高濃度に含有している酸化膜、例えばＡｓを２０
Ｗｔ％程度含有しているＡＳＳＧ膜８２を基体全面に堆
積して、トレンチ溝８１内にＡＳＳＧ膜８２を充填す
る。続いて、例えば不活性雰囲気中において、温度９０
０℃、３０分程度のアニール処理を行い、ＡＳＳＧ膜８
２をリフローする。そして、このときの熱処理により、
トレンチ溝８１内のＡＳＳＧ膜８２に含有されているＡ
ｓを、隣接するＮ型活性層７４に拡散すると共に、ゲー
ト電極７６周囲のＡＳＳＧ膜８２に含有されているＡｓ
を、ゲート電極７６に拡散する。このようにして、Ｎ+
型ドレイン埋め込み層７３とＮ+ 型ドレインコンタクト
領域７９とを接続するＮ+ 型ドレインプラグ層８３を形
成する。また、同時に、ゲート電極７６を低抵抗化す
る。
【０１３４】図２６参照：例えば写真食刻法とＲＩＥ法
を用いて、ＡＳＳＧ膜８２及びシリコン酸化膜７５を選
択的にエッチングし、隣接するＮ+ 型ソース領域７８及
びＰ+ 型ボディコンタクト領域８０を露出させる電極窓
８４Ｓと、Ｎ+ 型ドレインコンタクト領域７９を露出さ
せる電極窓８４Ｄを開口する。
を用いて、ＡＳＳＧ膜８２及びシリコン酸化膜７５を選
択的にエッチングし、隣接するＮ+ 型ソース領域７８及
びＰ+ 型ボディコンタクト領域８０を露出させる電極窓
８４Ｓと、Ｎ+ 型ドレインコンタクト領域７９を露出さ
せる電極窓８４Ｄを開口する。
【０１３５】図２７参照：例えばスパッタ法を用いて、
Ａｌ膜を基体全面に堆積した後、例えば写真食刻法とＲ
ＩＥ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓８４Ｓを介してＮ+ 型ソース領域７８及びＰ
+ 型ボディコンタクト領域８０の両方に接続するソース
電極８５Ｓ、及び電極窓８４Ｄを介してＮ+ 型ドレイン
コンタクト領域７９に接続するドレイン電極８５Ｄをそ
れぞれ形成する。このようにして、上記図２０に示され
る高耐圧ＶＤ−ＭＯＳトランジスタ８６を形成する。
Ａｌ膜を基体全面に堆積した後、例えば写真食刻法とＲ
ＩＥ法を用いて、このＡｌ膜を電極形状にパターニング
し、電極窓８４Ｓを介してＮ+ 型ソース領域７８及びＰ
+ 型ボディコンタクト領域８０の両方に接続するソース
電極８５Ｓ、及び電極窓８４Ｄを介してＮ+ 型ドレイン
コンタクト領域７９に接続するドレイン電極８５Ｄをそ
れぞれ形成する。このようにして、上記図２０に示され
る高耐圧ＶＤ−ＭＯＳトランジスタ８６を形成する。
【０１３６】以上のように本実施形態に係る高耐圧ＶＤ
−ＭＯＳトランジスタ８６によれば、ＳＯＩ基板を用い
た誘電体分離構造において、そのソース・ドレイン間の
高耐圧特性を確保するためにＮ型活性層７４の比抵抗を
１０Ωｃｍ程度にし、厚さを１５μｍ程度に十分に厚く
した場合であっても、このＮ型活性層７４にＮ+ 型ドレ
インプラグ層８３が形成され、このＮ+ 型ドレインプラ
グ層８３によってＮ型活性層７４底部のＮ+ 型ドレイン
埋め込み層７３とＮ型活性層７４表面のＮ+ 型ドレイン
コンタクト領域７９とが接続されていることにより、ド
レイン抵抗が低抵抗化することができる。即ち、高耐圧
ＶＤ−ＭＯＳトランジスタ８６の低抵抗化を達成し、高
耐圧化と低抵抗化を両立させて大電力化することが可能
なＶＤ−ＭＯＳトランジスタを実現することができる。
−ＭＯＳトランジスタ８６によれば、ＳＯＩ基板を用い
た誘電体分離構造において、そのソース・ドレイン間の
高耐圧特性を確保するためにＮ型活性層７４の比抵抗を
１０Ωｃｍ程度にし、厚さを１５μｍ程度に十分に厚く
した場合であっても、このＮ型活性層７４にＮ+ 型ドレ
インプラグ層８３が形成され、このＮ+ 型ドレインプラ
グ層８３によってＮ型活性層７４底部のＮ+ 型ドレイン
埋め込み層７３とＮ型活性層７４表面のＮ+ 型ドレイン
コンタクト領域７９とが接続されていることにより、ド
レイン抵抗が低抵抗化することができる。即ち、高耐圧
ＶＤ−ＭＯＳトランジスタ８６の低抵抗化を達成し、高
耐圧化と低抵抗化を両立させて大電力化することが可能
なＶＤ−ＭＯＳトランジスタを実現することができる。
【０１３７】また、本実施形態に係る高耐圧ＶＤ−ＭＯ
Ｓトランジスタ８６の製造方法によれば、上記第１の実
施形態の場合と同様にして、支持基板７１上に埋め込み
用シリコン酸化膜７２を介してＮ+ 型埋め込み層７３及
びＮ型活性層７４が順に積層している貼り合わせＳＯＩ
基板を容易に形成することができる。
Ｓトランジスタ８６の製造方法によれば、上記第１の実
施形態の場合と同様にして、支持基板７１上に埋め込み
用シリコン酸化膜７２を介してＮ+ 型埋め込み層７３及
びＮ型活性層７４が順に積層している貼り合わせＳＯＩ
基板を容易に形成することができる。
【０１３８】また、ＶＤ−ＭＯＳトランジスタ形成予定
領域のＮ型活性層７５上にシリコン酸化膜７５を介して
ゲート電極７６を形成し、このゲート電極７６周囲のＮ
型活性層７４表面にリング状のＰ型ボディ領域７７及び
Ｎ+ 型ソース領域７８等を形成した後、Ｎ型活性層７５
及びＮ+ 型ドレイン埋め込み層７３等を選択的にエッチ
ングして埋め込み酸化膜７２に達する素子分離用のトレ
ンチ溝８１を開口し、このトレンチ溝８１内にＡＳＳＧ
膜８２を充填することにより、このトレンチ溝８１内に
充填されたＡＳＳＧ膜８２によってＶＤ−ＭＯＳトラン
ジスタ形成予定領域が分離される、誘電体分離構造を容
易に形成することができる。
領域のＮ型活性層７５上にシリコン酸化膜７５を介して
ゲート電極７６を形成し、このゲート電極７６周囲のＮ
型活性層７４表面にリング状のＰ型ボディ領域７７及び
Ｎ+ 型ソース領域７８等を形成した後、Ｎ型活性層７５
及びＮ+ 型ドレイン埋め込み層７３等を選択的にエッチ
ングして埋め込み酸化膜７２に達する素子分離用のトレ
ンチ溝８１を開口し、このトレンチ溝８１内にＡＳＳＧ
膜８２を充填することにより、このトレンチ溝８１内に
充填されたＡＳＳＧ膜８２によってＶＤ−ＭＯＳトラン
ジスタ形成予定領域が分離される、誘電体分離構造を容
易に形成することができる。
【０１３９】また、ＶＤ−ＭＯＳトランジスタ形成予定
領域のＮ型活性層７５表面にＮ+ 型ソース領域７８を形
成する際に、同時に、Ｎ+ 型ドレインコンタクト領域７
９を形成することにより、このＮ+ 型ドレインコンタク
ト領域７９を工程数を増加させることなく形成し、その
横断面積をその後に形成するＮ+ 型ドレインプラグ層８
３の横断面積とは独立に所望の大きさにすることが可能
になるため、コストの増加を招くことなく、Ｎ+ 型ドレ
インコンタクト領域７９とこの上に形成するドレイン電
極８５Ｄとを良好にオーミック接続して、高耐圧ＶＤ−
ＭＯＳトランジスタ８６のドレイン抵抗の低抵抗化に寄
与することができる。
領域のＮ型活性層７５表面にＮ+ 型ソース領域７８を形
成する際に、同時に、Ｎ+ 型ドレインコンタクト領域７
９を形成することにより、このＮ+ 型ドレインコンタク
ト領域７９を工程数を増加させることなく形成し、その
横断面積をその後に形成するＮ+ 型ドレインプラグ層８
３の横断面積とは独立に所望の大きさにすることが可能
になるため、コストの増加を招くことなく、Ｎ+ 型ドレ
インコンタクト領域７９とこの上に形成するドレイン電
極８５Ｄとを良好にオーミック接続して、高耐圧ＶＤ−
ＭＯＳトランジスタ８６のドレイン抵抗の低抵抗化に寄
与することができる。
【０１４０】また、トレンチ溝８１内に充填されたＡＳ
ＳＧ膜８２に含有されているＡｓを隣接するＮ型活性層
７４に拡散して、Ｎ+ 型ドレイン埋め込み層７３とＮ+
型ドレインコンタクト領域７９とを接続するＮ+ 型ドレ
インプラグ層８３を形成することにより、Ｎ型活性層７
４の厚さが１５μｍと十分に厚くても、従来の表面から
の不純物拡散法を用いる場合のように高濃度の不純物の
高温長時間の拡散を必要とすることなく、また、不純物
イオン注入法を用いる場合のように高濃度の不純物イオ
ンの高エネルギー注入による結晶欠陥を発生させること
なく、高耐圧ＶＤ−ＭＯＳトランジスタ８６のドレイン
抵抗を低抵抗化するためのＮ+ 型ドレインプラグ層８３
を容易に形成することが可能になる。従って、高耐圧Ｖ
Ｄ−ＭＯＳトランジスタ８６の低抵抗化を達成して、高
耐圧化と低抵抗化の両立による大電力化が可能なＶＤ−
ＭＯＳトランジスタを容易に作製することができる。
ＳＧ膜８２に含有されているＡｓを隣接するＮ型活性層
７４に拡散して、Ｎ+ 型ドレイン埋め込み層７３とＮ+
型ドレインコンタクト領域７９とを接続するＮ+ 型ドレ
インプラグ層８３を形成することにより、Ｎ型活性層７
４の厚さが１５μｍと十分に厚くても、従来の表面から
の不純物拡散法を用いる場合のように高濃度の不純物の
高温長時間の拡散を必要とすることなく、また、不純物
イオン注入法を用いる場合のように高濃度の不純物イオ
ンの高エネルギー注入による結晶欠陥を発生させること
なく、高耐圧ＶＤ−ＭＯＳトランジスタ８６のドレイン
抵抗を低抵抗化するためのＮ+ 型ドレインプラグ層８３
を容易に形成することが可能になる。従って、高耐圧Ｖ
Ｄ−ＭＯＳトランジスタ８６の低抵抗化を達成して、高
耐圧化と低抵抗化の両立による大電力化が可能なＶＤ−
ＭＯＳトランジスタを容易に作製することができる。
【０１４１】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、支持基板上に埋め込み絶縁膜を介して第
１導電型の高濃度埋め込み層と第１導電型の活性層とが
順に積層されたＳＯＩ基板を用い、埋め込み絶縁膜に達
する素子分離用のトレンチ溝内に絶縁膜が充填された誘
電体分離構造を有する半導体装置において、高濃度埋め
込み層から活性層表面に至る第１導電型の高濃度プラグ
層が活性層に形成されていることにより、活性層に所定
のトランジスタを形成し、この活性層を電流経路とする
場合に、たとえ活性層の厚さが十分に厚いものであって
も、この活性層から高濃度埋め込み層及び高濃度プラグ
層を通って電流が流れ易くなるため、この電流経路が低
抵抗化され、所定のトランジスタの動作速度を高速化す
ることができる。
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、支持基板上に埋め込み絶縁膜を介して第
１導電型の高濃度埋め込み層と第１導電型の活性層とが
順に積層されたＳＯＩ基板を用い、埋め込み絶縁膜に達
する素子分離用のトレンチ溝内に絶縁膜が充填された誘
電体分離構造を有する半導体装置において、高濃度埋め
込み層から活性層表面に至る第１導電型の高濃度プラグ
層が活性層に形成されていることにより、活性層に所定
のトランジスタを形成し、この活性層を電流経路とする
場合に、たとえ活性層の厚さが十分に厚いものであって
も、この活性層から高濃度埋め込み層及び高濃度プラグ
層を通って電流が流れ易くなるため、この電流経路が低
抵抗化され、所定のトランジスタの動作速度を高速化す
ることができる。
【０１４２】また、請求項２に係る半導体装置によれ
ば、上記の請求項１に係る半導体装置において、活性層
に縦型バイポーラトランジスタを形成した場合、この縦
型バイポーラトランジスタを高耐圧化するためにコレク
タ領域（活性層）の厚さを十分に厚くした場合であって
も、高濃度コレクタ埋め込み層（高濃度埋め込み層）か
らコレクタ領域表面に至る高濃度コレクタプラグ層（高
濃度プラグ層）が形成されていることにより、高耐圧縦
型バイポーラトランジスタのコレクタ抵抗が低抵抗化さ
れるため、高耐圧化と高速化を両立させることが可能な
縦型バイポーラトランジスタを実現することができる。
ば、上記の請求項１に係る半導体装置において、活性層
に縦型バイポーラトランジスタを形成した場合、この縦
型バイポーラトランジスタを高耐圧化するためにコレク
タ領域（活性層）の厚さを十分に厚くした場合であって
も、高濃度コレクタ埋め込み層（高濃度埋め込み層）か
らコレクタ領域表面に至る高濃度コレクタプラグ層（高
濃度プラグ層）が形成されていることにより、高耐圧縦
型バイポーラトランジスタのコレクタ抵抗が低抵抗化さ
れるため、高耐圧化と高速化を両立させることが可能な
縦型バイポーラトランジスタを実現することができる。
【０１４３】また、請求項３に係る半導体装置によれ
ば、上記の請求項１に係る半導体装置において、活性層
に横型バイポーラトランジスタを形成した場合、この横
型バイポーラトランジスタを高耐圧化するためにベース
領域（活性層）の厚さを十分に厚くした場合であって
も、高濃度ベース埋め込み層（高濃度埋め込み層）から
ベース領域表面に至る高濃度ベースプラグ層（高濃度プ
ラグ層）が形成されていることにより、高耐圧横型バイ
ポーラトランジスタのベース抵抗が低抵抗化されるた
め、高耐圧化と高速化を両立させることが可能な横型バ
イポーラトランジスタを実現することができる。
ば、上記の請求項１に係る半導体装置において、活性層
に横型バイポーラトランジスタを形成した場合、この横
型バイポーラトランジスタを高耐圧化するためにベース
領域（活性層）の厚さを十分に厚くした場合であって
も、高濃度ベース埋め込み層（高濃度埋め込み層）から
ベース領域表面に至る高濃度ベースプラグ層（高濃度プ
ラグ層）が形成されていることにより、高耐圧横型バイ
ポーラトランジスタのベース抵抗が低抵抗化されるた
め、高耐圧化と高速化を両立させることが可能な横型バ
イポーラトランジスタを実現することができる。
【０１４４】また、請求項４に係る半導体装置によれ
ば、上記の請求項１に係る半導体装置において、活性層
に縦型絶縁ゲート型電界効果トランジスタを形成した場
合、この縦型絶縁ゲート型電界効果トランジスタのソー
ス・ドレイン間を高耐圧化するためにするために活性層
の厚さを十分に厚くした場合であっても、高濃度ドレイ
ン埋め込み層（高濃度埋め込み層）からベース領域表面
に至る高濃度ドレインプラグ層（高濃度プラグ層）が形
成されていることにより、高耐圧縦型絶縁ゲート型電界
効果トランジスタのドレイン抵抗が低抵抗化されるた
め、高耐圧化と低抵抗化を両立させて大電力化すること
が可能な縦型絶縁ゲート型電界効果トランジスタを実現
することができる。
ば、上記の請求項１に係る半導体装置において、活性層
に縦型絶縁ゲート型電界効果トランジスタを形成した場
合、この縦型絶縁ゲート型電界効果トランジスタのソー
ス・ドレイン間を高耐圧化するためにするために活性層
の厚さを十分に厚くした場合であっても、高濃度ドレイ
ン埋め込み層（高濃度埋め込み層）からベース領域表面
に至る高濃度ドレインプラグ層（高濃度プラグ層）が形
成されていることにより、高耐圧縦型絶縁ゲート型電界
効果トランジスタのドレイン抵抗が低抵抗化されるた
め、高耐圧化と低抵抗化を両立させて大電力化すること
が可能な縦型絶縁ゲート型電界効果トランジスタを実現
することができる。
【０１４５】また、請求項５に係る半導体装置の製造方
法によれば、支持基板上に埋め込み絶縁膜を介して第１
導電型の高濃度埋め込み層及び第１導電型の活性層を順
に積層してＳＯＩ基板を形成し、埋め込み絶縁膜に達す
るように開口した素子分離用のトレンチ溝内に絶縁膜を
充填して誘電体分離構造を形成した後、トレンチ溝内の
絶縁膜に含有される第１導電型の不純物を隣接する活性
層に拡散することにより、活性層に所定のトランジスタ
を形成し、この活性層を電流経路とする場合に、たとえ
トランジスタの高耐圧化のために活性層の厚さを十分に
厚くしても、活性層底部の高濃度埋め込み層から活性層
表面に至る第１導電型の高濃度プラグ層が容易に形成さ
れるため、活性層から高濃度埋め込み層及び高濃度プラ
グ層を通って電流が流れ易くなり、この電流経路が低抵
抗化される。従って、ＳＯＩ基板を用いた誘電体分離構
造を有する所定のトランジスタは高速化と両立させて、
高速化を達成することができる。
法によれば、支持基板上に埋め込み絶縁膜を介して第１
導電型の高濃度埋め込み層及び第１導電型の活性層を順
に積層してＳＯＩ基板を形成し、埋め込み絶縁膜に達す
るように開口した素子分離用のトレンチ溝内に絶縁膜を
充填して誘電体分離構造を形成した後、トレンチ溝内の
絶縁膜に含有される第１導電型の不純物を隣接する活性
層に拡散することにより、活性層に所定のトランジスタ
を形成し、この活性層を電流経路とする場合に、たとえ
トランジスタの高耐圧化のために活性層の厚さを十分に
厚くしても、活性層底部の高濃度埋め込み層から活性層
表面に至る第１導電型の高濃度プラグ層が容易に形成さ
れるため、活性層から高濃度埋め込み層及び高濃度プラ
グ層を通って電流が流れ易くなり、この電流経路が低抵
抗化される。従って、ＳＯＩ基板を用いた誘電体分離構
造を有する所定のトランジスタは高速化と両立させて、
高速化を達成することができる。
【０１４６】また、請求項６に係る半導体装置の製造方
法によれば、上記の請求項５に係る半導体装置の製造方
法において、半導体基板表面に不純物を添加して高濃度
埋め込み層を形成した後、この半導体基板の高濃度埋め
込み層形成面を埋め込み絶縁膜を介して支持基板上に貼
り合わせ、続いて半導体基板を露出している裏面から研
磨して高濃度埋め込み層に隣接する部分を活性層として
残存させることにより、支持基板上に埋め込み絶縁膜を
介して高濃度埋め込み層及び活性層が順に積層された、
貼り合わせＳＯＩ基板を容易に形成することができる。
法によれば、上記の請求項５に係る半導体装置の製造方
法において、半導体基板表面に不純物を添加して高濃度
埋め込み層を形成した後、この半導体基板の高濃度埋め
込み層形成面を埋め込み絶縁膜を介して支持基板上に貼
り合わせ、続いて半導体基板を露出している裏面から研
磨して高濃度埋め込み層に隣接する部分を活性層として
残存させることにより、支持基板上に埋め込み絶縁膜を
介して高濃度埋め込み層及び活性層が順に積層された、
貼り合わせＳＯＩ基板を容易に形成することができる。
【０１４７】また、請求項７に係る半導体装置の製造方
法によれば、上記の請求項５に係る半導体装置の製造方
法において、半導体基板を埋め込み絶縁膜を介して支持
基板上に貼り合わせた後、この半導体基板を露出してい
る裏面から研磨し、半導体基板の残存する部分に不純物
を添加して高濃度埋め込み層を形成し、続いてこの高濃
度埋め込み層上に活性層をエピタキシャル成長させるこ
とにより、支持基板上に埋め込み絶縁膜を介して高濃度
埋め込み層及び活性層が順に積層された、貼り合わせＳ
ＯＩ基板を容易に形成することができる。
法によれば、上記の請求項５に係る半導体装置の製造方
法において、半導体基板を埋め込み絶縁膜を介して支持
基板上に貼り合わせた後、この半導体基板を露出してい
る裏面から研磨し、半導体基板の残存する部分に不純物
を添加して高濃度埋め込み層を形成し、続いてこの高濃
度埋め込み層上に活性層をエピタキシャル成長させるこ
とにより、支持基板上に埋め込み絶縁膜を介して高濃度
埋め込み層及び活性層が順に積層された、貼り合わせＳ
ＯＩ基板を容易に形成することができる。
【０１４８】また、請求項８に係る半導体装置の製造方
法によれば、上記の請求項５に係る半導体装置の製造方
法において、ＳＯＩ基板上に誘電体分離された活性層に
縦型バイポーラトランジスタを形成すると共に、素子分
離用のトレンチ溝内に充填した絶縁膜に含有される第１
導電型の不純物を隣接する活性層に拡散して、活性層底
部の高濃度埋め込み層から活性層表面に至る第１導電型
の高濃度プラグ層を形成することにより、縦型バイポー
ラトランジスタを高耐圧化するためにコレクタ領域（活
性層）の厚さを十分に厚くした場合であっても、高濃度
コレクタ埋め込み層（高濃度埋め込み層）からコレクタ
領域表面に至る高濃度コレクタプラグ層（高濃度プラグ
層）によってコレクタ抵抗が低抵抗化されるため、高耐
圧化と高速化を両立させることが可能な縦型バイポーラ
トランジスタを容易に作製することができる。
法によれば、上記の請求項５に係る半導体装置の製造方
法において、ＳＯＩ基板上に誘電体分離された活性層に
縦型バイポーラトランジスタを形成すると共に、素子分
離用のトレンチ溝内に充填した絶縁膜に含有される第１
導電型の不純物を隣接する活性層に拡散して、活性層底
部の高濃度埋め込み層から活性層表面に至る第１導電型
の高濃度プラグ層を形成することにより、縦型バイポー
ラトランジスタを高耐圧化するためにコレクタ領域（活
性層）の厚さを十分に厚くした場合であっても、高濃度
コレクタ埋め込み層（高濃度埋め込み層）からコレクタ
領域表面に至る高濃度コレクタプラグ層（高濃度プラグ
層）によってコレクタ抵抗が低抵抗化されるため、高耐
圧化と高速化を両立させることが可能な縦型バイポーラ
トランジスタを容易に作製することができる。
【０１４９】また、請求項９に係る半導体装置の製造方
法によれば、上記の請求項８に係る半導体装置の製造方
法において、縦型バイポーラトランジスタのエミッタ領
域を形成する際、同時に、高濃度コレクタ埋め込み層か
らコレクタ領域表面に至る高濃度コレクタプラグ層に接
続する高濃度コレクタコンタクト領域をコレクタ領域表
面に形成することにより、高濃度コレクタプラグ層の横
断面積とは独立に所望の大きさの横断面積を有する高濃
度コレクタコンタクト領域が新たに工程数を増加させる
ことなく形成されるため、コストの増加を招くことな
く、高濃度コレクタコンタクト領域とこの上に形成され
るコレクタ電極とを良好にオーミック接続して、コレク
タ抵抗の低抵抗化に寄与することができる。
法によれば、上記の請求項８に係る半導体装置の製造方
法において、縦型バイポーラトランジスタのエミッタ領
域を形成する際、同時に、高濃度コレクタ埋め込み層か
らコレクタ領域表面に至る高濃度コレクタプラグ層に接
続する高濃度コレクタコンタクト領域をコレクタ領域表
面に形成することにより、高濃度コレクタプラグ層の横
断面積とは独立に所望の大きさの横断面積を有する高濃
度コレクタコンタクト領域が新たに工程数を増加させる
ことなく形成されるため、コストの増加を招くことな
く、高濃度コレクタコンタクト領域とこの上に形成され
るコレクタ電極とを良好にオーミック接続して、コレク
タ抵抗の低抵抗化に寄与することができる。
【０１５０】また、請求項１０に係る半導体装置の製造
方法によれば、上記の請求項５に係る半導体装置の製造
方法において、ＳＯＩ基板上に誘電体分離された活性層
に横型バイポーラトランジスタを形成すると共に、素子
分離用のトレンチ溝内に充填した絶縁膜に含有される第
１導電型の不純物を隣接する活性層に拡散して、活性層
底部の高濃度埋め込み層から活性層表面に至る第１導電
型の高濃度プラグ層を形成することにより、横型バイポ
ーラトランジスタを高耐圧化するためにベース領域（活
性層）の厚さを十分に厚くした場合であっても、高濃度
ベース埋め込み層（高濃度埋め込み層）からベース領域
表面に至る高濃度ベースプラグ層（高濃度プラグ層）に
よってベース抵抗が低抵抗化されるため、高耐圧化と高
速化を両立させることが可能な横型バイポーラトランジ
スタを容易に作製することができる。
方法によれば、上記の請求項５に係る半導体装置の製造
方法において、ＳＯＩ基板上に誘電体分離された活性層
に横型バイポーラトランジスタを形成すると共に、素子
分離用のトレンチ溝内に充填した絶縁膜に含有される第
１導電型の不純物を隣接する活性層に拡散して、活性層
底部の高濃度埋め込み層から活性層表面に至る第１導電
型の高濃度プラグ層を形成することにより、横型バイポ
ーラトランジスタを高耐圧化するためにベース領域（活
性層）の厚さを十分に厚くした場合であっても、高濃度
ベース埋め込み層（高濃度埋め込み層）からベース領域
表面に至る高濃度ベースプラグ層（高濃度プラグ層）に
よってベース抵抗が低抵抗化されるため、高耐圧化と高
速化を両立させることが可能な横型バイポーラトランジ
スタを容易に作製することができる。
【０１５１】また、請求項１１に係る半導体装置の製造
方法によれば、上記の請求項１０に係る半導体装置の製
造方法において、高濃度ベース埋め込み層からベース領
域表面に至る高濃度ベースプラグ層に接続する高濃度ベ
ースコンタクト領域をベース領域表面に形成することに
より、高濃度ベースプラグ層の横断面積とは独立に所望
の大きさの横断面積を有する高濃度ベースコンタクト領
域が形成されるため、高濃度ベースコンタクト領域とこ
の上に形成されるベース電極とを良好にオーミック接続
して、ベース抵抗の低抵抗化に寄与することができる。
方法によれば、上記の請求項１０に係る半導体装置の製
造方法において、高濃度ベース埋め込み層からベース領
域表面に至る高濃度ベースプラグ層に接続する高濃度ベ
ースコンタクト領域をベース領域表面に形成することに
より、高濃度ベースプラグ層の横断面積とは独立に所望
の大きさの横断面積を有する高濃度ベースコンタクト領
域が形成されるため、高濃度ベースコンタクト領域とこ
の上に形成されるベース電極とを良好にオーミック接続
して、ベース抵抗の低抵抗化に寄与することができる。
【０１５２】また、請求項１２に係る半導体装置の製造
方法によれば、上記の請求項５に係る半導体装置の製造
方法において、ＳＯＩ基板上に誘電体分離された活性層
に縦型絶縁ゲート型電界効果トランジスタを形成すると
共に、素子分離用のトレンチ溝内に充填した絶縁膜に含
有される不純物を隣接する活性層に拡散して、活性層底
部の高濃度埋め込み層から活性層表面に至る第１導電型
の高濃度プラグ層を形成することにより、縦型絶縁ゲー
ト型電界効果トランジスタのソース・ドレイン間を高耐
圧化するために活性層の厚さを十分に厚くした場合であ
っても、高濃度ドレイン埋め込み層（高濃度埋め込み
層）からベース領域表面に至る高濃度ドレインプラグ層
（高濃度プラグ層）によってドレイン抵抗が低抵抗化さ
れるため、高耐圧化と低抵抗化を両立させて大電力化す
ることが可能な縦型絶縁ゲート型電界効果トランジスタ
を容易に作製することができる。
方法によれば、上記の請求項５に係る半導体装置の製造
方法において、ＳＯＩ基板上に誘電体分離された活性層
に縦型絶縁ゲート型電界効果トランジスタを形成すると
共に、素子分離用のトレンチ溝内に充填した絶縁膜に含
有される不純物を隣接する活性層に拡散して、活性層底
部の高濃度埋め込み層から活性層表面に至る第１導電型
の高濃度プラグ層を形成することにより、縦型絶縁ゲー
ト型電界効果トランジスタのソース・ドレイン間を高耐
圧化するために活性層の厚さを十分に厚くした場合であ
っても、高濃度ドレイン埋め込み層（高濃度埋め込み
層）からベース領域表面に至る高濃度ドレインプラグ層
（高濃度プラグ層）によってドレイン抵抗が低抵抗化さ
れるため、高耐圧化と低抵抗化を両立させて大電力化す
ることが可能な縦型絶縁ゲート型電界効果トランジスタ
を容易に作製することができる。
【０１５３】また、請求項１３に係る半導体装置の製造
方法によれば、上記の請求項１２に係る半導体装置の製
造方法において、縦型絶縁ゲート型電界効果トランジス
タのソース領域を形成する際、同時に、高濃度ドレイン
埋め込み層から活性層表面に至る高濃度ドレインプラグ
層に接続する高濃度ドレインコンタクト領域を活性層表
面に形成することにより、高濃度ドレインプラグ層の横
断面積とは独立に所望の大きさの横断面積を有する高濃
度ドレインコンタクト領域が新たに工程数を増加させる
ことなく形成されるため、コストの増加を招くことな
く、高濃度ドレインコンタクト領域とこの上に形成され
るドレイン電極とを良好にオーミック接続して、ドレイ
ン抵抗の低抵抗化に寄与することができる。
方法によれば、上記の請求項１２に係る半導体装置の製
造方法において、縦型絶縁ゲート型電界効果トランジス
タのソース領域を形成する際、同時に、高濃度ドレイン
埋め込み層から活性層表面に至る高濃度ドレインプラグ
層に接続する高濃度ドレインコンタクト領域を活性層表
面に形成することにより、高濃度ドレインプラグ層の横
断面積とは独立に所望の大きさの横断面積を有する高濃
度ドレインコンタクト領域が新たに工程数を増加させる
ことなく形成されるため、コストの増加を招くことな
く、高濃度ドレインコンタクト領域とこの上に形成され
るドレイン電極とを良好にオーミック接続して、ドレイ
ン抵抗の低抵抗化に寄与することができる。
【０１５４】また、請求項１４に係る半導体装置の製造
方法によれば、支持基板上に埋め込み絶縁膜を介して第
１及び第２の高濃度埋め込み層と第１及び第２の活性層
を順に積層してＳＯＩ基板を形成し、埋め込み絶縁膜に
達するように開口した素子分離用の第１及び第２のトレ
ンチ溝内にそれぞれ第１及び第２の絶縁膜を充填して誘
電体分離構造を形成した後、第１のトレンチ溝内の第１
の絶縁膜に含有される第１導電型の不純物を隣接する第
１の活性層に拡散すると共に、第２のトレンチ溝内の第
２の絶縁膜に含有される第２導電型の不純物を隣接する
第２の活性層に拡散することにより、第１及び第２の活
性層に互いに極性の異なる第１及び第２のトランジスタ
をそれぞれ形成し、これら第１及び第２の活性層をそれ
ぞれ電流経路とする場合に、たとえ第１及び第２のトラ
ンジスタの高耐圧化のために第１及び第２の活性層の厚
さを十分に厚くしても、第１の活性層底部の第１の高濃
度埋め込み層から第１の活性層表面に至る第１導電型の
第１の高濃度プラグ層が容易に形成されると共に、第２
の活性層底部の第２の高濃度埋め込み層から第２の活性
層表面に至る第２導電型の第２の高濃度プラグ層が容易
に形成されるため、これら第１及び第２の活性層からそ
れぞれ第１及び第２の高濃度埋め込み層及び第１及び第
２の高濃度プラグ層を通って電流が流れ易くなり、これ
らの電流経路が低抵抗化される。従って、ＳＯＩ基板を
用いた誘電体分離構造を有する互いに極性の異なる第１
及び第２のトランジスタは共に高耐圧化と両立させて、
高速化を達成することができ、これら第１及び第２のト
ランジスタから構成される相補型トランジスタの高耐圧
化と高速化を両立させることができる。
方法によれば、支持基板上に埋め込み絶縁膜を介して第
１及び第２の高濃度埋め込み層と第１及び第２の活性層
を順に積層してＳＯＩ基板を形成し、埋め込み絶縁膜に
達するように開口した素子分離用の第１及び第２のトレ
ンチ溝内にそれぞれ第１及び第２の絶縁膜を充填して誘
電体分離構造を形成した後、第１のトレンチ溝内の第１
の絶縁膜に含有される第１導電型の不純物を隣接する第
１の活性層に拡散すると共に、第２のトレンチ溝内の第
２の絶縁膜に含有される第２導電型の不純物を隣接する
第２の活性層に拡散することにより、第１及び第２の活
性層に互いに極性の異なる第１及び第２のトランジスタ
をそれぞれ形成し、これら第１及び第２の活性層をそれ
ぞれ電流経路とする場合に、たとえ第１及び第２のトラ
ンジスタの高耐圧化のために第１及び第２の活性層の厚
さを十分に厚くしても、第１の活性層底部の第１の高濃
度埋め込み層から第１の活性層表面に至る第１導電型の
第１の高濃度プラグ層が容易に形成されると共に、第２
の活性層底部の第２の高濃度埋め込み層から第２の活性
層表面に至る第２導電型の第２の高濃度プラグ層が容易
に形成されるため、これら第１及び第２の活性層からそ
れぞれ第１及び第２の高濃度埋め込み層及び第１及び第
２の高濃度プラグ層を通って電流が流れ易くなり、これ
らの電流経路が低抵抗化される。従って、ＳＯＩ基板を
用いた誘電体分離構造を有する互いに極性の異なる第１
及び第２のトランジスタは共に高耐圧化と両立させて、
高速化を達成することができ、これら第１及び第２のト
ランジスタから構成される相補型トランジスタの高耐圧
化と高速化を両立させることができる。
【０１５５】また、請求項１５に係る半導体装置の製造
方法によれば、上記の請求項１４に係る半導体装置の製
造方法において、ＳＯＩ基板上に誘電体分離された第１
及び第２の活性層に互いに極性の異なる第１及び第２の
縦型バイポーラトランジスタを形成すると共に、第１の
トレンチ溝内の第１の絶縁膜に含有される第１導電型の
不純物を隣接する第１の活性層に拡散すると共に、第２
のトレンチ溝内の第２の絶縁膜に含有される第２導電型
の不純物を隣接する第２の活性層に拡散して、第１の活
性層底部の第１の高濃度埋め込み層から第１の活性層表
面に至る第１導電型の第１の高濃度プラグ層が容易に形
成されると共に、第２の活性層底部の第２の高濃度埋め
込み層から第２の活性層表面に至る第２導電型の第２の
高濃度プラグ層が容易に形成されるため、第１及び第２
の縦型バイポーラトランジスタを高耐圧化するために第
１及び第２のコレクタ領域（活性層）の厚さを十分に厚
くした場合であっても、第１及び第２の高濃度コレクタ
埋め込み層（高濃度埋め込み層）から第１及び第２のコ
レクタ領域表面に至る第１及び第２の高濃度コレクタプ
ラグ層（高濃度プラグ層）によって両者のコレクタ抵抗
が共に低抵抗化され、互いに極性の異なる第１及び第２
の縦型バイポーラトランジスタのそれぞれにおいて高耐
圧化と高速化を両立することが可能になる。従って、こ
れら互いに極性の異なる第１及び第２の縦型バイポーラ
トランジスタから構成される相補型バイポーラトランジ
スタの高耐圧化と高速化を両立させることが可能にな
る。
方法によれば、上記の請求項１４に係る半導体装置の製
造方法において、ＳＯＩ基板上に誘電体分離された第１
及び第２の活性層に互いに極性の異なる第１及び第２の
縦型バイポーラトランジスタを形成すると共に、第１の
トレンチ溝内の第１の絶縁膜に含有される第１導電型の
不純物を隣接する第１の活性層に拡散すると共に、第２
のトレンチ溝内の第２の絶縁膜に含有される第２導電型
の不純物を隣接する第２の活性層に拡散して、第１の活
性層底部の第１の高濃度埋め込み層から第１の活性層表
面に至る第１導電型の第１の高濃度プラグ層が容易に形
成されると共に、第２の活性層底部の第２の高濃度埋め
込み層から第２の活性層表面に至る第２導電型の第２の
高濃度プラグ層が容易に形成されるため、第１及び第２
の縦型バイポーラトランジスタを高耐圧化するために第
１及び第２のコレクタ領域（活性層）の厚さを十分に厚
くした場合であっても、第１及び第２の高濃度コレクタ
埋め込み層（高濃度埋め込み層）から第１及び第２のコ
レクタ領域表面に至る第１及び第２の高濃度コレクタプ
ラグ層（高濃度プラグ層）によって両者のコレクタ抵抗
が共に低抵抗化され、互いに極性の異なる第１及び第２
の縦型バイポーラトランジスタのそれぞれにおいて高耐
圧化と高速化を両立することが可能になる。従って、こ
れら互いに極性の異なる第１及び第２の縦型バイポーラ
トランジスタから構成される相補型バイポーラトランジ
スタの高耐圧化と高速化を両立させることが可能にな
る。
【０１５６】また、請求項１６に係る半導体装置の製造
方法によれば、上記の請求項１５に係る半導体装置の製
造方法において、第１の縦型バイポーラトランジスタの
第１のエミッタ領域を形成する際、同時に、第１の高濃
度コレクタ埋め込み層から第１のコレクタ領域表面に至
る第１の高濃度コレクタプラグ層に接続する第１の高濃
度コレクタコンタクト領域を第１のコレクタ領域表面に
形成すると共に、第２の縦型バイポーラトランジスタの
第２のエミッタ領域を形成する際、同時に、第２の高濃
度コレクタ埋め込み層から第２のコレクタ領域表面に至
る第２の高濃度コレクタプラグ層に接続する第２の高濃
度コレクタコンタクト領域を第２のコレクタ領域表面に
形成することにより、第１及び第２の高濃度コレクタプ
ラグ層の横断面積とは独立に所望の大きさの横断面積を
有する第１及び第２の高濃度コレクタコンタクト領域が
新たに工程数を増加させることなく形成されるため、コ
ストの増加を招くことなく、第１及び第２の高濃度コレ
クタコンタクト領域とこれらの上に形成される第１及び
第２のコレクタ電極とを良好にオーミック接続して、相
補型バイポーラトランジスタを構成する互いに極性の異
なる第１及び第２の縦型バイポーラトランジスタのそれ
ぞれのコレクタ抵抗の低抵抗化に寄与することができ
る。
方法によれば、上記の請求項１５に係る半導体装置の製
造方法において、第１の縦型バイポーラトランジスタの
第１のエミッタ領域を形成する際、同時に、第１の高濃
度コレクタ埋め込み層から第１のコレクタ領域表面に至
る第１の高濃度コレクタプラグ層に接続する第１の高濃
度コレクタコンタクト領域を第１のコレクタ領域表面に
形成すると共に、第２の縦型バイポーラトランジスタの
第２のエミッタ領域を形成する際、同時に、第２の高濃
度コレクタ埋め込み層から第２のコレクタ領域表面に至
る第２の高濃度コレクタプラグ層に接続する第２の高濃
度コレクタコンタクト領域を第２のコレクタ領域表面に
形成することにより、第１及び第２の高濃度コレクタプ
ラグ層の横断面積とは独立に所望の大きさの横断面積を
有する第１及び第２の高濃度コレクタコンタクト領域が
新たに工程数を増加させることなく形成されるため、コ
ストの増加を招くことなく、第１及び第２の高濃度コレ
クタコンタクト領域とこれらの上に形成される第１及び
第２のコレクタ電極とを良好にオーミック接続して、相
補型バイポーラトランジスタを構成する互いに極性の異
なる第１及び第２の縦型バイポーラトランジスタのそれ
ぞれのコレクタ抵抗の低抵抗化に寄与することができ
る。
【図１】本発明の第１の実施形態に係る高耐圧Ｖ−ＮＰ
Ｎトランジスタ及び高耐圧Ｌ−ＰＮＰトランジスタを示
す概略断面図である。
Ｎトランジスタ及び高耐圧Ｌ−ＰＮＰトランジスタを示
す概略断面図である。
【図２】図１の高耐圧Ｖ−ＮＰＮトランジスタ及び高耐
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その１）である。
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その１）である。
【図３】図１の高耐圧Ｖ−ＮＰＮトランジスタ及び高耐
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その２）である。
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その２）である。
【図４】図１の高耐圧Ｖ−ＮＰＮトランジスタ及び高耐
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その３）である。
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その３）である。
【図５】図１の高耐圧Ｖ−ＮＰＮトランジスタ及び高耐
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その４）である。
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その４）である。
【図６】図１の高耐圧Ｖ−ＮＰＮトランジスタ及び高耐
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その５）である。
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その５）である。
【図７】図１の高耐圧Ｖ−ＮＰＮトランジスタ及び高耐
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その６）である。
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その６）である。
【図８】図１の高耐圧Ｖ−ＮＰＮトランジスタ及び高耐
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その７）である。
圧Ｌ−ＰＮＰトランジスタの製造方法を説明するための
工程要所における要部切断側面図（その７）である。
【図９】本発明の第２の実施形態に係る高耐圧Ｖ−ＮＰ
Ｎトランジスタと高耐圧Ｖ−ＰＮＰトランジスタとから
構成される相補型バイポーラトランジスタを示す概略断
面図である。
Ｎトランジスタと高耐圧Ｖ−ＰＮＰトランジスタとから
構成される相補型バイポーラトランジスタを示す概略断
面図である。
【図１０】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その１）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その１）である。
【図１１】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その２）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その２）である。
【図１２】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その３）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その３）である。
【図１３】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その４）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その４）である。
【図１４】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その５）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その５）である。
【図１５】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その６）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その６）である。
【図１６】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その７）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その７）である。
【図１７】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その８）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その８）である。
【図１８】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その９）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その９）である。
【図１９】図９の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その１０）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その１０）である。
【図２０】本発明の第３の実施形態に係る高耐圧縦型絶
縁ゲート型電界効果トランジスタとしての高耐圧ＶＤ−
ＭＯＳトランジスタを示す概略断面図である。
縁ゲート型電界効果トランジスタとしての高耐圧ＶＤ−
ＭＯＳトランジスタを示す概略断面図である。
【図２１】図２０の高耐圧ＶＤ−ＭＯＳトランジスタの
製造方法を説明するための工程要所における要部切断側
面図（その１）である。
製造方法を説明するための工程要所における要部切断側
面図（その１）である。
【図２２】図２０の高耐圧ＶＤ−ＭＯＳトランジスタの
製造方法を説明するための工程要所における要部切断側
面図（その２）である。
製造方法を説明するための工程要所における要部切断側
面図（その２）である。
【図２３】図２０の高耐圧ＶＤ−ＭＯＳトランジスタの
製造方法を説明するための工程要所における要部切断側
面図（その３）である。
製造方法を説明するための工程要所における要部切断側
面図（その３）である。
【図２４】図２０の高耐圧ＶＤ−ＭＯＳトランジスタの
製造方法を説明するための工程要所における要部切断側
面図（その４）である。
製造方法を説明するための工程要所における要部切断側
面図（その４）である。
【図２５】図２０の高耐圧ＶＤ−ＭＯＳトランジスタの
製造方法を説明するための工程要所における要部切断側
面図（その５）である。
製造方法を説明するための工程要所における要部切断側
面図（その５）である。
【図２６】図２０の高耐圧ＶＤ−ＭＯＳトランジスタの
製造方法を説明するための工程要所における要部切断側
面図（その６）である。
製造方法を説明するための工程要所における要部切断側
面図（その６）である。
【図２７】図２０の高耐圧ＶＤ−ＭＯＳトランジスタの
製造方法を説明するための工程要所における要部切断側
面図（その７）である。
製造方法を説明するための工程要所における要部切断側
面図（その７）である。
【図２８】従来の高耐圧Ｖ−ＮＰＮトランジスタ及び高
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その１）である。
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その１）である。
【図２９】従来の高耐圧Ｖ−ＮＰＮトランジスタ及び高
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その２）である。
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その２）である。
【図３０】従来の高耐圧Ｖ−ＮＰＮトランジスタ及び高
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その３）である。
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その３）である。
【図３１】従来の高耐圧Ｖ−ＮＰＮトランジスタ及び高
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その４）である。
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その４）である。
【図３２】従来の高耐圧Ｖ−ＮＰＮトランジスタ及び高
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その５）である。
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その５）である。
【図３３】従来の高耐圧Ｖ−ＮＰＮトランジスタ及び高
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その６）である。
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その６）である。
【図３４】従来の高耐圧Ｖ−ＮＰＮトランジスタ及び高
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その７）である。
耐圧Ｌ−ＰＮＰトランジスタの製造方法を説明するため
の工程要所における要部切断側面図（その７）である。
【図３５】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その１）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その１）である。
【図３６】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その２）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その２）である。
【図３７】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その３）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その３）である。
【図３８】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その４）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その４）である。
【図３９】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その５）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その５）である。
【図４０】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その６）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その６）である。
【図４１】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その７）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その７）である。
【図４２】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その８）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その８）である。
【図４３】従来の高耐圧Ｖ−ＮＰＮトランジスタと高耐
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その９）である。
圧Ｖ−ＰＮＰトランジスタとから構成される相補型バイ
ポーラトランジスタの製造方法を説明するための工程要
所における要部切断側面図（その９）である。
【図４４】従来の高耐圧ＶＤ−ＭＯＳトランジスタの製
造方法を説明するための工程要所における要部切断側面
図（その１）である。
造方法を説明するための工程要所における要部切断側面
図（その１）である。
【図４５】従来の高耐圧ＶＤ−ＭＯＳトランジスタの製
造方法を説明するための工程要所における要部切断側面
図（その２）である。
造方法を説明するための工程要所における要部切断側面
図（その２）である。
【図４６】従来の高耐圧ＶＤ−ＭＯＳトランジスタの製
造方法を説明するための工程要所における要部切断側面
図（その３）である。
造方法を説明するための工程要所における要部切断側面
図（その３）である。
【図４７】従来の高耐圧ＶＤ−ＭＯＳトランジスタの製
造方法を説明するための工程要所における要部切断側面
図（その４）である。
造方法を説明するための工程要所における要部切断側面
図（その４）である。
【図４８】従来の高耐圧ＶＤ−ＭＯＳトランジスタの製
造方法を説明するための工程要所における要部切断側面
図（その５）である。
造方法を説明するための工程要所における要部切断側面
図（その５）である。
【図４９】従来の高耐圧ＶＤ−ＭＯＳトランジスタの製
造方法を説明するための工程要所における要部切断側面
図（その６）である。
造方法を説明するための工程要所における要部切断側面
図（その６）である。
【図５０】従来の高耐圧ＶＤ−ＭＯＳトランジスタの製
造方法を説明するための工程要所における要部切断側面
図（その７）である。
造方法を説明するための工程要所における要部切断側面
図（その７）である。
【図５１】従来の高耐圧ＶＤ−ＭＯＳトランジスタの製
造方法を説明するための工程要所における要部切断側面
図（その８）である。
造方法を説明するための工程要所における要部切断側面
図（その８）である。
１１…支持基板、１２…埋め込み用シリコン酸化膜、１
３…Ｎ型シリコン基板、１４…Ｎ+ 型埋め込み層、１５
…Ｎ型活性層、１６…シリコン酸化膜、１７…Ｐ型ベー
ス領域、１８…Ｐ型エミッタ領域、１９…Ｐ型コレクタ
領域、２０…Ｎ+ 型エミッタ領域、２１…Ｎ+ 型コレク
タコンタクト領域、２２…Ｎ+ 型ベースコンタクト領
域、２３…トレンチ溝、２４…Ｎ+ 型コレクタ埋め込み
層、２５…Ｎ型コレクタ領域、２６…Ｎ+ 型ベース埋め
込み層、２７…Ｎ型ベース領域、２８…ＡＳＳＧ膜、２
９…Ｎ+ 型コレクタプラグ層、３０…Ｎ+ 型ベースプラ
グ層、３１Ｅ、３１Ｂ、３１Ｃ、３２Ｅ、３２Ｂ、３２
Ｃ…電極窓、３３Ｅ…エミッタ電極、３３Ｂ…ベース電
極、３３Ｃ…コレクタ電極、３４Ｅ…エミッタ電極、３
４Ｂ…ベース電極、３４Ｃ…コレクタ電極、３５…高耐
圧Ｖ−ＮＰＮトランジスタ、３６…高耐圧Ｌ−ＰＮＰト
ランジスタ、４１…支持基板、４２…Ｎ型シリコン基
板、４３…埋め込み用シリコン酸化膜、４４…Ｎ型活性
層、４５…Ｎ+ 型コレクタコレクタ埋め込み層、４６…
Ｐ+ 型コレクタコレクタ埋め込み層、４７…シリコン酸
化膜、４８…Ｐ型コレクタ領域、４９…Ｎ型コレクタ領
域、５０…Ｐ型ベース領域、５１…Ｎ型ベース領域、５
２…Ｎ+ 型エミッタ領域、５３…Ｎ+ 型コレクタコンタ
クト領域、５４…Ｐ+ 型エミッタ領域、５５…Ｐ+ 型コ
レクタコンタクト領域、５６…トレンチ溝、５７…ＢＳ
Ｇ膜、５８…ＡＳＳＧ膜、５９…Ｎ+ 型コレクタプラグ
層、６０…Ｐ+ 型コレクタプラグ層、６１Ｅ、６１Ｂ、
６１Ｃ、６２Ｅ、６２Ｂ、６２Ｃ…電極窓、６３Ｅ…エ
ミッタ電極、６３Ｂ…ベース電極、６３Ｃ…コレクタ電
極、６４Ｅ…エミッタ電極、６４Ｂ…ベース電極、６４
Ｃ…コレクタ電極、６５…高耐圧Ｖ−ＮＰＮトランジス
タ、６６…高耐圧Ｖ−ＰＮＰトランジスタ、７１…支持
基板、７２…埋め込み用シリコン酸化膜、７３…Ｎ+ 型
ドレイン埋め込み層、７４…Ｎ型活性層、７５…シリコ
ン酸化膜、７６…ゲート電極、７７…Ｐ型ボディ領域、
７８…Ｎ+ 型ソース領域、７９…Ｎ+ 型ドレインコンタ
クト領域、８０…Ｐ+ 型ボディコンタクト領域、８１…
トレンチ溝、８２…ＡＳＳＧ膜、８３…Ｎ+ 型ドレイン
プラグ層、８４Ｓ、８４Ｄ…電極窓、８５Ｓ…ソース電
極、８５Ｄ…ドレイン電極、８６…ＶＤ−ＭＯＳトラン
ジスタ。
３…Ｎ型シリコン基板、１４…Ｎ+ 型埋め込み層、１５
…Ｎ型活性層、１６…シリコン酸化膜、１７…Ｐ型ベー
ス領域、１８…Ｐ型エミッタ領域、１９…Ｐ型コレクタ
領域、２０…Ｎ+ 型エミッタ領域、２１…Ｎ+ 型コレク
タコンタクト領域、２２…Ｎ+ 型ベースコンタクト領
域、２３…トレンチ溝、２４…Ｎ+ 型コレクタ埋め込み
層、２５…Ｎ型コレクタ領域、２６…Ｎ+ 型ベース埋め
込み層、２７…Ｎ型ベース領域、２８…ＡＳＳＧ膜、２
９…Ｎ+ 型コレクタプラグ層、３０…Ｎ+ 型ベースプラ
グ層、３１Ｅ、３１Ｂ、３１Ｃ、３２Ｅ、３２Ｂ、３２
Ｃ…電極窓、３３Ｅ…エミッタ電極、３３Ｂ…ベース電
極、３３Ｃ…コレクタ電極、３４Ｅ…エミッタ電極、３
４Ｂ…ベース電極、３４Ｃ…コレクタ電極、３５…高耐
圧Ｖ−ＮＰＮトランジスタ、３６…高耐圧Ｌ−ＰＮＰト
ランジスタ、４１…支持基板、４２…Ｎ型シリコン基
板、４３…埋め込み用シリコン酸化膜、４４…Ｎ型活性
層、４５…Ｎ+ 型コレクタコレクタ埋め込み層、４６…
Ｐ+ 型コレクタコレクタ埋め込み層、４７…シリコン酸
化膜、４８…Ｐ型コレクタ領域、４９…Ｎ型コレクタ領
域、５０…Ｐ型ベース領域、５１…Ｎ型ベース領域、５
２…Ｎ+ 型エミッタ領域、５３…Ｎ+ 型コレクタコンタ
クト領域、５４…Ｐ+ 型エミッタ領域、５５…Ｐ+ 型コ
レクタコンタクト領域、５６…トレンチ溝、５７…ＢＳ
Ｇ膜、５８…ＡＳＳＧ膜、５９…Ｎ+ 型コレクタプラグ
層、６０…Ｐ+ 型コレクタプラグ層、６１Ｅ、６１Ｂ、
６１Ｃ、６２Ｅ、６２Ｂ、６２Ｃ…電極窓、６３Ｅ…エ
ミッタ電極、６３Ｂ…ベース電極、６３Ｃ…コレクタ電
極、６４Ｅ…エミッタ電極、６４Ｂ…ベース電極、６４
Ｃ…コレクタ電極、６５…高耐圧Ｖ−ＮＰＮトランジス
タ、６６…高耐圧Ｖ−ＰＮＰトランジスタ、７１…支持
基板、７２…埋め込み用シリコン酸化膜、７３…Ｎ+ 型
ドレイン埋め込み層、７４…Ｎ型活性層、７５…シリコ
ン酸化膜、７６…ゲート電極、７７…Ｐ型ボディ領域、
７８…Ｎ+ 型ソース領域、７９…Ｎ+ 型ドレインコンタ
クト領域、８０…Ｐ+ 型ボディコンタクト領域、８１…
トレンチ溝、８２…ＡＳＳＧ膜、８３…Ｎ+ 型ドレイン
プラグ層、８４Ｓ、８４Ｄ…電極窓、８５Ｓ…ソース電
極、８５Ｄ…ドレイン電極、８６…ＶＤ−ＭＯＳトラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/72 21/331 29/78 ３０１Ｘ 29/73 29/78
Claims (16)
- 【請求項１】 支持基板と、 前記支持基板上に埋め込み絶縁膜を介して形成された第
１導電型の高濃度埋め込み層と、 前記高濃度埋め込み層上に形成された第１導電型の活性
層と、 前記活性層及び前記高濃度埋め込み層に開口され、前記
埋め込み絶縁膜に達する素子分離用のトレンチ溝と、 前記トレンチ溝内に充填された第１導電型の不純物を含
有する絶縁膜と、 前記トレンチ溝内の前記絶縁膜に隣接する前記活性層に
形成され、前記高濃度埋め込み層から前記活性層表面に
至る第１導電型の高濃度プラグ層と、 を有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記活性層が、コレクタ領域であり、 前記高濃度埋め込み層が、高濃度コレクタ埋め込み層で
あり、 前記高濃度プラグ層が、高濃度コレクタプラグ層であ
り、 前記コレクタ領域表面に形成された第２導電型のベース
領域と、前記ベース領域表面に形成された第１導電型の
エミッタ領域と、を有していることを特徴とする半導体
装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記活性層が、ベース領域であり、 前記高濃度埋め込み層が、高濃度ベース埋め込み層であ
り、 前記高濃度プラグ層が、高濃度ベースプラグ層であり、 前記ベース領域表面に形成された第２導電型のエミッタ
領域と、前記ベース領域表面に形成された第２導電型の
コレクタ領域と、を有していることを特徴とする半導体
装置。 - 【請求項４】 請求項１記載の半導体装置において、 前記高濃度埋め込み層が、高濃度ドレイン埋め込み層で
あり、 前記高濃度プラグ層が、高濃度ドレインプラグ層であ
り、 前記活性層表面にリング状に形成された第２導電型のボ
ディ領域と、前記ボディ領域表面にリング状に形成され
た第１導電型のソース領域と、前記ソース領域に囲まれ
た前記ボディ領域及び前記活性層上にゲート絶縁膜を介
して形成されたゲート電極と、を有していることを特徴
とする半導体装置。 - 【請求項５】 支持基板上に、埋め込み絶縁膜を介し
て、第１導電型の高濃度埋め込み層及び第１導電型の活
性層を順に積層して形成する第１の工程と、 前記活性層及び前記高濃度埋め込み層に、前記埋め込み
絶縁膜に達する素子分離用のトレンチ溝を開口する第２
の工程と、 前記トレンチ溝内に、第１導電型の不純物を含有する絶
縁膜を充填する第３の工程と、 前記絶縁膜に含有される第１導電型の不純物を隣接する
前記活性層に拡散して、前記高濃度埋め込み層から前記
活性層表面に至る第１導電型の高濃度プラグ層を形成す
る第４の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第１の工程が、半導体基板表面に第１導電型の不純
物を添加して高濃度埋め込み層を形成した後、前記半導
体基板の高濃度埋め込み層形成面を埋め込み絶縁膜を介
して支持基板上に貼り合わせ、続いて前記半導体基板を
露出している裏面から研磨して前記高濃度埋め込み層に
隣接する部分を活性層として残存させる工程であること
を特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５記載の半導体装置の製造方法に
おいて、 前記第１の工程が、半導体基板を埋め込み絶縁膜を介し
て支持基板上に貼り合わせた後、前記半導体基板を露出
している裏面から研磨し、前記半導体基板の残存する部
分に第１導電型の不純物を添加して高濃度埋め込み層を
形成し、続いて前記高濃度埋め込み層上に活性層をエピ
タキシャル成長させる工程であることを特徴とする半導
体装置の製造方法。 - 【請求項８】 請求項５記載の半導体装置の製造方法に
おいて、 前記活性層が、コレクタ領域であり、 前記高濃度埋め込み層が、高濃度コレクタ埋め込み層で
あり、 前記高濃度プラグ層が、高濃度コレクタプラグ層であ
り、 前記第１の工程の後、前記コレクタ領域表面に第２導電
型の不純物を選択的に添加して第２導電型のベース領域
を形成する工程と、前記ベース領域表面に第１導電型の
不純物を選択的に添加して第１導電型のエミッタ領域を
形成する工程と、を有していることを特徴とする半導体
装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記エミッタ領域を形成する工程が、同時に、前記コレ
クタ領域表面に第１導電型の不純物を選択的に添加して
第１導電型の高濃度コレクタコンタクト領域を形成する
工程であり、 前記第４の工程が、前記絶縁膜に含有される第１導電型
の不純物を隣接する前記コレクタ領域に拡散して、前記
高濃度コレクタ埋め込み層から前記コレクタ領域表面の
前記高濃度コレクタコンタクト領域に至る第１導電型の
高濃度コレクタプラグ層を形成する工程であることを特
徴とする半導体装置の製造方法。 - 【請求項１０】 請求項５記載の半導体装置の製造方法
において、 前記活性層が、ベース領域であり、 前記高濃度埋め込み層が、高濃度ベース埋め込み層であ
り、 前記高濃度プラグ層が、高濃度ベースプラグ層である前
記第１の工程の後、前記ベース領域表面に第２導電型の
不純物を選択的に添加して第２導電型のエミッタ領域及
びコレクタ領域をそれぞれ形成する工程を有しているこ
とを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 前記第１の工程の後、前記ベース領域表面に第１導電型
の不純物を選択的に添加して第１導電型の高濃度ベース
コンタクト領域を形成する工程を有し、 前記第４の工程が、前記絶縁膜に含有される第１導電型
の不純物を隣接する前記ベース領域に拡散して、前記高
濃度ベース埋め込み層から前記ベース領域表面の前記高
濃度ベースコンタクト領域に至る第１導電型の高濃度ベ
ースプラグ層を形成する工程であることを特徴とする半
導体装置の製造方法。 - 【請求項１２】 請求項５記載の半導体装置の製造方法
において、 前記高濃度埋め込み層が、高濃度ドレイン埋め込み層で
あり、 前記高濃度プラグ層が、高濃度ドレインプラグ層であ
り、 前記第１の工程の後、前記活性層上にゲート絶縁膜を介
してゲート電極を形成する工程と、前記ゲート電極の周
囲の前記活性層表面に第２導電型の不純物を選択的に添
加して第２導電型のボディ領域をリング状に形成する工
程と、前記ボディ領域表面に第１導電型の不純物を選択
的に添加して第１導電型のソース領域をリング状に形成
する工程と、を有していることを特徴とする半導体装置
の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 前記ソース領域を形成する工程が、同時に、前記活性層
表面に第１導電型の不純物を選択的に添加して第１導電
型の高濃度ドレインコンタクト領域を形成する工程であ
り、 前記第４の工程が、前記絶縁膜に含有される第１導電型
の不純物を隣接する前記活性層に拡散して、前記高濃度
ドレイン埋め込み層から前記活性層表面の前記高濃度ド
レインコンタクト領域に至る第１導電型の高濃度ドレイ
ンプラグ層を形成する工程であることを特徴とする半導
体装置の製造方法。 - 【請求項１４】 支持基板上に埋め込み絶縁膜を介して
半導体基板を貼り合わせる第１の工程と、 前記半導体基板を露出している裏面から研磨した後、前
記半導体基板の残存する部分に第１導電型の不純物及び
第２導電型の不純物をそれぞれ選択的に添加して第１導
電型の第１の高濃度埋め込み層及び第２導電型の第２の
高濃度埋め込み層を形成する第２の工程と、 前記第１及び第２の高濃度埋め込み層上に、第１導電型
のエピタキシャル成長層を形成した後、前記第２の高濃
度埋め込み層上の前記エピタキシャル成長層に第２導電
型の不純物を選択的に添加して、前記第２の高濃度埋め
込み層に達する第２導電型の第２の活性層を形成すると
共に、残余の前記第１の高濃度埋め込み層上の前記エピ
タキシャル成長層を第１の活性層とする第３の工程と、 前記第１の活性層及び前記第１の高濃度埋め込み層並び
に前記第２の活性層及び前記第２の高濃度埋め込み層
に、前記埋め込み絶縁膜に達する素子分離用の第１及び
第２のトレンチ溝をそれぞれ開口する第４の工程と、 前記第１のトレンチ溝内に、第１導電型の不純物を含有
する第１の絶縁膜を充填すると共に、前記第２のトレン
チ溝内に、第２導電型の不純物を含有する第２の絶縁膜
を充填する第５の工程と、 前記第１の絶縁膜に含有される第１導電型の不純物を隣
接する前記第１の活性層に拡散して、前記第１の高濃度
埋め込み層から前記第１の活性層表面に至る第１導電型
の第１の高濃度プラグ層を形成すると共に、前記第２の
絶縁膜に含有される第２導電型の不純物を隣接する前記
第２の活性層に拡散して、前記第２の高濃度埋め込み層
から前記第２の活性層表面に至る第２導電型の第２の高
濃度プラグ層を形成する第６の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項１５】 請求項１４記載の半導体装置の製造方
法において、 前記第１及び第２の活性層が、それぞれ第１及び第２の
コレクタ領域であり、 前記第１及び第２の高濃度埋め込み層が、それぞれ第１
及び第２の高濃度コレクタ埋め込み層であり、 前記第１及び第２の高濃度プラグ層が、それぞれ第１及
び第２の高濃度コレクタプラグ層であり、 前記第３の工程の後、前記第１のコレクタ領域表面に第
２導電型の不純物を選択的に添加して第２導電型の第１
のベース領域を形成する工程と、前記第２のコレクタ領
域表面に第１導電型の不純物を選択的に添加して第１導
電型の第２のベース領域を形成する工程と、前記第１の
ベース領域表面に第１導電型の不純物を選択的に添加し
て第１導電型の第１のエミッタ領域を形成する工程と、
前記第２のベース領域表面に第２導電型の不純物を選択
的に添加して第２導電型の第２のエミッタ領域を形成す
る工程と、を有していることを特徴とする半導体装置の
製造方法。 - 【請求項１６】 請求項１５記載の半導体装置の製造方
法において、 前記第１のエミッタ領域を形成する工程が、同時に、前
記第１のコレクタ領域表面に第１導電型の不純物を選択
的に添加して第１導電型の第１の高濃度コレクタコンタ
クト領域を形成する工程であり、 前記第２のエミッタ領域を形成する工程が、同時に、前
記第２のコレクタ領域表面に第２導電型の不純物を選択
的に添加して第２導電型の第２の高濃度コレクタコンタ
クト領域を形成する工程であり、 前記第６の工程が、前記第１の絶縁膜に含有される第１
導電型の不純物を隣接する前記第１のコレクタ領域に拡
散して、前記第１の高濃度コレクタ埋め込み層から前記
第１のコレクタ領域表面の前記第１の高濃度コレクタコ
ンタクト領域に至る第１導電型の第１の高濃度プラグ層
を形成すると共に、前記第２の絶縁膜に含有される第２
導電型の不純物を隣接する前記第２のコレクタ領域に拡
散して、前記第２の高濃度埋コレクタ埋め込み層から前
記第２のコレクタ領域表面の前記第２の高濃度コレクタ
コンタクト領域に至る第２導電型の第２の高濃度プラグ
層を形成する工程であることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10072261A JPH11274312A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10072261A JPH11274312A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274312A true JPH11274312A (ja) | 1999-10-08 |
Family
ID=13484177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10072261A Pending JPH11274312A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274312A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103793A (ja) * | 2002-09-09 | 2004-04-02 | Denso Corp | 半導体装置およびその製造方法 |
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| KR101259895B1 (ko) | 2011-12-29 | 2013-05-02 | 주식회사 동부하이텍 | 횡형 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법 |
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-
1998
- 1998-03-20 JP JP10072261A patent/JPH11274312A/ja active Pending
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