JP2012009645A

JP2012009645A - 半導体装置及びその製造方法

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Publication number: JP2012009645A
Application number: JP2010144603A
Authority: JP
Inventors: Mitsuru Soma; 充相馬
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2010-06-25
Filing date: 2010-06-25
Publication date: 2012-01-12

Abstract

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。
【選択図】図１

Description

本発明は、ＰＮ接合分離された半導体基板に形成された横型ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｔｏｒ）及びその制御回路等を内蔵する半導体装置及びその製造方法に関するものである。

半導体装置に使用される素子分離法としては、従来からＰＮ接合分離法が知られているが、高耐圧デバイスを包含する半導体装置においては、寄生サイリスタによるラッチアップ現象で半導体装置の破壊や誤動作を起こしにくい等の観点から誘電体分離構造が採用されている。

通常、誘電体分離構造としてＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板が採用される。誘電体分離層１０４により分離されたＩＧＢＴ形成領域１００に横型ＩＧＢＴを、制御回路等形成領域２００に制御回路・ドライブ回路等が形成される半導体装置について図５に基づいて簡単に説明する。

ＳＯＩ基板のＳ（Ｓｉｌｉｃｏｎ）層となるＮ型半導体基板１０３がＩ（Ｉｎｓｕｌａｔｏｒ）層となる埋め込み絶縁膜１０２を介して支持基板である半導体基板１０１に貼り合わされる。埋め込み絶縁膜１０２は両半導体基板を高温炉中で熱酸化等することにより形成される。両ウエハの貼り合わせは、両ウエハの埋め込み絶縁膜１０２が形成された面を接着させ高温炉中で熱処理することにより行われる。

次に、デバイス素子形成用のＮ型半導体基板１０３を所定の研削工程及びエッチング工程で所定の膜厚になるまで薄膜化処理を行う。所定の膜厚からなる高耐圧品用のＮ型半導体基板１０３の場合は必ずしも研削等を行う必要はない。

次に、Ｎ型半導体基板１０３の表面から埋め込み絶縁膜１０２の表面まで延在するトレンチを所定のフォトエッチング工程を経ることにより形成する。通常、エッチングは異方性ドライエッチングが採用される。次にトレンチの底面からその内壁を経てＮ型半導体基板１０３の表面まで延在する側壁絶縁膜１０４ａを形成する。

その後、トレンチ内を含む側壁絶縁膜１０４ａ上にポリシリコン膜１０４ｂを所定の減圧ＣＶＤ法等により形成する。次に、ポリシリコン膜１０４ｂを所定の方法でエッチバックすることによりトレンチ内に側壁絶縁膜１０４ａを介してポリシリコン膜１０４ｂが埋め込まれた誘電体分離層１０４が形成される。誘電体分離層１０４により、Ｎ型半導体基板１０３はＩＧＢＴ形成領域１００と制御回路等形成領域２００に分離される。

次に、ＩＧＢＴ形成領域１００のＮ型半導体基板１０３にＰ型ベース層１０５及びＮ型バッファ層１０６を、それぞれボロン（Ｂ）、リン（Ｐ）を所定の方法でイオン注入等することにより形成する。つぎに、ゲート絶縁膜１０７を形成し、該ゲート絶縁膜１０７を介してＰ型ベース層１０５上をＮ型半導体基板１０３上まで延在するゲート電極１０８を形成する。

その後、ゲート電極１０８とセルフアラインして、Ｐ型ベース層１０５にＮ＋型エミッタ層１０９を、砒素（Ａｓ）等を所定の方法でイオン注入することにより形成する。また、Ｎ型バッファ層１０６にボロン（Ｂ）等を所定の方法でイオン注入して、Ｐ＋型コレクタ層１１０を形成する。

つぎに、Ｐ＋型コレクタ層１１０と接続するコレクタ電極Ｃ、Ｎ＋型エミッタ層１０９と接続するエミッタ電極Ｅ、ゲート電極１０８と接続するゲート引き出し電極Ｇを形成することによりＳＯＩ基板上にＩＧＢＴが形成される。制御回路等形成領域２００にも必要なデバイス素子を所定の方法で形成することにより半導体装置が形成される。

係る半導体装置のＩＧＢＴ形成領域１００と制御回路等形成領域２００は、それぞれ誘電体分離層１０４と埋め込み絶縁膜１０２で囲まれ、支持基板としての半導体基板１０１の上に半導体基板１０１とは絶縁された状態で形成される。従って、ＩＧＢＴがオン動作状態のときＰ＋型コレクタ層からＮ型ドリフト層となるＮ型半導体基板１０３に注入された正孔が支持基板となる半導体基板１０１や制御回路等形成領域２００に流出することがなく高い導電変調効果を維持することができる。

また、各デバイス形成領域が誘電体分離層１０４と埋め込み絶縁膜１０２で取り囲まれ絶縁されているため半導体基板１０１との間で寄生バイポーラトランジスタを形成することも無く、制御回路等形成領域２００に形成されたＣＭＯＳトランジスタが半導体基板１０１を介して寄生サイリスタ、寄生バイポーラトランジスタを構成すること等もないので安定した半導体装置が形成できる。

係るＳＯＩ基板に形成された横型ＩＧＢＴ及びその制御回路等を内蔵した半導体装置については以下の特許文献１及び特許文献２に開示されている。

特開平７−４５６９９号公報特開２００５−６４４７２号公報

特許文献１等のＳＯＩ基板に形成されたＩＧＢＴとその制御回路等を内蔵した半導体装置は上述のように優れた特徴を有している。しかしながら、Ｎ型半導体基板１０３と支持基板となる半導体基板１０１を貼り合わせる工程、Ｎ型半導体基板１０３の研削工程、及びトレンチ等からなる誘電体分離層１０４の形成工程が必要であり、全体として工程が複雑になる。

そこで、ＩＧＢＴとその制御回路等を内蔵した半導体装置を寄生バイポーラトランジスタ動作という弊害を発生させることなく、従来技術であるＰＮ接合分離法を採用して誘電体分離法より簡単な工程で実現することが課題となる。

本発明の半導体装置は、ＩＧＢＴ形成領域と制御回路等形成領域がＰＮ接合分離された半導体装置であって、第１導電型の半導体基板と、前記半導体基板上に第１層から順次多層に形成された第２導電型のエピタキシャル層と、前記ＩＧＢＴ形成領域の前記半導体基板内から前記エピタキシャル層の内の第１層エピタキシャル層内に延在する第２導電型の埋め込みガード層と、前記埋め込みガード層の端部と接続され前記エピタキシャル層の表面まで延在する第２導電型のガードリングと、前記埋め込みガード層と前記ガードリングで囲まれた第２導電型のドリフト層と、前記ドリフト層に形成された第１導電型のベース層及び第２導電型のバッファ層と、前記ベース層に形成された第２導電型のエミッタ層と、前記エミッタ層の端部からゲート絶縁膜を介して前記ベース層上を前記ドリフト層まで延在するゲート電極と、前記バッファ層に形成された第１導電型のコレクタ層と、を具備することを特徴とする。

また、本発明の半導体装置は、前記ガードリングと接続された前記コレクタ層と前記ＩＧＢＴ形成領域の中央部に形成された前記エミッタ層とを具備することを特徴とする。

また、本発明の半導体装置は、前記ガードリングの近傍に形成された前記ベース層及び前記エミッタ層と前記ＩＧＢＴ形成領域の中央部に形成された前記コレクタ層とを具備することを特徴とする。

また、本発明の半導体装置は、多層からなる前記エピタキシャル層の各層に形成されたガードリング部分及び最上層の前記エピタキシャル層の表面から形成されたガードリング部分の全体が一体として接続された前記ガードリングを具備することを特徴とする。

また、本発明の半導体装置は、前記エピタキシャル層の表面から前記埋め込みガード層の端部まで延在するトレンチの側壁に形成された埋め込み拡散層からなる前記ガードリングを具備することを特徴とする。

また、本発明の半導体装置は、前記ＩＧＢＴ形成領域の前記埋め込みガード層及び前記ガードリングと同時に前記制御回路等形成領域に形成された第２導電型の埋め込み層上の前記エピタキシャル層にＣＭＯＳトランジスタを具備することを特徴とする。

また、本発明の半導体装置の製造方法は、ＩＧＢＴ形成領域と制御回路等形成領域がＰＮ接合分離された半導体装置であって、第１導電型の半導体基板を準備する工程と、前記半導体基板上に第１層から順次多層に第２導電型のエピタキシャル層を形成する工程と、前記ＩＧＢＴ形成領域の前記半導体基板内から前記エピタキシャル層の内の第１層エピタキシャル層内に延在する第２導電型の埋め込みガード層を形成する工程と、前記埋め込みガード層の端部と接続され前記エピタキシャル層の表面まで延在する第２導電型のガードリングを形成する工程と、前記埋め込みガード層と前記ガードリングで囲まれた第２導電型のドリフト層を形成する工程と、前記ドリフト層に第１導電型のベース層及び第２導電型のバッファ層を形成する工程と、前記ベース層に第２導電型のエミッタ層を形成する工程と、前記エミッタ層の端部からゲート絶縁膜を介して前記ベース上を前記ドリフト層上まで延在するゲート電極を形成する工程と、前記バッファ層に第１導電型のコレクタ層を形成する工程と、を有することを特徴とする。

また、本発明の半導体装置の製造方法は、前記コレクタ層を前記ガードリングと接続し、前記エミッタ層を前記ＩＧＢＴ形成領域の中央部に配置し形成することを特徴とする。

また、本発明の半導体装置の製造方法は、前記ベース層及び前記エミッタ層を前記ガードリングの近傍に形成し、前記コレクタ層を前記ＩＧＢＴ形成領域の中央部に形成することを特徴とする。

また、本発明の半導体装置の製造方法は、前記制御回路等形成領域のＣＭＯＳトランジスタを前記ＩＧＢＴ形成領域の前記埋め込みガード層及び前記ガードリングと同時に形成した第２導電型の埋め込み層上の前記エピタキシャル層に形成することを特徴とする。

本発明の半導体装置及びその製造方法によれば、誘電体分離法に代えて、従来のＰＮ接合分離法を採用することにより、より安価にＩＧＢＴ及びその制御回路等を内蔵した高品質の半導体装置を実現することができる。

本発明の第１の実施形態における半導体装置及びその製造方法を示す断面図である。本発明の第２の実施形態における半導体装置及びその製造方法を示す断面図である。本発明の第３の実施形態における半導体装置及びその製造方法を示す断面図である。本発明の第１乃至第３の実施形態における制御回路等形成領域のＣＭＯＳトランジスタのラッチアップが阻止されることを示す半導体装置の断面図である。従来の半導体装置及びその製造方法を示す断面図である。

［第１の実施形態］
本発明の第１の実施形態について図１に基づいて説明する。図１は本実施形態における半導体装置及びその製造方法を示す断面図である。Ｐ型半導体基板１上にＮ型エピタキシャル層３等が形成される。該Ｎ型エピタキシャル層３等は本実施形態では５層からなり、最下層がＮ型エピタキシャル層３で最上層がＮ型エピタキシャル層７になる。両Ｎ型エピタキシャル層３、７の間の３層からなるＮ型エピタキシャル層は表示を省略している。

Ｎ型エピタキシャル層３等は、該Ｎ型エピタキシャル３等の表面からＰ型半導体基板１の内部まで延在するＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離される。制御回路等形成領域４０は、ＩＧＢＴの制御回路を含む領域である。Ｐ＋型分離層１３等は多段からなり、本実施形態では最下段からＰ＋型埋め込み分離層１０、Ｐ＋型埋め込み分離層１１、Ｐ＋型埋め込み分離層１２の順に最上段のＰ＋型分離層１３まで連結して構成される。

ＩＧＢＴ形成領域５０ではＮ型エピタキシャル層３からＰ型半導体基板１内まで延在するＮ＋型埋め込みガード層２が形成される。また、該Ｎ＋型埋め込みガード層２の端部と接続しＮ型エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等が形成される。Ｎ＋型ガードリング９等も多段からなり、本実施形態では最下段からＮ＋型ガードリング４、Ｎ＋型ガードリング５、Ｎ＋型ガードリング６、Ｎ＋型ガードリング８、Ｎ＋型ガードリング９の順に最上層のＮ型エピタキシャル層７の表面まで延在する。

Ｎ＋型埋め込みガード層２とＮ＋型ガードリング９等で囲まれた領域のＮ型エピタキシャル層３等はＩＧＢＴのＮ型ドリフト層３ａを構成する。Ｎ型ドリフト層３ａの表面にＰ型ベース層１４及びＮ型バッファ層１６が形成される。また、Ｐ型ベース層１４にはＮ＋型エミッタ層１９が、Ｎ型バッファ層１６にはＰ＋型コレクタ層２０が形成される。

Ｐ＋型コレクタ層２０はＮ＋型ガードリング９と接続される。また、Ｐ型ベース層１４上にはＮ＋型エミッタ層１９の端部からＮ型ドリフト層３ａ上までゲート絶縁膜１７を介して延在するゲート電極１８が形成される。

係る構成のＩＧＢＴのゲート電極１８に正電圧が印加されるとゲート電極１８直下のＰ型ベース層１４表面にＮ型反転層であるチャネルが形成される。チャネル層には接地電位のＮ＋型エミッタ層１９から電子電流が流れ込みＮ型ドリフト層３ａへと流れ出る。Ｎ型ドリフト層３ａに流れ込んだ電子電流は主にＮ型ドリフト層３ａの表面をＰ＋型コレクタ層２０に向かって流れる。一部はＮ型ドリフト層３ａからＮ＋型埋め込みガード層２に流入し、Ｎ＋型ガードリング９等を経由してＰ＋型コレクタ層２０に向かう。

一方、正電圧が印加されたＰ＋型コレクタ層２０からは、Ｎ型ドリフト層３ａに向かって電子電流に応じた正孔が注入される。正孔の一部はＮ＋型ガードリング９等にも注入されるが、主としてＮ型ドリフト層３ａの表面を一部はＮ型ドリフト層３ａの内部に向かって拡散しながらＰ型ベース層１４方向に向かって流れる。

Ｐ型ベース層１４の周辺に集結した正孔の一部はＮ型ドリフト層３ａ内に拡散する。Ｎ型ドリフト層３ａ内に拡散した正孔はＮ＋型埋め込みガード層２やＮ＋型ガードリング９等まで到達するとＮ＋型埋め込みガード層２等の正孔に対する障壁効果によりそれ以上の進行を阻止される。その結果、正孔はＮ＋型埋め込みガード層２やＮ＋型ガードリング層９等の外側のＰ型半導体基板１やＰ＋型分離層１３等に侵入することができない。

Ｐ型半導体基板１やＰ＋型分離層１３等に正孔が浸入できないため、正孔の浸入によりＰ型半導体基板１に電位勾配が発生しないし、Ｐ＋型分離層１３等を経由し制御回路等形成領域４０に流れる正孔により制御回路等形成領域４０内に電位勾配を発生することもない。従って、制御回路等形成領域４０内のＣＭＯＳトランジスタが寄生バイポーラトランジスタ動作によりラッチアップすることを防止することができる。

なお、図４に、制御回路等形成領域４０に形成されたデバイス素子であるＣＭＯＳトランジスタがラッチアップする例、及びＮ＋型埋め込み層２ａ等を形成することにより係るラッチアップが阻止される理由を示している。寄生トランジスタの例として寄生ＰＮＰトランジスタ４３、寄生ＮＰＮトランジスタ４４、寄生ＰＮＰトランジスタ４５が示される。

Ｎ＋型埋め込み層２ａ等が存在しない場合、ＩＧＢＴからＰ型半導体基板１にリーク電流が流れる等してＰ型半導体基板１の電位が上昇する場合がある。その結果、Ｐ型半導体基板１の電位がＮ型エピタキシャル層７の電位より高くなった場合、Ｐ型半導体基板１をエミッタ、Ｎ型エピタキシャル層７をベース、Ｐウエル層２１をコレクタ層とする寄生ＰＮＰトランジスタがオンする。

該寄生ＰＮＰトランジスタのコレクタ電流はＰ型ウエル層２１内をＰ＋型コンタクト層２７に向かって流れるがそのときＰ型ウエル層２１に電位勾配が生じる。このとき、オン状態のＮＭＯＳトランジスタ４１のＮ＋型ドレイン層２６の電位は接地電位のＮ＋型ソース層２５と略同電位なのでＮ＋型ドレイン層２６をエミッタ、Ｐ型ウエル層２１をベース、Ｎ型ウエル層２２をコレクタとする寄生ＮＰＮトランジスタ４４がオンする。

該寄生ＮＰＮトランジスタ４４へＰＭＯＳトランジスタ４２のＮ＋型コンタクト層３０からコレクタ電流が流れ込む。その結果Ｎ型ウエル層２２に電位勾配が生じる。オン状態のＰＭＯＳトランジスタ４２のＰ＋型ドレイン層２８の電位はＰ＋型ソース層２９の電位と略同電位のＶ_ＤなのでＮ型ウエル層２２の電位より高くなる。その結果、Ｐ＋型ドレイン層２８をエミッタ、Ｎ型ウエル層２２をベース、Ｐ型ウエル層２１をコレクタとする寄生ＰＮＰトランジスタ４５がオンする。

寄生ＰＮＰトランジスタ４５のコレクタ電流は寄生ＮＰＮトランジスタ４４のベース電流となり、該ベース電流が増加するので寄生ＮＰＮトランジスタ４４のコレクタ電流が増加する。その結果、Ｎ型ウエル層２２内の電位勾配が更に増加し寄生ＰＮＰトランジスタ４５のコレクタ電流を更に増加させることになる。このサイクルが繰り返される結果、寄生ＮＰＮトランジスタ４４と寄生ＰＮＰトランジスタ４５からなる寄生サイリスタがオン状態になりＣＭＯＳトランジスタがラッチアップし誤動作、破壊に至る。

それに対して、本実施形態では、ＩＧＢＴをＮ＋型埋め込みガード層２とＮ＋型ガードリング層９等で囲まれた領域のＮ型エピタキシャル層３等に形成することにより、ＩＧＢＴ形成領域５０からＰ型半導体基板１や制御回路等形成領域４０への正孔によるリーク電流を防ぎＣＭＯＳトランジスタのラッチアップを阻止等している。このようにＩＧＢＴをＮ＋型埋め込みガード層２等で取り囲むことにより、通常のＰＮ接合分離法で高信頼性の半導体装置を実現したのが本実施形態の特徴である。

但し、Ｐ型半導体基板１の電位を上げるのはＩＧＢＴ形成領域５０からのリーク電流以外に、ＩＧＢＴのコレクタ−エミッタ間の配線インダクタンスや抵抗間にＩＧＢＴのスイッチングによるオンオフ時等の電流により生じる電位差等が原因となる場合がある。それに対して図１に示すように、ＩＧＢＴ形成領域５０にＮ＋型ガードリング層９等を形成するとき同時にＣＭＯＳトランジスタのＮ型ウエル層２２やＰ型ウエル層２１が形成されるＮ型エピタキシャル層７の一部を除く、その下層のＮ型エピタキシャル層３等にＮ＋型埋め込み層２ａ等を形成する。

これにより、図４に示すように寄生ＰＮＰトランジスタ４３のエミッタとベースがＮ＋型埋め込み層２ａ等で構成される低抵抗４６で接続される。従って、エミッタ−ベース間電圧が低くなり寄生ＰＮＰトランジスタ４３がオンすることを阻止することができ、結果的にＣＭＯＳトランジスタのラッチアップを防止することができる。

本実施形態の半導体装置の製造方法について図１に基づいて以下に説明する。本実施形態の特徴は、前述したように、ＳＯＩ基板を利用せず、通常のＰ型半導体基板１にＰＮ接合分離法で分離したＩＧＢＴ形成領域５０と制御回路等形成領域４０を形成したこと、及びＩＧＢＴをＩＧＢＴ形成領域５０に形成されたＮ＋型埋め込みガード層２とＮ＋型ガードリング９等で囲まれた領域のＮ型エピタキシャル層３等に形成したことである。

従って、以降の説明はＮ＋型埋め込みガード層２とＮ＋型ガードリング９等、及びＰ＋型分離層１３等の形成方法を中心に記述する。先ず、Ｎ＋型埋め込みガード層２やＮ＋型埋め込み層２ａを形成するため、Ｐ型半導体基板１を準備し、該Ｐ型半導体基板１の各デバイス形成領域の所定の領域にアンチモン（Ｓｂ）を所定のイオン注入法やアンチモンドープ塗布膜法によりデポする。また、各デバイス形成領域を分離するため、Ｐ型半導体基板１の所定の領域にＰ＋型埋め込み分離層１０を形成するためボロン（Ｂ）を所定のイオン注入法等によりデポする。

次に、Ｎ型エピタキシャル層３をアンチモン（Ｓｂ）等がデポされたＰ型半導体基板１上に堆積する。次に、Ｎ型エピタキシャル層３にＮ＋型ガードリング４とＮ＋型埋め込み層４ａを形成するためアンチモン（Ｓｂ）を所定のイオン注入法やアンチモンドープ塗布膜法によりデポする。この場合、Ｎ＋型ガードリング４はＮ＋型埋め込みガード層２の端部上に、Ｎ＋型埋め込み層４ａはＮ＋型埋め込み層２ａ上に形成する。

同様に、次々とＮ型エピタキシャル層の堆積とＮ＋型ガードリング５等やＮ＋型埋め込み層５ａ等のデポを行う。本実施形態では５層からなるＮ型エピタキシャル層を形成しており最上層のＮ型エピタキシャル層７を堆積した後、該Ｎ型エピタキシャル層７の表面にＮ＋型ガードリング９やＮ＋型埋め込み層９ａをリン（Ｐ）等のイオン注入によりデポする。

Ｐ＋型埋め込み分離層１１等は同様にＰ＋型埋め込み分離層１０上のＮ型エピタキシャル層上に同様の方法でデポするが各Ｎ型エピタキシャル層上の全てに形成する必要はない。Ｎ＋型埋め込みガード層２を構成するアンチモン（Ｓｂ）に比しＰ＋型埋め込み層１１等を構成するボロン（Ｂ）は拡散係数が大きいからである。最後に、最上層のＮ型エピタキシャル層７の表面からボロン（Ｂ）等をイオン注入してＰ＋型分離層９ａをデポする。

次に上記処理がなされたＰ型半導体基板１を高温炉の中で熱処理することにより、先にデポされたアンチモン（Ｓｂ）、リン（Ｐ）、及びボロン（Ｂ）をＮ型エピタキシャル層３等内およびＰ型半導体基板１内に拡散させる。その結果、同図に示すようにＩＧＢＴ形成領域５０には本実施形態の特徴的構成であるＮ＋型埋め込みガード層２と連結し互いに連結したＮ＋型ガードリング９等が、制御回路等形成領域４０には互いに連結したＮ＋型埋め込み層９ａ等が形成される。また、同時にＩＧＢＴ形成領域５０と制御回路等形成領域４０を分離する互いに連結したＰ＋型分離層１３等が形成される。

ＩＧＢＴ形成領域５０のＮ＋型埋め込みガード層２及びＮ＋型ガードリング９等で囲まれたＮ型エピタキシャル層３等はＩＧＢＴのＮ型ドリフト層３ａを構成する。次に、Ｎ型ドリフト層３ａにＮ型バッファ層１６及びＰ型ベース層１４をそれぞれリン（Ｐ）やボロン（Ｂ）を所定の方法によりイオン注入等することにより形成する。Ｐ型ベース層１４形成時に、Ｐ＋型コレクタ層に高電圧が印加されたときＮ型ドリフト層３ａの表面に空乏層を拡げるためのＰ型フィールドリング層１５も形成する。

次にＰ型ベース層１４等を含むＮ型ドリフト層３ａの表面にゲート絶縁膜１７を形成し、Ｐ型ベース層１４上を該ゲート絶縁膜１７を介してＮ型ドリフト層３ａ上まで延在するゲート電極１８を形成する。ゲート電極１８はポリシリコン等をＣＶＤ法で堆積し所定のフォトエッチング工程を経ることにより形成される。

その後ゲート電極１８をマスクにセルフアラインで砒素（Ａｓ）をＰ型ウエル層１４にイオン注入してＮ＋型エミッタ層１９を形成する。Ｎ型バッファ層１６にはボロン（Ｂ）等をイオン注入してＰ＋型コレクタ層２０を形成する。Ｐ＋型コレクタ層２０はＮ＋型ガードリング９と接続される。

制御回路等形成領域４０には種々のデバイス素子が形成されるがＮＭＯＳトランジスタ４１とＰＭＯＳトランジスタ４２からなるＣＭＯＳトランジスタを例にして、図１に基づいて簡単にその製造方法を示す。

制御回路等形成領域４０には前述したように互いに連結されたＮ＋型埋め込み層９ａ等が形成され最上層のＮ型エピタキシャル層７を取り囲んでいる。なお、Ｎ＋型埋め込み層９ａは形成しなくとも良いし、Ｎ＋型埋め込み層２ａ、４ａ、５ａ、６ａも形成せずＮ＋型埋め込み層８ａのみ形成してもよい。該Ｎ型エピタキシャル層７にボロン（Ｂ）を所定の方法でイオン注入してＰ型ウエル層２１を、リン（Ｐ）をイオン注入してＮ型ウエル層２２を互いに隣接して形成する。

次にＰ型ウエル層２１等を含むＮ型エピタキシャル層７上にゲート絶縁膜２３を所定の方法で形成し、該ゲート絶縁膜２３上にゲート電極２４をＣＶＤ法により堆積されたポリシリコン等を所定の方法でフォトエッチングすることにより形成する。

次に、ゲート電極２４をマスクにしてセルフアラインでＮＭＯＳトランジスタ４１及びＰＭＯＳトランジスタ４２のそれぞれのＮ＋型ソース層２５、Ｎ＋型ドレイン層２６及びＰ＋型ソース層２８、Ｐ＋型ドレイン層２９をアンチモン（Ａｓ）やボロン（Ｂ）のイオン注入により形成する。また、ＮＭＯＳトランジスタ４１のＰ＋型コンタクト層２７、ＰＭＯＳトランジスタ４２のＮ＋型コンタクト層３０もそれぞれボロン（Ｂ）等やアンチモン（Ａｓ）のイオン注入により形成する。

次に、前述の処理がされたＰ型半導体基板１上に不図示の層間絶縁膜を所定のＣＶＤ法により形成し、所定のフォトエッチング工程を経て不図示のコンタクトホールを形成する。次にスパッタ法等により堆積された金属膜に所定のフォトエッチング処理を行うことにより、ＩＧＢＴには、Ｎ＋型エミッタ層１９と接続するエミッタ電極Ｅ、Ｐ＋型コレクタ層２０と接続するコレクタ電極Ｃを形成する。

また、同時にＣＭＯＳトランジスタには、ＮＭＯＳトランジスタ４１のＮ＋型ソース層２５及びＰ＋型コンタクト層２７と接続するソース電極Ｓ、Ｎ＋型ドレイン層２６と接続するドレイン電極Ｄ、及びＰＭＯＳトランジスタ４２のＰ＋型ソース層２９及びＮ＋型コンタクト層３０と接続するソース電極Ｓ、Ｐ＋型ドレイン層２８と接続するドレイン電極Ｄ、及び両トランジスタのゲート電極２４のそれぞれと接続するゲート引き出し電極Ｇを形成する。

最後に必要に応じて不図示の多層配線構造等を形成してからパッシベーション膜としてシリコンナイトライド（ＳｉＮ）膜等を形成することによりウエハ状態での本実施形態の半導体装置は完成する。

［第２の実施形態］
本発明の第２の実施形態について図２に基づいて説明する。図２は本実施形態の半導体装置及びその製造方法を示す断面図である。第１の実施形態との相違点はＮ＋型ガードリング９と接続されていたＰ＋型コレクタ層２０等がＩＧＢＴ形成領域５０の中心部に形成され、中心部にあったＮ＋型エミッタ層１９等がＮ＋型ガードリング９の近傍に形成されたことである。

第１の実施形態の場合、Ｐ＋型コレクタ層２０から注入される正孔の一部がＮ＋型ガードリング９等に流入しＮ＋型ガードリング９等やＮ＋型埋め込みガード層２からＰ型半導体基板１等に流出する恐れがある。それに対して本実施形態ではＰ＋型コレクタ層２０からＮ型ドリフト層３ａに注入される正孔はＮ型ドリフト層３ａの表面をＰ型ベース層１４方向に向かって進行する。即ち、Ｎ＋型ガードリング９等は正孔の進行経路とならない。

Ｐ型ベース層１４近傍に集結した高濃度の正孔がＮ型ドリフト層３ａの内部に向かって拡散したとしても、前述のようにＮ＋型ガードリング９等やＮ＋型埋め込みガード層２の正孔に対する障壁効果により、正孔がＰ型半導体基板１等に流出することが阻止される。

本実施形態の半導体装置の製造方法はフォトマスクのパターンを変更するだけで、それ以外は第１の実施形態と同様である。

［第３の実施形態］
本発明の第３の実施形態について図３に基づいて説明する。図３は本実施形態の半導体装置及びその製造方法を示す断面図である。第２の実施形態との相違点は、Ｎ＋型ガードリング９等が、Ｎ型エピタキシャル層３等の表面からＮ＋型埋め込みガード層２の端部まで延在するトレンチ４８の側壁に形成されたＮ＋型埋め込み拡散層４７等で構成されている点である。

Ｎ＋型埋め込み拡散層４７の底部はＮ＋型埋め込みガード層２と接続され、該Ｎ＋型埋め込みガード層２と共にＮ型エピタキシャル層３等を取り囲み、第１の実施形態と同様の効果を発揮している。

本実施形態の半導体装置の製造方法もＮ＋型ガードリング９等をＮ＋型埋め込み拡散層４７で形成した点が第１の実施形態と異なるだけで他の工程は同様である。Ｎ＋型埋め込み拡散層４７の形成方法について以下に説明する。先ず、Ｎ＋型埋め込みガード層２上にＮ＋型ガードリング４等を形成することなくＮ型エピタキシャル層３等を形成する。次にＮ型エピタキシャル層３等の表面からＮ＋型埋め込みガード層２の端部まで延在するトレンチ４８を不図示の絶縁膜等をマスクとして所定の異方性ドライエッチング等により形成する。

次に、トレンチ４８内及び前記絶縁膜等上全面にリンドープポリシリコンをＣＶＤ法により堆積する。この場合、ノンドープポリシリコンを堆積してから三塩化オキシリン（ＰＯＣｌ_３）等からリン（Ｐ）を拡散してリンドープポリシリコンを形成しても良い。その後、熱処理することによりトレンチ４８の側壁にＮ＋型埋め込みガード層２と接続する、リンドープポリシリコンを取り囲むＮ＋型埋め込み拡散層４７が形成される。

リンドープポリシリコン形成後の高温熱処理を行わず、主としてリンドープポリシリコンそのものによりＮ＋型ガードリング９等に代替しても良い。

なお、トレンチ４８の内壁に直接ＰＯＣｌ_３からリンを拡散してＮ＋型埋め込み拡散層４７を形成してからノンドープポリシリコンを堆積しても良い。その後所定のエッチバックによりポリシリコンをエッチングしてトレンチ４８内にポリシリコンが堆積された状態でのＮ＋型埋め込み拡散層４７が形成される。

制御回路等形成領域４０に形成されるＣＭＯＳトランジスタの構成も第１の実施形態と基本的には変わらない。図３ではＮ＋型埋め込み層８ａとＮ＋型埋め込み層９ａのみ記載している。この場合でも、前述した図４の寄生ＰＮＰトランジスタ４６のオンを防止することが可能でありＣＭＯＳトランジスタのラッチアップを阻止することができる。前述したように、Ｎ＋型埋め込み層９ａはなくとも良い。

なお、図３においてはＮ＋型埋め込み拡散層４７の近傍にＮ＋型エミッタ層１９等が形成され、ＩＧＢＴ形成領域５０の中央部にＰ＋型コレクタ層２０等が形成された第２の実施形態と同様の構成を示している。もちろん第１の実施形態と同様の構成をとっても構わない。

１Ｐ型半導体基板２Ｎ＋型埋め込みガード層３，７Ｎ型エピタキシャル層
３ａＮ型ドリフト層４，５，６，８，９Ｎ＋型ガードリング
２ａ，４ａ，５ａ，６ａ，８ａ，９ａＮ＋型埋め込み層
１０,１１,１２Ｐ＋型埋め込み分離層１３Ｐ＋型分離層
１４Ｐ型ベース層１５Ｐ型フィールドリング１６Ｎ型バッファ層
１７ゲート絶縁膜１８ゲート電極１９Ｎ＋型エミッタ層
２０Ｐ＋型コレクタ層２１Ｐ型ウエル層２２Ｎ型ウエル層
２３ゲート絶縁膜２４ゲート電極２５Ｎ＋型ソース層
２６Ｎ＋型ドレイン層２７Ｐ＋型コンタクト層２８Ｐ＋型ドレイン層
２９Ｐ＋型ソース層３０Ｎ＋型コンタクト層４０制御回路等形成領域
４１ＮＭＯＳトランジスタ４２ＰＭＯＳトランジスタ
４３寄生ＰＮＰトランジスタ４４寄生ＮＰＮトランジスタ
４５寄生ＰＮＰトランジスタ４６寄生低抵抗４７Ｎ＋型埋め込み拡散層
４８トレンチ５０ＩＧＢＴ形成領域
１００ＩＧＢＴ形成領域１０１半導体基板１０２埋め込み絶縁膜
１０３Ｎ型半導体基板１０４誘電体分離層１０４ａ側壁絶縁膜
１０４ｂポリシリコン膜１０５Ｐ型ベース層１０６Ｎ型バッファ層
１０７ゲート絶縁膜１０８ゲート電極１０９Ｎ＋型エミッタ層
１１０Ｐ＋型コレクタ層２００制御回路等形成領域

Claims

ＩＧＢＴ形成領域と制御回路等形成領域がＰＮ接合分離された半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板上に第１層から順次多層に形成された第２導電型のエピタキシャル層と、
前記ＩＧＢＴ形成領域の前記半導体基板内から前記エピタキシャル層の内の第１層エピタキシャル層内に延在する第２導電型の埋め込みガード層と、
前記埋め込みガード層の端部と接続され前記エピタキシャル層の表面まで延在する第２導電型のガードリングと、
前記埋め込みガード層と前記ガードリングで囲まれた第２導電型のドリフト層と、
前記ドリフト層に形成された第１導電型のベース層及び第２導電型のバッファ層と、
前記ベース層に形成された第２導電型のエミッタ層と、
前記エミッタ層の端部からゲート絶縁膜を介して前記ベース層上を前記ドリフト層まで延在するゲート電極と、
前記バッファ層に形成された第１導電型のコレクタ層と、を具備することを特徴とする半導体装置。
前記ガードリングと接続された前記コレクタ層と前記ＩＧＢＴ形成領域の中央部に形成された前記エミッタ層とを具備することを特徴とする請求項１に記載の半導体装置。
前記ガードリングの近傍に形成された前記ベース層及び前記エミッタ層と前記ＩＧＢＴ形成領域の中央部に形成された前記コレクタ層とを具備することを特徴とする請求項１に記載の半導体装置。
多層からなる前記エピタキシャル層の各層に形成されたガードリング部分及び最上層の前記エピタキシャル層の表面から形成されたガードリング部分の全体が一体として接続された前記ガードリングを具備することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
前記エピタキシャル層の表面から前記埋め込みガード層の端部まで延在するトレンチの側壁に形成された埋め込み拡散層からなる前記ガードリングを具備することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
前記ＩＧＢＴ形成領域の前記埋め込みガード層及び前記ガードリングと同時に前記制御回路等形成領域に形成された第２導電型の埋め込み層上の前記エピタキシャル層にＣＭＯＳトランジスタを具備することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
ＩＧＢＴ形成領域と制御回路等形成領域がＰＮ接合分離された半導体装置の製造方法であって、
第１導電型の半導体基板を準備する工程と、
前記半導体基板上に第１層から順次多層に第２導電型のエピタキシャル層を形成する工程と、
前記ＩＧＢＴ形成領域の前記半導体基板内から前記エピタキシャル層の内の第１層エピタキシャル層内に延在する第２導電型の埋め込みガード層を形成する工程と、
前記埋め込みガード層の端部と接続され前記エピタキシャル層の表面まで延在する第２導電型のガードリングを形成する工程と、
前記埋め込みガード層と前記ガードリングで囲まれた第２導電型のドリフト層を形成する工程と、
前記ドリフト層に第１導電型のベース層及び第２導電型のバッファ層を形成する工程と、
前記ベース層に第２導電型のエミッタ層を形成する工程と、
前記エミッタ層の端部からゲート絶縁膜を介して前記ベース上を前記ドリフト層上まで延在するゲート電極を形成する工程と、
前記バッファ層に第１導電型のコレクタ層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
前記コレクタ層を前記ガードリングと接続し、前記エミッタ層を前記ＩＧＢＴ形成領域の中央部に配置し形成することを特徴とする請求項７に記載の半導体装置の製造方法。
前記ベース層及び前記エミッタ層を前記ガードリングの近傍に形成し、前記コレクタ層を前記ＩＧＢＴ形成領域の中央部に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
前記制御回路等形成領域のＣＭＯＳトランジスタを前記ＩＧＢＴ形成領域の前記埋め込みガード層及び前記ガードリングと同時に形成した第２導電型の埋め込み層上の前記エピタキシャル層に形成することを特徴とする請求項７乃至請求項９のいずれかに記載の半導体装置の製造方法。